JPH04144420A - Ｃｍｏｓ／ｔｔｌ変換回路 - Google Patents
Ｃｍｏｓ／ｔｔｌ変換回路Info
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- JPH04144420A JPH04144420A JP2268984A JP26898490A JPH04144420A JP H04144420 A JPH04144420 A JP H04144420A JP 2268984 A JP2268984 A JP 2268984A JP 26898490 A JP26898490 A JP 26898490A JP H04144420 A JPH04144420 A JP H04144420A
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- Japan
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- circuit
- output
- mos transistor
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- 238000006243 chemical reaction Methods 0.000 title claims description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路で実現されたＣＭＯＳ／ＴＴ
Ｌ変換回路に関する。
Ｌ変換回路に関する。
従来の半導体集積回路におけるＣＭＯ３／ＴＴＬ変換回
路のブロック図を第３図に示す。第３図に示すように入
力端子１を入力とするインバータ回路８及びインバータ
回路１０と、インバータ回路８の出力を入力とするイン
バータ回路９と、インバータ回路９の出力をＮチャネル
型ＭＯＳトランジスタ５のゲート電極に接続し、インバ
ータ回路１０の出力をＮチャネル型ＭＯＳトランジスタ
ロのゲート電極に接続し、Ｎチャネル型ＭＯ３）ランジ
スタ５のソース電極を接続し正電源ＶＤＤに接続し、Ｎ
チャネル形ＭＯＳトランジスタロのソース電極を負電源
ＶＳＳに接続し、出力端子７をＮチャネル型ＭＯ３）ラ
ンジスタ５及び６のドレイン電極に接続した回路構成と
なっていた。
路のブロック図を第３図に示す。第３図に示すように入
力端子１を入力とするインバータ回路８及びインバータ
回路１０と、インバータ回路８の出力を入力とするイン
バータ回路９と、インバータ回路９の出力をＮチャネル
型ＭＯＳトランジスタ５のゲート電極に接続し、インバ
ータ回路１０の出力をＮチャネル型ＭＯＳトランジスタ
ロのゲート電極に接続し、Ｎチャネル型ＭＯ３）ランジ
スタ５のソース電極を接続し正電源ＶＤＤに接続し、Ｎ
チャネル形ＭＯＳトランジスタロのソース電極を負電源
ＶＳＳに接続し、出力端子７をＮチャネル型ＭＯ３）ラ
ンジスタ５及び６のドレイン電極に接続した回路構成と
なっていた。
第３図の動作を第４図のタイムチャート図を用いて説明
する。入力端子１が「ｏ」のときインバータ回路８の出
力は「１」、インバータ回路９の出力は「０」となりＮ
チャネル型ＭＯＳトランジスタ５はオフ状態となる。ま
たインバータ回路１０の出力は［１コ、Ｎチャネル型Ｍ
ＯＳトランジスタロはオン状態となり、出力端子７には
「ｏ」が出力される。
する。入力端子１が「ｏ」のときインバータ回路８の出
力は「１」、インバータ回路９の出力は「０」となりＮ
チャネル型ＭＯＳトランジスタ５はオフ状態となる。ま
たインバータ回路１０の出力は［１コ、Ｎチャネル型Ｍ
ＯＳトランジスタロはオン状態となり、出力端子７には
「ｏ」が出力される。
ここて入力端子１が時刻］て「０」がら「１」に変化す
ると、インバータ回路８及びインバータ回路］０の出力
は時刻２で「ｏ」となり、Ｎチャネル型ＭＯ３）ランジ
スタロはオフ状態となる。
ると、インバータ回路８及びインバータ回路］０の出力
は時刻２で「ｏ」となり、Ｎチャネル型ＭＯ３）ランジ
スタロはオフ状態となる。
インバータ回路９の出力は時刻３で「１」、Ｎチャネル
型ＭＯＳトランジスタ５はオン状態なり、時ｉ１４で出
力端子７に「１」が出力される。
型ＭＯＳトランジスタ５はオン状態なり、時ｉ１４で出
力端子７に「１」が出力される。
入力端子１が時刻７で「１」から「ｏ」に変化すると、
インバータ回路８及びインバータ回路１０の出力は時刻
８て「１」となり、Ｎチャネル型ＭＯＳトランジスタロ
はオン状態となる。インバータ回路９の出力は時刻って
「０」、Ｎチャネル型ＭＯＳトランジスタ５はオフ状態
となり、時刻って出力端子７にｒ□、が出力される。
インバータ回路８及びインバータ回路１０の出力は時刻
８て「１」となり、Ｎチャネル型ＭＯＳトランジスタロ
はオン状態となる。インバータ回路９の出力は時刻って
「０」、Ｎチャネル型ＭＯＳトランジスタ５はオフ状態
となり、時刻って出力端子７にｒ□、が出力される。
上述した従来のＣＭＯ３／ＴＴＬ変換回路は、第４図の
時刻７で入力値が「１」から「０」に変化するとき、出
力段の駆動用Ｎチャオ・ル型ＭＯ３１〜ランジスタが共
にオン状態となり、正電源ＶＤＤから負電源ＶＳＳにＮ
チャネル型ＭＯ３）−ランジスタ５，６を介して貫通電
流か流れるため消費電力か増加すると共に、配線寿命の
短縮および大電流による素子の破壊を生しるという欠点
かあった。
時刻７で入力値が「１」から「０」に変化するとき、出
力段の駆動用Ｎチャオ・ル型ＭＯ３１〜ランジスタが共
にオン状態となり、正電源ＶＤＤから負電源ＶＳＳにＮ
チャネル型ＭＯ３）−ランジスタ５，６を介して貫通電
流か流れるため消費電力か増加すると共に、配線寿命の
短縮および大電流による素子の破壊を生しるという欠点
かあった。
本発明の目的は、データ変化時に出力駆動１〜ランジス
タの貫通電流を防止して消費電力を低減すると共に、配
線寿命の延命をはかり、大電流による素子の破壊を防ぐ
ＣＭＯＳ／ＴＴ Ｉ−変換回路を提供することにある。
タの貫通電流を防止して消費電力を低減すると共に、配
線寿命の延命をはかり、大電流による素子の破壊を防ぐ
ＣＭＯＳ／ＴＴ Ｉ−変換回路を提供することにある。
本発明によるＣＭＯＳ／ＴＴＩ−変換回路は、入力端子
をインバータ回路の入力と第１の２入力ＮＯＲ回路の第
１−の入力に接続し、前記インバータ回路の出力を第２
の２入力Ｎ ＯＲ，回路の第１の入力に接続し、前記第
２の２入力ＮＯＲ回路の出力を前記第１の２入力ＮＯＲ
回路の第２の入力と第１のＮチャネル型ＭＯＳトランジ
スタのゲー１へ電極に接続し、前記第１の２入力ＮＯＲ
回路の出力を前記第２の２入力ＮＯＲ，回路の第２の入
力と第２のＮチャネル型Ｍ ＯＳ ＋−ランジスタのゲ
ート電極に接続し、正電源を前記第１のＮチャネル型Ｍ
ＯＳトランジスタのソース電極に接続し、負電源を前記
第２のＮチャネル型ＭＯ３）ランジスタのソース電極に
接続し、出力端子を前記第１のＮチャネル型ＭＯ３）ラ
ンジスタのトレイン電極と前記第２のＮチャネル型ＭＯ
Ｓトランジスタのドレイン電極に接続したことを特徴と
する。
をインバータ回路の入力と第１の２入力ＮＯＲ回路の第
１−の入力に接続し、前記インバータ回路の出力を第２
の２入力Ｎ ＯＲ，回路の第１の入力に接続し、前記第
２の２入力ＮＯＲ回路の出力を前記第１の２入力ＮＯＲ
回路の第２の入力と第１のＮチャネル型ＭＯＳトランジ
スタのゲー１へ電極に接続し、前記第１の２入力ＮＯＲ
回路の出力を前記第２の２入力ＮＯＲ，回路の第２の入
力と第２のＮチャネル型Ｍ ＯＳ ＋−ランジスタのゲ
ート電極に接続し、正電源を前記第１のＮチャネル型Ｍ
ＯＳトランジスタのソース電極に接続し、負電源を前記
第２のＮチャネル型ＭＯ３）ランジスタのソース電極に
接続し、出力端子を前記第１のＮチャネル型ＭＯ３）ラ
ンジスタのトレイン電極と前記第２のＮチャネル型ＭＯ
Ｓトランジスタのドレイン電極に接続したことを特徴と
する。
次に本発明について図面を参照して説明する。
第１図は本発明によるＣＭＯＳ／ＴＴＬ変換回路の実施
例を示すフロック図である。
例を示すフロック図である。
入力端子１をインバータ回路２の入力と２入力ＮＯＲ回
路４の第１の入力に接続し、インバータ回路２の出力を
２入力ＮＯＲ回路３の第１の入力に接続し、２入力ＮＯ
Ｒ回路３の出力を２入力ＮＯＲ回路４の第２の入力とＮ
チャネル型ＭＯＲ）−ランシスタ５のゲート電極に接続
し、２入力ＮＯＲ回路４の出力４を２入力ＮＯＲ回路３
の第２の入力Ｎチャネル型ＭＯＳトランジスタ６のゲー
１へ電極に接続し、正電源ＶＤＤをＮチャネル型ＭＯＳ
トランジスタ５のソース電極に接続し、負電源ＶＳＳを
Ｎチャネル型ＭＯＳトランジスタロのソース電極に接続
し、出力端子７をＮチャネル型ＭＯＳトランジスタ５の
ドレイン電極とＮチャネル型ＭＯＳトランジスタ６のト
レイン電極に接続して構成している。
路４の第１の入力に接続し、インバータ回路２の出力を
２入力ＮＯＲ回路３の第１の入力に接続し、２入力ＮＯ
Ｒ回路３の出力を２入力ＮＯＲ回路４の第２の入力とＮ
チャネル型ＭＯＲ）−ランシスタ５のゲート電極に接続
し、２入力ＮＯＲ回路４の出力４を２入力ＮＯＲ回路３
の第２の入力Ｎチャネル型ＭＯＳトランジスタ６のゲー
１へ電極に接続し、正電源ＶＤＤをＮチャネル型ＭＯＳ
トランジスタ５のソース電極に接続し、負電源ＶＳＳを
Ｎチャネル型ＭＯＳトランジスタロのソース電極に接続
し、出力端子７をＮチャネル型ＭＯＳトランジスタ５の
ドレイン電極とＮチャネル型ＭＯＳトランジスタ６のト
レイン電極に接続して構成している。
第１図の動作を第２図のタイムチャート図を用いて説明
する。入力端子１が「ＯＪのときインバータ回路２の出
力は「１」、２入力ＮＯＲ回路３の出力は「０」、Ｎチ
ャネル型ＭＯＳトランジスタ５はオフ状態、２入力ＮＯ
Ｒ回路４の出力は「１」、Ｎチャネル型ＭＯ３）ランジ
スタロはオン状態となり、出力端子７には「０」が出力
される。
する。入力端子１が「ＯＪのときインバータ回路２の出
力は「１」、２入力ＮＯＲ回路３の出力は「０」、Ｎチ
ャネル型ＭＯＳトランジスタ５はオフ状態、２入力ＮＯ
Ｒ回路４の出力は「１」、Ｎチャネル型ＭＯ３）ランジ
スタロはオン状態となり、出力端子７には「０」が出力
される。
ここで、入力端子１が時刻１でｒ□、から「１」に変化
すると、インバータ回路２の出力は時刻２で「０」、２
入力ＮＯＲ，回路４の出力は時刻２で「０」となりＮチ
ャネル型ＭＯＳトランジスタロはオフ状態となる。時刻
３で２入力ＮＯＲ回路３が「０」から「１」に変化する
と、Ｎチャネル型ＭＯＳトランジスタ５がオン状態とな
り、時刻４で出力端子７に「１」が出力される。入力端
子１が時刻７で「１」から「０」に変化ると、インバー
タ回路２の出力は時刻８で’ｒｌＪ、２入力ＮＯＲ回路
４の出力は時刻って「Ｏ」となり、Ｎチャネル型ＭＯ３
）ランジスタ５はオフ状態となる。
すると、インバータ回路２の出力は時刻２で「０」、２
入力ＮＯＲ，回路４の出力は時刻２で「０」となりＮチ
ャネル型ＭＯＳトランジスタロはオフ状態となる。時刻
３で２入力ＮＯＲ回路３が「０」から「１」に変化する
と、Ｎチャネル型ＭＯＳトランジスタ５がオン状態とな
り、時刻４で出力端子７に「１」が出力される。入力端
子１が時刻７で「１」から「０」に変化ると、インバー
タ回路２の出力は時刻８で’ｒｌＪ、２入力ＮＯＲ回路
４の出力は時刻って「Ｏ」となり、Ｎチャネル型ＭＯ３
）ランジスタ５はオフ状態となる。
時刻１０て゛２入力ＮＯＲ回路４の出力は「１」となり
、Ｎチャネル型ＭＯＳトランジスタロがオン状態になり
、時刻１１で出力端子７に「０」が出力される。したか
ってＮチャネル型ＭＯ３）ランジスタ５及び６か同時に
オン状態になることはなく、出力段のトランジスタを介
して貫通電流は流れない。
、Ｎチャネル型ＭＯＳトランジスタロがオン状態になり
、時刻１１で出力端子７に「０」が出力される。したか
ってＮチャネル型ＭＯ３）ランジスタ５及び６か同時に
オン状態になることはなく、出力段のトランジスタを介
して貫通電流は流れない。
以上説明したように、本発明はデータの変化点で出力段
の駆動トランジスタがオフ状態となるように制御するこ
とにより、正電源から負電源への貫通電流を防き消費電
力の低減を実現すると共に、配線寿命を延ばし、大電流
による素子の破壊を防ぐことができる効果がある。
の駆動トランジスタがオフ状態となるように制御するこ
とにより、正電源から負電源への貫通電流を防き消費電
力の低減を実現すると共に、配線寿命を延ばし、大電流
による素子の破壊を防ぐことができる効果がある。
第１図は本発明によるＣＭＯＳ／ＴＴＩ−変換回路を一
実施例を示すブロック図、第２図は本発明の一実施例の
動作を示す図、第３図は従来のＣＭＯＳ／ＴＴＬ変換回
路のブロック図、第４図は従来のＣＭＯ３／ＴＴＬ変換
回路の動作を示すタイムチャート図である。 １・・・入力端子、２，８．９・・・インバータ回路、
３゜ ４・・・２入力ＮＯＲ回路、 ５゜ ６・・・Ｎチャネル 型ＭＯＳトランジスタ、 ７・・・出力端子。
実施例を示すブロック図、第２図は本発明の一実施例の
動作を示す図、第３図は従来のＣＭＯＳ／ＴＴＬ変換回
路のブロック図、第４図は従来のＣＭＯ３／ＴＴＬ変換
回路の動作を示すタイムチャート図である。 １・・・入力端子、２，８．９・・・インバータ回路、
３゜ ４・・・２入力ＮＯＲ回路、 ５゜ ６・・・Ｎチャネル 型ＭＯＳトランジスタ、 ７・・・出力端子。
Claims (1)
- 入力端子をインバータ回路の入力と第１の２入力ＮＯＲ
回路の第１の入力に接続し、前記インバータ回路の出力
を第２の２入力ＮＯＲ回路の第１の入力に接続し、前記
第２の２入力ＮＯＲ回路の出力を前記第１の２入力ＮＯ
Ｒ回路の第２の入力と第１のＮチャネル型ＭＯＳトラン
ジスタのゲート電極に接続し、前記第１の２入力ＮＯＲ
回路の出力を前記第２の２入力ＮＯＲ回路の第２の入力
と第２のＮチャネル型ＭＯＳトランジスタのゲート電極
に接続し、正電源を前記第１のＮチャネル型ＭＯＳトラ
ンジスタのソース電極に接続し、負電源を前記第２のＮ
チャネル型ＭＯＳトランジスタのソース電極に接続し、
出力端子を前記第１のＮチャネル型ＭＯＳトランジスタ
のドレイン電極と前記第２のＮチャネル型ＭＯＳトラン
ジスタのドレイン電極に接続したことを特徴とするＣＭ
ＯＳ／ＴＴＬ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268984A JPH04144420A (ja) | 1990-10-05 | 1990-10-05 | Ｃｍｏｓ／ｔｔｌ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268984A JPH04144420A (ja) | 1990-10-05 | 1990-10-05 | Ｃｍｏｓ／ｔｔｌ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144420A true JPH04144420A (ja) | 1992-05-18 |
Family
ID=17466042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268984A Pending JPH04144420A (ja) | 1990-10-05 | 1990-10-05 | Ｃｍｏｓ／ｔｔｌ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04144420A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19526564C2 (de) * | 1994-07-20 | 2001-06-28 | Micron Technology Inc | CMOS-Treiberschaltkreis zum Tief-Hoch-Spannungsansteuern kapazitiver Lasten |
-
1990
- 1990-10-05 JP JP2268984A patent/JPH04144420A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19526564C2 (de) * | 1994-07-20 | 2001-06-28 | Micron Technology Inc | CMOS-Treiberschaltkreis zum Tief-Hoch-Spannungsansteuern kapazitiver Lasten |
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