JPS58195322A - 電界効果トランジスタ回路 - Google Patents
電界効果トランジスタ回路Info
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- JPS58195322A JPS58195322A JP57078939A JP7893982A JPS58195322A JP S58195322 A JPS58195322 A JP S58195322A JP 57078939 A JP57078939 A JP 57078939A JP 7893982 A JP7893982 A JP 7893982A JP S58195322 A JPS58195322 A JP S58195322A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
- H03K19/09436—Source coupled field-effect logic [SCFL]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ショットキー接合をゲートとした電界効果型
トランジスタ（以下ＭＥＳＦＥＴとよぶ）より構成され
る電界効果トランジスタ回路に関し、ＭＦＳＦＥＴの必
要個数および消費電力を低減させることを目的とする。
トランジスタ（以下ＭＥＳＦＥＴとよぶ）より構成され
る電界効果トランジスタ回路に関し、ＭＦＳＦＥＴの必
要個数および消費電力を低減させることを目的とする。
まず、従来技術について述べる。
第１図は、差動回路を構成することにより、電流切換型
で動作するインバータ回路を示している０図面を参照し
て説明すると、端子１１は接地端子、端子１２は電源電
圧ｖｓｓを印加する電源電圧端子である。端子１３及び
１４はそれぞｔ′ＬＭＥｓＦＥＴＱ１１．Ｑ１２のゲー
ト端子である。端子１３は入力端子として使用し、端子
１４には参照電圧ｖＲＥＦを印加する。抵抗Ｒ及びＲ１
２はそれぞれ１ ＭＥＳＦＥＴＱｌｌ、Ｑ１２の負荷である。端子１５は
ＭＥＳＦＥＴＱ と抵抗Ｒ１１との接続端子で、イ１ ンパータの出力端子である。電流源１６は、ＭＥＳＦＥ
ＴＱｌｌ、Ｑ１２の共通接続端子と、電源電圧端子１２
との間に接続される。
で動作するインバータ回路を示している０図面を参照し
て説明すると、端子１１は接地端子、端子１２は電源電
圧ｖｓｓを印加する電源電圧端子である。端子１３及び
１４はそれぞｔ′ＬＭＥｓＦＥＴＱ１１．Ｑ１２のゲー
ト端子である。端子１３は入力端子として使用し、端子
１４には参照電圧ｖＲＥＦを印加する。抵抗Ｒ及びＲ１
２はそれぞれ１ ＭＥＳＦＥＴＱｌｌ、Ｑ１２の負荷である。端子１５は
ＭＥＳＦＥＴＱ と抵抗Ｒ１１との接続端子で、イ１ ンパータの出力端子である。電流源１６は、ＭＥＳＦＥ
ＴＱｌｌ、Ｑ１２の共通接続端子と、電源電圧端子１２
との間に接続される。
この回路での動作を簡単に説明すると、入力端子１３の
電圧が端子１４に印加される参照電圧■ＲＥＦよりも低
い時、ＭＥＳＦＥＴＱｌｌ、Ｑ１２はそれぞれオフ（遮
断）、オン（導通）し、出力端子１６の電圧はｒＨＪと
なる。逆に入力端子１３の電圧が参照ｉ圧ＶＲＥＦ、ｔ
り高い時、ＭＥＳＦＥＴＱｌｌ。
電圧が端子１４に印加される参照電圧■ＲＥＦよりも低
い時、ＭＥＳＦＥＴＱｌｌ、Ｑ１２はそれぞれオフ（遮
断）、オン（導通）し、出力端子１６の電圧はｒＨＪと
なる。逆に入力端子１３の電圧が参照ｉ圧ＶＲＥＦ、ｔ
り高い時、ＭＥＳＦＥＴＱｌｌ。
Ｑ、２はそれぞれオン、オフし、出力端子１５の電圧は
ｒＬＪとなる。このように、ＭＥＳＦＥＴ Ｑｌｌ。
ｒＬＪとなる。このように、ＭＥＳＦＥＴ Ｑｌｌ。
Ｑ１２のオン、オフに応じて電流が抵抗Ｒ１１又はＲ１
２に流れてインバータの動作をする。
２に流れてインバータの動作をする。
従来、このような電流切換型インバータから、ＮＡＮＤ
ゲートを作るには、第２図に示すような回路構成を必要
とした。第２図においてインバータ２１、．２１ｉ、第
１図に示した回路からなり、端子２３゜２４はそれぞれ
インバータ２１．２２の入力端子である。端子２５は接
地端子、端子２６は電源電圧■ｓｓを印加する電源電圧
端子である。ＭＥＳＦＥＴＱ２１．Ｑ２２のゲート端子
はそれぞれ、インバータ２１．２２に接続する。またＭ
ＥＳＦＥＴＱ２１．Ｑ２２の、ドレイン端子は端子２５
に共通接続し、リース端子も電流源２８に共通接続する
。端子２７は、出力端子である。
ゲートを作るには、第２図に示すような回路構成を必要
とした。第２図においてインバータ２１、．２１ｉ、第
１図に示した回路からなり、端子２３゜２４はそれぞれ
インバータ２１．２２の入力端子である。端子２５は接
地端子、端子２６は電源電圧■ｓｓを印加する電源電圧
端子である。ＭＥＳＦＥＴＱ２１．Ｑ２２のゲート端子
はそれぞれ、インバータ２１．２２に接続する。またＭ
ＥＳＦＥＴＱ２１．Ｑ２２の、ドレイン端子は端子２５
に共通接続し、リース端子も電流源２８に共通接続する
。端子２７は、出力端子である。
今、この回路で、インバ、□−夕２１の入力がｒＬＪレ
ベルの時、Ｍ’ＥＳＦＥＴ（＞２１のゲートがｒＨＪと
なる。ＭＥＳＦＥＴＱ２１はｉ流源２８を負荷としたソ
ース・７崎ロワとして動作するから、出力端子２７の電
圧は、ＭＥ Ｓ Ｎ Ｅ Ｔ’Ｑ２１のゲート電圧ｒＨ
Ｊに従ってｒＨＪレベルとなる。このような出力端子２
７がｒＨＪになる動作は、他方のＭＥＳＦＥＴＱ２２の
ゲート電圧のｒＨＪＪＬ、ＪＪに関係なく行なわれる。
ベルの時、Ｍ’ＥＳＦＥＴ（＞２１のゲートがｒＨＪと
なる。ＭＥＳＦＥＴＱ２１はｉ流源２８を負荷としたソ
ース・７崎ロワとして動作するから、出力端子２７の電
圧は、ＭＥ Ｓ Ｎ Ｅ Ｔ’Ｑ２１のゲート電圧ｒＨ
Ｊに従ってｒＨＪレベルとなる。このような出力端子２
７がｒＨＪになる動作は、他方のＭＥＳＦＥＴＱ２２の
ゲート電圧のｒＨＪＪＬ、ＪＪに関係なく行なわれる。
これは、ＭＥＳＦＥＴＱ２２のゲートがｒＬＪレベル、
ＭＥＳＦＥＴＱ２１のゲートがｒＨＪレベルの場合、電
流源２８の電流は主にＭＥＳＦＥＴＱ２゜を流れ、ＭＥ
ＳＦＥＴＱ２２を流れないため、出方端子２７の電圧は
ＭＥＳＦＥＴＱ２１のゲート電圧で決まるためである。
ＭＥＳＦＥＴＱ２１のゲートがｒＨＪレベルの場合、電
流源２８の電流は主にＭＥＳＦＥＴＱ２゜を流れ、ＭＥ
ＳＦＥＴＱ２２を流れないため、出方端子２７の電圧は
ＭＥＳＦＥＴＱ２１のゲート電圧で決まるためである。
この結果出力端子２７は、入力端子２３．２４が共にｒ
ＬＪレベルの時のみ、ｒＨＪレベルとなり、この回路が
ＮＡＮＤ動作することがわかる。
ＬＪレベルの時のみ、ｒＨＪレベルとなり、この回路が
ＮＡＮＤ動作することがわかる。
しかし、とのＮＡＮＤ回路では、ＭＥＳＦＥＴを計６個
、電流源を３個必要とするだめ、インバータに比較し、
ＭＥＳＦＥＴの個数、及び消費電流は３倍となってし１
う。従ってとのＮＡＮＤ回路を多用することは、：半導
体集積回路のチップ面積、消費電力の増大を°本たらす
。
、電流源を３個必要とするだめ、インバータに比較し、
ＭＥＳＦＥＴの個数、及び消費電流は３倍となってし１
う。従ってとのＮＡＮＤ回路を多用することは、：半導
体集積回路のチップ面積、消費電力の増大を°本たらす
。
本発明は、前述の従来回路の欠点に鑑みなされ
λたもので、その目的とするところは、半導体集積１
１ｍ路のチップ面積、消費電力を減少させ得るＭＥＳＦ
ＥＴを用いた電界効果トランジスタ回路、特に電流切換
型のＮＡＮＤ回路を提供することである。
λたもので、その目的とするところは、半導体集積１
１ｍ路のチップ面積、消費電力を減少させ得るＭＥＳＦ
ＥＴを用いた電界効果トランジスタ回路、特に電流切換
型のＮＡＮＤ回路を提供することである。
以下、図面を参照して本発明による電界効果トランジス
タ回路の実施例について説明する。第３図は本発明の第
１実施例を示す回路である。端子３１は接地端子であり
、端子３２は電源室ＦＦ：、ｖｓｓを印加する電源電圧
端子である。端子３３はＭＥＳＦＥＴＱ３１のゲート端
子で、入力端子である。端子３４はＭＥＳＦＥＴＱ３２
のゲート端子で、参照電圧ｖＲＥＦ、を印加する。端子
３５は、出力端子である。
タ回路の実施例について説明する。第３図は本発明の第
１実施例を示す回路である。端子３１は接地端子であり
、端子３２は電源室ＦＦ：、ｖｓｓを印加する電源電圧
端子である。端子３３はＭＥＳＦＥＴＱ３１のゲート端
子で、入力端子である。端子３４はＭＥＳＦＥＴＱ３２
のゲート端子で、参照電圧ｖＲＥＦ、を印加する。端子
３５は、出力端子である。
抵抗Ｒ３１，Ｒ３２はそれぞれＭＥＳＦＥＴ Ｑ３１．
Ｑ３２の負荷である。ＭＥＳＦＥＴＱ３４．Ｑ３２のソ
ース端子は共通接続され、ＭＥＳＦＥＴＱ３３のドレイ
ン端子に接続される。ＭＥＳＦＥＴＱ３３．Ｑ３４のソ
ース端子も共通接続され、電流源３６に接続される。
Ｑ３２の負荷である。ＭＥＳＦＥＴＱ３４．Ｑ３２のソ
ース端子は共通接続され、ＭＥＳＦＥＴＱ３３のドレイ
ン端子に接続される。ＭＥＳＦＥＴＱ３３．Ｑ３４のソ
ース端子も共通接続され、電流源３６に接続される。
端子３７はＭＥＳＦＥＴＱ３３のゲート端子で第２の入
力端子である。端子３８はＭＥＳＦＥＴＱ３４のゲート
端子で参照電圧Ｖ を印加する。
力端子である。端子３８はＭＥＳＦＥＴＱ３４のゲート
端子で参照電圧Ｖ を印加する。
ＥＦ２
この回路は、入力端子３３．３７の電圧がそれぞれ参照
電圧ｖＲＥＦ１−ＶＲＥＦ２より高くなった時のみ、抵
抗Ｒ３１に電流が流れ、出力端子３６の電圧はｒＬＪレ
ベルとなる。このように、２人力がｒＨＪの時のみｒＬ
Ｊレベルの出力が得られるので、この回路はＮＡＮＤ機
能を持つ。
電圧ｖＲＥＦ１−ＶＲＥＦ２より高くなった時のみ、抵
抗Ｒ３１に電流が流れ、出力端子３６の電圧はｒＬＪレ
ベルとなる。このように、２人力がｒＨＪの時のみｒＬ
Ｊレベルの出力が得られるので、この回路はＮＡＮＤ機
能を持つ。
この回路によれば、インバータだけの場合と同じく電流
源は１個で済み、ＦＥＴの数も４個でよいため、従来の
ＮＡＮＤ回路に比し、消費電力を約１／３に低減出来、
しかも必要なＦＥＴの個数を、２／３に減らすことが可
能となる。
源は１個で済み、ＦＥＴの数も４個でよいため、従来の
ＮＡＮＤ回路に比し、消費電力を約１／３に低減出来、
しかも必要なＦＥＴの個数を、２／３に減らすことが可
能となる。
第４図は、本発明の第２実施例を示すもので、ＭＥＳＦ
ＥＴ Ｑ４６．Ｑ４６を第１実施例で示した回路、に付
は加え、それぞれＭＥ Ｓ Ｆ Ｅ Ｔ Ｑ４１．Ｑ４
３にｉタリ接続し、０Ｒ−ＮＡＮＤ機能を持たせたもの
である。この回路の論理動作は、論理記号で表わすと第
６図で示される。ここで端子ｓ１，５２，５３゜６４の
入力端子は第４図における端子４３ 、４９ 。
ＥＴ Ｑ４６．Ｑ４６を第１実施例で示した回路、に付
は加え、それぞれＭＥ Ｓ Ｆ Ｅ Ｔ Ｑ４１．Ｑ４
３にｉタリ接続し、０Ｒ−ＮＡＮＤ機能を持たせたもの
である。この回路の論理動作は、論理記号で表わすと第
６図で示される。ここで端子ｓ１，５２，５３゜６４の
入力端子は第４図における端子４３ 、４９ 。
４７．４１０に相当し、端子５５は第４図端子４５に相
当する。
当する。
この回路は、２個のＯＲグー）５６．６７と１の個数も
６個で済むという大きな利点を持つ。
６個で済むという大きな利点を持つ。
なおこの実施例２では、Ｍ Ｅ Ｓ Ｆ Ｅ ｒ Ｑ４
１ ｖ Ｑ４３のドレイン端子とソース端子に並列に、
それぞれ１個ずつのＭＥＳ Ｆ ＥＴ Ｑ４６．Ｑ４６
を設けた例しか示していないが、並列に接続するＭＥＳ
ＦＥＴを増やし、多入力の０Ｒ−ＮＡＮＤ回路を作るこ
とも出来る。
１ ｖ Ｑ４３のドレイン端子とソース端子に並列に、
それぞれ１個ずつのＭＥＳ Ｆ ＥＴ Ｑ４６．Ｑ４６
を設けた例しか示していないが、並列に接続するＭＥＳ
ＦＥＴを増やし、多入力の０Ｒ−ＮＡＮＤ回路を作るこ
とも出来る。
また、以上の実施例では、差動回路を２段縦続に接続し
ているが、差動回路を多段に接続することにより、同一
消費電流で回路機能をさらに増やすことが出来る。
ているが、差動回路を多段に接続することにより、同一
消費電流で回路機能をさらに増やすことが出来る。
以上のように、本発明の電界効果型トランジスタ回路は
、インバータと同ｉ・、消費電流でＮＡＮＤ″）＾１ あるいは０Ｒ−ＮＡＮＤ論理回路が実現出来、これによ
り半導体集積回路の消費電１力を減少させ得る、さらに
１必要とするＦＥＴの個数も従来よりも減らすことが出
来、半導体集積回路のチップ面積を減らすことが出来る
もので工業上の利用価値が高い。
、インバータと同ｉ・、消費電流でＮＡＮＤ″）＾１ あるいは０Ｒ−ＮＡＮＤ論理回路が実現出来、これによ
り半導体集積回路の消費電１力を減少させ得る、さらに
１必要とするＦＥＴの個数も従来よりも減らすことが出
来、半導体集積回路のチップ面積を減らすことが出来る
もので工業上の利用価値が高い。
第１図はンヨソトキー接合ゲートの電界効果トランジス
タを用いた電流切換型動作のインバータ（［！１路を示
す回路図、第２図は、第１図のインバータ回路を用いた
従来の電界効果トシンジスタ回路全示す回路図、第３図
は本発明の第１の実施例を示す回路図、第４図は本発明
の第２の実施例を示す回路図、第６図は第２の実施例の
回路の論理機能を示す論理記号図である。 １１．２６，３１．４１・ｅ・・・ｅ接地端子、１２゜
２６．３２．４２・・−争・・電源電圧端子、１３，２
３゜２４．３３，３７．．４３，４７，４９，４１０゜
へ ｔｓｌ、５２．５３ ｔｓ４・・・・・・信号入力端
子、ｐ、（ ！′読 １４．３４，３８．で４，４８・・φ・・・参照電圧入
力端子、１５．．２了、３５，４５．６５曲軸信
１号出力端子、１６ 、２８ 、３６ 、４６拳
・−・・・電流源、２１．２２−−−・・・インバータ
、５６．５７・・ｍ＠＠＠ＯＲゲート、５ｓ−−−−−
−ＮＡＮＤゲート、ＲＲＲＲＲ’Ｒ、、、、、、負荷 １１’ １２９ ３１ 夛 ３２９ ４１
’ｌ ４２抵抗、Ｑ、１．Ｑ、２．Ｑ２１．Ｑ２２
．Ｑ３４．Ｑ３２．Ｑ３３゜Ｑ Ｑ 、Ｑ
Ｑ 、Ｑ −、−、、ＭＥＳＦＥＴ。−３４
１４１４２９４３４４ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３１１１
タを用いた電流切換型動作のインバータ（［！１路を示
す回路図、第２図は、第１図のインバータ回路を用いた
従来の電界効果トシンジスタ回路全示す回路図、第３図
は本発明の第１の実施例を示す回路図、第４図は本発明
の第２の実施例を示す回路図、第６図は第２の実施例の
回路の論理機能を示す論理記号図である。 １１．２６，３１．４１・ｅ・・・ｅ接地端子、１２゜
２６．３２．４２・・−争・・電源電圧端子、１３，２
３゜２４．３３，３７．．４３，４７，４９，４１０゜
へ ｔｓｌ、５２．５３ ｔｓ４・・・・・・信号入力端
子、ｐ、（ ！′読 １４．３４，３８．で４，４８・・φ・・・参照電圧入
力端子、１５．．２了、３５，４５．６５曲軸信
１号出力端子、１６ 、２８ 、３６ 、４６拳
・−・・・電流源、２１．２２−−−・・・インバータ
、５６．５７・・ｍ＠＠＠ＯＲゲート、５ｓ−−−−−
−ＮＡＮＤゲート、ＲＲＲＲＲ’Ｒ、、、、、、負荷 １１’ １２９ ３１ 夛 ３２９ ４１
’ｌ ４２抵抗、Ｑ、１．Ｑ、２．Ｑ２１．Ｑ２２
．Ｑ３４．Ｑ３２．Ｑ３３゜Ｑ Ｑ 、Ｑ
Ｑ 、Ｑ −、−、、ＭＥＳＦＥＴ。−３４
１４１４２９４３４４ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３１１１
Claims (1)
- 第１、第２の２個の電界効果トランジスタのソース端子
を共通接続してなる共通ソース端子に電流源が接続され
てなる電流切換回路の一方の電界効果トランジスタのド
レイン端子に、第３、第４の２個の電界効果トランジス
タの共通ソース端子を接続し、前記第３、第４の電界効
果トランジスタのそれぞれのドレイン端子に負荷が接続
されたことを特徴とする電界効果トランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078939A JPS58195322A (ja) | 1982-05-10 | 1982-05-10 | 電界効果トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078939A JPS58195322A (ja) | 1982-05-10 | 1982-05-10 | 電界効果トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58195322A true JPS58195322A (ja) | 1983-11-14 |
Family
ID=13675846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078939A Pending JPS58195322A (ja) | 1982-05-10 | 1982-05-10 | 電界効果トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61186018A (ja) * | 1985-02-13 | 1986-08-19 | Nec Corp | 電界効果トランジスタ論理回路 |
| EP1048108A1 (en) * | 1998-01-14 | 2000-11-02 | Intel Corporation | A variable delay cell with a self-biasing load |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152153A (en) * | 1976-06-14 | 1977-12-17 | Hitachi Ltd | Logical circuit |
| JPS5640331A (en) * | 1979-09-11 | 1981-04-16 | Nec Corp | High-speed logical operation circuit |
| JPS58114630A (ja) * | 1981-12-28 | 1983-07-08 | Fujitsu Ltd | 論理回路 |
-
1982
- 1982-05-10 JP JP57078939A patent/JPS58195322A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152153A (en) * | 1976-06-14 | 1977-12-17 | Hitachi Ltd | Logical circuit |
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| EP1048108A1 (en) * | 1998-01-14 | 2000-11-02 | Intel Corporation | A variable delay cell with a self-biasing load |
| EP1048108A4 (en) * | 1998-01-14 | 2002-04-10 | Intel Corp | VARIABLE PROPAGATION TIME CELL HAVING AUTOMATIC POLARIZATION CHARGE |
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