JPH01252020A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH01252020A JPH01252020A JP1041950A JP4195089A JPH01252020A JP H01252020 A JPH01252020 A JP H01252020A JP 1041950 A JP1041950 A JP 1041950A JP 4195089 A JP4195089 A JP 4195089A JP H01252020 A JPH01252020 A JP H01252020A
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- JP
- Japan
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- gate
- terminals
- gates
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- input terminal
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- 230000005669 field effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は信号入力端子にて受信される信号の周波数を１
７２に分周するフリップフロップ回路に関するものであ
る。
７２に分周するフリップフロップ回路に関するものであ
る。
（従来の技術）
斯種のフリップフロップ回路はＩＥＥＥのエレクトロン
・デバイス・レターズ（”Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅＬｅｔｔｅｒｓ ” ｖｏｌ、 ＥＤＬ−４，Ｎα
１０．１９８３年１０月、第３７７〜３７９頁）から既
知である。
・デバイス・レターズ（”Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅＬｅｔｔｅｒｓ ” ｖｏｌ、 ＥＤＬ−４，Ｎα
１０．１９８３年１０月、第３７７〜３７９頁）から既
知である。
（発明が解決しようとする課題）
上記従来のフリップフロップ回路は５個の２人力ＮＯＲ
ゲートと１個の３人力ＮＯＲゲートとを具えており、こ
れらの各ゲートを１個の負荷トランジスタと２個または
３個のドライバトランジスタとで構成している。ＶＬＳ
Ｉの設計者等が成る所定の機能を果たすための回路にお
ける部品数を減らすと共に電力消費量の低減に対処しな
ければならない一般的な問題は特に、部品数と給電端子
間の導電通路の数に関連するものである。これらの問題
は好ましくは回路のパーフォーマンス及びグイナミンク
特性を損なうことなく解決すべきである。
ゲートと１個の３人力ＮＯＲゲートとを具えており、こ
れらの各ゲートを１個の負荷トランジスタと２個または
３個のドライバトランジスタとで構成している。ＶＬＳ
Ｉの設計者等が成る所定の機能を果たすための回路にお
ける部品数を減らすと共に電力消費量の低減に対処しな
ければならない一般的な問題は特に、部品数と給電端子
間の導電通路の数に関連するものである。これらの問題
は好ましくは回路のパーフォーマンス及びグイナミンク
特性を損なうことなく解決すべきである。
本発明の目的は、従来のフリップフロップ回路よりも部
品数が少なく、しかも給電端子間の導電通路の数が少な
くて済む１／２分周器用フリップフロップ回路を従供す
ることにある。
品数が少なく、しかも給電端子間の導電通路の数が少な
くて済む１／２分周器用フリップフロップ回路を従供す
ることにある。
（課題を解決するための手段）
本発明によるフリップフロップ回路は、該回路がニ
ー 第１及び第２論理ゲートを有し、これらゲートの第
１ゲート入力端子をこれら両ゲートのゲート出力端子に
相互接続したＲＳフリップフロップと；−前記第１及び
第２論理ゲートの各第２ゲート入力端子にそれぞれ結合
される各ゲート出力端子と、第１及び第２スイッチの導
電通路を介して前記第１及び第２論理ゲートのゲート出
力端子にそれぞれ結合される各第１ゲート入力端子とを
有している第３論理ゲート及び第４論理ゲート；とを具
え、前記第３及び第４論理ゲートの第２ゲート入力端子
と前記両スイッチの制御入力端子とを前記信号入力端子
に結合させたことを特徴とする。
１ゲート入力端子をこれら両ゲートのゲート出力端子に
相互接続したＲＳフリップフロップと；−前記第１及び
第２論理ゲートの各第２ゲート入力端子にそれぞれ結合
される各ゲート出力端子と、第１及び第２スイッチの導
電通路を介して前記第１及び第２論理ゲートのゲート出
力端子にそれぞれ結合される各第１ゲート入力端子とを
有している第３論理ゲート及び第４論理ゲート；とを具
え、前記第３及び第４論理ゲートの第２ゲート入力端子
と前記両スイッチの制御入力端子とを前記信号入力端子
に結合させたことを特徴とする。
一方のゲート入力端子が第１（第２）スイッチの導電通
路に接続される第３（第４）論理ゲートを具えている回
路部分は後述するようにマスタースレーブフリップフロ
ップとして作用する。
路に接続される第３（第４）論理ゲートを具えている回
路部分は後述するようにマスタースレーブフリップフロ
ップとして作用する。
ＭＥＳＦＥＴＧａＡｓ トランジスタを具えているフリ
・ンブフロップ回路を構成する場合には、各論理ゲート
をＮＯＲゲートで構成すると共に前記各スイッチを通常
はオフ状態にある（以後単に［Ｎ−オフＪと称する）エ
ンハンスメントＦＥＴで構成するのが好適である。本発
明フリップフロップ回路をＭＥＳＦＥＴで実現した場合
に、Ｉ ＧＨｚでの電力消費量が約０．７５１であるこ
とを確かめた。
・ンブフロップ回路を構成する場合には、各論理ゲート
をＮＯＲゲートで構成すると共に前記各スイッチを通常
はオフ状態にある（以後単に［Ｎ−オフＪと称する）エ
ンハンスメントＦＥＴで構成するのが好適である。本発
明フリップフロップ回路をＭＥＳＦＥＴで実現した場合
に、Ｉ ＧＨｚでの電力消費量が約０．７５１であるこ
とを確かめた。
（実施例）
以下図面を参照して本発明を説明するに、第１図は本発
明によるフリップフロップ回路に使用するマスタースレ
ーブタイプのメモリ素子１０の構成を示す回路図であり
、このメモリ素子は２つの入力端子２１．２２を有する
ＮＯＲゲート２０と、エンハンスメント（Ｎ−オフ）形
のＭＥＳＦＥＴ トランジスタ３０とから成り、このト
ランジスタのゲート電極Ｇ及びドレイン電極りはＮＯＲ
ゲート２０の入力端子２１及び２２にそれぞれ結合させ
る。ＮＯＲゲート２０は２個のＮ−オフＭＥＳＦＥＴと
抵抗（図示せず）とで既知の方法で構成する。第１図に
示すメモリ素子１０がスレーブのゼロリセントでマスタ
ースレーブタイプのメモリ素子と同じように作動するこ
とを立証することができる。実際上； −論理ルベルを入力端子１２に供給すると、出力端子１
３の論理レベルはＯとなる。この作動中に、ＮＯＲゲー
ト２０（スレーブとして機能する）の入力端子２１にお
けるＭＥＳＦＥＴ Ｉ−ランジスタ３０（マスクとして
機能する）の固有キャパシタンスＣ９８が帯電されて、
ＮＯＲゲートの入力端子２１には入力端子１１における
論理レベル（Ｅ）が現れるようになる。
明によるフリップフロップ回路に使用するマスタースレ
ーブタイプのメモリ素子１０の構成を示す回路図であり
、このメモリ素子は２つの入力端子２１．２２を有する
ＮＯＲゲート２０と、エンハンスメント（Ｎ−オフ）形
のＭＥＳＦＥＴ トランジスタ３０とから成り、このト
ランジスタのゲート電極Ｇ及びドレイン電極りはＮＯＲ
ゲート２０の入力端子２１及び２２にそれぞれ結合させ
る。ＮＯＲゲート２０は２個のＮ−オフＭＥＳＦＥＴと
抵抗（図示せず）とで既知の方法で構成する。第１図に
示すメモリ素子１０がスレーブのゼロリセントでマスタ
ースレーブタイプのメモリ素子と同じように作動するこ
とを立証することができる。実際上； −論理ルベルを入力端子１２に供給すると、出力端子１
３の論理レベルはＯとなる。この作動中に、ＮＯＲゲー
ト２０（スレーブとして機能する）の入力端子２１にお
けるＭＥＳＦＥＴ Ｉ−ランジスタ３０（マスクとして
機能する）の固有キャパシタンスＣ９８が帯電されて、
ＮＯＲゲートの入力端子２１には入力端子１１における
論理レベル（Ｅ）が現れるようになる。
−論理レベルＯが入力端子１２に供給される場合には、
トランジスタ３０がターン・オフされ、入力端子１１に
おける論理レベルがＮＯＲゲート２０の入力端子２１に
転送されなくなる。この場合にＮＯＲゲート２０は論理
０レベルと、入力端子２１における論理レベル、即ち以
前の状態の期間中に入力端子１１に出現していた論理レ
ベル（Ｅ）との間にて作動する。従って、ＮＯＲゲート
２０の出力端子１３には論理レベルＥが現れる。
トランジスタ３０がターン・オフされ、入力端子１１に
おける論理レベルがＮＯＲゲート２０の入力端子２１に
転送されなくなる。この場合にＮＯＲゲート２０は論理
０レベルと、入力端子２１における論理レベル、即ち以
前の状態の期間中に入力端子１１に出現していた論理レ
ベル（Ｅ）との間にて作動する。従って、ＮＯＲゲート
２０の出力端子１３には論理レベルＥが現れる。
第２図は本発明による１７２分周器用フリップフロップ
４０を示し、これは各々が２人力ＮＯＲゲート２０ａ、
２０ｂを具えている２個のマスタースレーブタイプのメ
モリ素子１０ａ、１０ｂによって形成される第１段５０
と、ＲＳ配置の２個のＮＯＲゲート６１．６２によって
形成される第２段６０とで構成する。第２図に示すよう
に、メモリ素子１０ａ、１０ｂは第１図に示したものと
同一構成のものである。これらのメモリ素子をそれらの
エンハンスメント形ＭＥＳＰＰＴトランジスタ３０ａ、
３０ｂの各ゲート電極Ｇ、、Ｇ。
４０を示し、これは各々が２人力ＮＯＲゲート２０ａ、
２０ｂを具えている２個のマスタースレーブタイプのメ
モリ素子１０ａ、１０ｂによって形成される第１段５０
と、ＲＳ配置の２個のＮＯＲゲート６１．６２によって
形成される第２段６０とで構成する。第２図に示すよう
に、メモリ素子１０ａ、１０ｂは第１図に示したものと
同一構成のものである。これらのメモリ素子をそれらの
エンハンスメント形ＭＥＳＰＰＴトランジスタ３０ａ、
３０ｂの各ゲート電極Ｇ、、Ｇ。
を介して第２図に示すようにフリップフロップのクロッ
ク入力端子ＣＫを構成する共通端子に結合させる。メモ
リ素子１０ａ、１０ｂの出力端子０．．０゜は第２段６
０におけるＮＯＲゲート６１．６２の各一方の入力端子
１＋、Ｉｚにそれぞれ結合させる。
ク入力端子ＣＫを構成する共通端子に結合させる。メモ
リ素子１０ａ、１０ｂの出力端子０．．０゜は第２段６
０におけるＮＯＲゲート６１．６２の各一方の入力端子
１＋、Ｉｚにそれぞれ結合させる。
さらに、トランジスタ３０ａ、３０ｂのソースＳ１゜Ｓ
、をＮＯＲゲート６１．６２の出力端子″ｏ、、ｏ、に
それぞれ交差結合させる。
、をＮＯＲゲート６１．６２の出力端子″ｏ、、ｏ、に
それぞれ交差結合させる。
第２図に示すフリップフロップ回路をしきい値電圧■ア
が０．２■で、相互コンダクタンスｇ７が２００ｍ５
／ｍｍであるエンハンスメント形ＭＥＳＦＥＴ ）ラン
ジスタによって実現した。これらのトランジスタは、幅
Ｗを１００ ｐｍとし、Ｖｃｓ＝０．７ Ｖ、 ＶＤ
ｓ＝２Ｖとし、且つゲート長を０．７μｍとした場合に
約５．７ｍＡの電流ｒｏｔで作動した。
が０．２■で、相互コンダクタンスｇ７が２００ｍ５
／ｍｍであるエンハンスメント形ＭＥＳＦＥＴ ）ラン
ジスタによって実現した。これらのトランジスタは、幅
Ｗを１００ ｐｍとし、Ｖｃｓ＝０．７ Ｖ、 ＶＤ
ｓ＝２Ｖとし、且つゲート長を０．７μｍとした場合に
約５．７ｍＡの電流ｒｏｔで作動した。
２個のトランジスタ３０ａ及び３０ｂの幅は５μｍとし
、ＮＯＲゲート２０ａ、２０ｂは幅が１．５ ｕｍのト
ランジスタと３．５にΩの抵抗とで構成した。ＮＯＲゲ
ート６１及び６２は幅が２０μｍのトランジスタと２．
５にΩの抵抗とで構成した。
、ＮＯＲゲート２０ａ、２０ｂは幅が１．５ ｕｍのト
ランジスタと３．５にΩの抵抗とで構成した。ＮＯＲゲ
ート６１及び６２は幅が２０μｍのトランジスタと２．
５にΩの抵抗とで構成した。
第１図は本発明によるフリップフロップ回路に用いるマ
スタースレーブメモリ素子の回路図、第２図は本発明に
よる１７２分周器用のフリップフロップ回路の一例を示
す回路図である。 １０、１０ ａ 、 １０ ｂ・・・マスタースレーブ
メモリ素子２０、２０ ａ 、 ２０ ｂ ・ＮＯＲゲ
ート３０、３０ ａ 、 ３０ ｂ ・・・エンハンス
メント形ＭＥＳＦＥＴ ）ランジスタ ４０・・・１７２分周器用フリップフロップ６１、６２
・・・ＮＯＲゲート 特許出願人 エヌ・ベー・フィリップス・フルーイラ
ンペンファプリケン 層−一轡一 ”’−”ｔ
スタースレーブメモリ素子の回路図、第２図は本発明に
よる１７２分周器用のフリップフロップ回路の一例を示
す回路図である。 １０、１０ ａ 、 １０ ｂ・・・マスタースレーブ
メモリ素子２０、２０ ａ 、 ２０ ｂ ・ＮＯＲゲ
ート３０、３０ ａ 、 ３０ ｂ ・・・エンハンス
メント形ＭＥＳＦＥＴ ）ランジスタ ４０・・・１７２分周器用フリップフロップ６１、６２
・・・ＮＯＲゲート 特許出願人 エヌ・ベー・フィリップス・フルーイラ
ンペンファプリケン 層−一轡一 ”’−”ｔ
Claims (1)
- 【特許請求の範囲】 １、信号入力端子にて受信される信号の周波数を１／２
に分周するフリップフロップ回路において、該回路が： 第１及び第２論理ゲートを有し、これらゲートの第１ゲ
ート入力端子をこれら両ゲートのゲート出力端子に相互
接続したＲＳフリップフロップと； 前記第１及び第２論理ゲートの各第２ゲート入力端子に
それぞれ結合される各ゲート出力端子と、第１及び第２
スイッチの導電通路を介して前記第１及び第２論理ゲー
トのゲート出力端子にそれぞれ結合される各第１ゲート
入力端子とを有している第３論理ゲート及び第４論理ゲ
ート； とを具え、前記第３及び第４論理ゲートの第２ゲート入
力端子と前記両スイッチの制御入力端子とを前記信号入
力端子に結合させたことを特徴とするフリップフロップ
回路。 ２、前記論理ゲートの各々をＮＯＲゲートで構成し、前
記スイッチの各々をエンハンスメント電界効果トランジ
スタで構成したことを特徴とする請求項１に記載のフリ
ップフロップ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8802374A FR2627917A1 (fr) | 1988-02-26 | 1988-02-26 | Element de memoire du type maitre-esclave et bascule pour diviseur de frequence par 2 comportant de tels elements de memoire |
| FR8802374 | 1988-02-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01252020A true JPH01252020A (ja) | 1989-10-06 |
| JP2897923B2 JP2897923B2 (ja) | 1999-05-31 |
Family
ID=9363669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1041950A Expired - Fee Related JP2897923B2 (ja) | 1988-02-26 | 1989-02-23 | フリップフロップ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4902909A (ja) |
| EP (1) | EP0336460B1 (ja) |
| JP (1) | JP2897923B2 (ja) |
| DE (1) | DE68915474T2 (ja) |
| FR (1) | FR2627917A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3835116A1 (de) * | 1988-10-14 | 1990-04-19 | Siemens Ag | Adressverstaerkerschaltung mit selbstverriegelung und sicherung gegen mehrfachadressierung zur verwendung in statischen gaas-rams |
| JP2569790B2 (ja) * | 1989-03-13 | 1997-01-08 | 三菱電機株式会社 | アービタ回路 |
| JP2740769B2 (ja) * | 1990-08-23 | 1998-04-15 | 株式会社東芝 | 可変分周回路 |
| JPH04150226A (ja) * | 1990-10-09 | 1992-05-22 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0738423A (ja) * | 1993-07-23 | 1995-02-07 | Mitsubishi Electric Corp | 分周回路 |
| KR100366627B1 (ko) * | 2000-08-23 | 2003-01-09 | 삼성전자 주식회사 | Ｄｔｃ 기반 플립플럽 회로 및 비교기 |
| US7379723B2 (en) * | 2004-07-29 | 2008-05-27 | Silicon Laboratories Inc. | Local oscillator and mixer for transceiver |
| US20060045202A1 (en) * | 2004-08-31 | 2006-03-02 | Aslam Rafi | Matching I and Q portions of a device |
| TWI310499B (en) * | 2005-04-26 | 2009-06-01 | Sunplus Technology Co Ltd | Slave and master of serial peripheral interface, system thereof, and method thereof |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3649815A (en) * | 1969-09-04 | 1972-03-14 | Gen Instr Microelect | Look-ahead carry for counters |
| CH524933A (fr) * | 1971-06-07 | 1972-06-30 | Centre Electron Horloger | Structure logique de division de fréquence |
| SU482010A1 (ru) * | 1973-01-03 | 1975-08-25 | Военная Инженерная Радиотехническая Ордена Отечественной Войны Академия Противовоздушной Обороны Им.Маршала Советского Союза Говорова Л.А. | Счетный триггер |
| FR2362534A1 (fr) * | 1976-04-01 | 1978-03-17 | Labo Electronique Physique | Circuit diviseur logique |
| US4112296A (en) * | 1977-06-07 | 1978-09-05 | Rockwell International Corporation | Data latch |
| US4300060A (en) * | 1979-12-10 | 1981-11-10 | General Motors Corporation | Signal programmable multiple function flip-flop |
| US4544851A (en) * | 1981-08-31 | 1985-10-01 | Texas Instruments Incorporated | Synchronizer circuit with dual input |
| FR2548487B1 (fr) * | 1983-06-29 | 1985-10-25 | Labo Electronique Physique | Diviseur de frequence par deux |
| IT1199895B (it) * | 1985-07-17 | 1989-01-05 | Csselt Centro Studi | Circuito base di logica sequenziale in tecnologia cmos operante mediante un unico segnale di sincronismo |
| DD247558A1 (de) * | 1986-04-02 | 1987-07-08 | Univ Dresden Tech | Integrierter dynamischer binaerzaehler hoher arbeitsfrequenz und geringer verlustleistung |
| FR2605161B1 (fr) * | 1986-10-08 | 1991-09-13 | Aerospatiale | Commutateur electronique a faible chute de tension |
-
1988
- 1988-02-26 FR FR8802374A patent/FR2627917A1/fr not_active Withdrawn
-
1989
- 1989-02-20 DE DE68915474T patent/DE68915474T2/de not_active Expired - Fee Related
- 1989-02-20 EP EP89200401A patent/EP0336460B1/fr not_active Expired - Lifetime
- 1989-02-21 US US07/313,670 patent/US4902909A/en not_active Expired - Lifetime
- 1989-02-23 JP JP1041950A patent/JP2897923B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2897923B2 (ja) | 1999-05-31 |
| EP0336460B1 (fr) | 1994-05-25 |
| US4902909A (en) | 1990-02-20 |
| DE68915474D1 (de) | 1994-06-30 |
| EP0336460A1 (fr) | 1989-10-11 |
| FR2627917A1 (fr) | 1989-09-01 |
| DE68915474T2 (de) | 1994-12-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |