DD247558A1

DD247558A1 - Integrierter dynamischer binaerzaehler hoher arbeitsfrequenz und geringer verlustleistung

Info

Publication number: DD247558A1
Application number: DD28868786A
Authority: DD
Inventors: Matthias Passlack
Original assignee: Univ Dresden Tech
Priority date: 1986-04-02
Filing date: 1986-04-02
Publication date: 1987-07-08

Abstract

Integrierter dynamischer Binaerzaehler hoher Arbeitsfrequenz und geringer Verlustleistung und seine Anwendung in integrierten unipolaren GaAs Halbleiterschaltungen der CLFL (Complementary Level FET Logic). Bevorzugtes Anwendungsgebiet sind GaAs Schaltkreise hoechster Arbeitsfrequenz. Die Aufgabe der Erfindung besteht darin, einen dynamischen Binaehrzaehler fuer die Realisierung in modernen GaAs Enhancement Technologien zu entwickeln, der durch die Verwendung der CLFL eine maximale Zaehlfrequenz fmax1/2pd ermoeglicht. Erfindungsgemaess wird die Aufgabe dadurch geloest, dass die bisher drei notwendigen Inverter bei Anwendung der DCFL durch zwei Inverter der CLFL substituiert werden. Grundlage dieser Realisierung ist die Eigenschaft von Gattern der CLFL (im Gegensatz zur DCFL) sowohl den Ausgangspegel wie auch den dazu komplementaeren Pegel direkt zu liefern. Die Verbindung der Inverter wird durch Schalteinrichtungen realisiert, die mit komplementaeren Pegeln getaktet werden. Fig. 2

Description

Hierzu 3 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Integrierter dynamischer Binärzähler hoher Arbeitsfrequenz und geringer Verlustleistung und seine Anwendung in integrierten unipolaren GaAs Halbleiterschaltungen der CLFL (Complemantary Level FET Losic). Bevorzugtes Anwendungsgebiet sind GaAS Schaltkreise höchster Arbeitsfrequenz.

Charakteristik der bekannten technischen Lösungen

Bekannte technische Lösungen von GaAs Binärzählern basieren auf statischen und dynamischen Flipflops. Statische Flipflops lassen eine maximale Zählfrequenz f_max = ¹/2t_pd zu. Sie erfordern jedoch eine größere Anzahl von Komponenten und besitzen erhebliche Verlustleistungen. Ihre Integrationsdichte für Höchstfrequenzanwendungen ist somit begrenzt.

Dynamische Flipflops benötigen i. a. eine sehr geringe Anzahl von Komponenten und besitzen relativ niedrige Verlustleistungen im Vergleich zu statischen Flipflops.

Die Gatterverzögerungszeit t_pd ist in dynamischen Flipflops aufgrund geringerer Komplexität der Gatter wesentlich niedriger.

Damit gestatten dynamische Flipflops mit einer maximalen Zählfrequenz von f_max = ¹/2t_pC| prinzipiell höhere Arbeitsgeschwindigkeiten im Vergleich zu statischen Flipflops.

Dynamische Flipflops erweisen sich somit aus drei Ursachen heraus (geringere Komponentenzahl, geringere Verlustleistung, höhere Zählfrequenz) als geeignet für hohe Integrationsdichten und Frequenzen.

Der international sich vollziehende Übergang von D-Mode zu Ε-Mode GaAs Technologien ermöglicht darüber hinaus eine beträchtliche Reduzierung der Verlustleistung (z.B. bei statischen Flipflops 240 mW bei f_max = 5.7GHz(G.Nuzillat, E. Perea,

G. Bert, F. Damey-Kavala, M. Gloanec, M. Peltier, T. P. Nsu, C. Arnado, „GaAs MESFET ICs for Gigabit Logic Applications", IEEE Journal Of Solid State Circuits, Vol. SC-17, No.3, S.569-584;/1/)-»39mWbeif_max = 6.2GHz (T.Andrade, J.R.Anderson, „High Frequency Divider Circuits Using Ion-Implanted GaAsMESFETs", IEEE Electron Device Letters, Vol. EDL-6, No. 2, S. 83-85; /2/); z.B. bei dynamischen Flipflops 130mWbeif_max = 10.2GHz(M.Rocchi, B. Gabillard, „GaAs Digital Dynamic ICs for Applications up to 10GHz", IEEE Journal of Solid State Circuits, Vol. SC-18, No.3, S.369-376; /3/)-^1.5mW bei f_max = 2.5GHz 131).

Dynamische Flipflops sind auch bei Enhancement Technologien prinzipiell mit einer maximalen Zählfrequenz von f_max = V2t_Pd realisierbar (DE-OS 2435454/4/; GB-PS 1483068/5/).

Bei Verwendung moderner Enhancement GaAs Technologien (DCFL basierend auf MESFET, MODFET) hingegen ist die Pegelbeeinträchtigung (statisch und dynamisch) groß gegenüber dem logischen Hub. Die Verwendung direkt hintereinandergeschalteter Transfergatter/4/ oder Dualgatetransistoren in Kombination mit Transfergattern /5/ ist bei einem logischen Hub von (0.5-0.8) Volt nicht zweckmäßig. Bekannte Lösungen dynamischer Flipflops, basierend auf modernen Enhancement GaAs Technologien (DCFL) /3/, ermöglichen deshalb nur maximale Zählfrequenzen von f_max = ¹/4t_pd.

Inverter der CLFL (Complementary Level FET Logic) sind aus WP HO 3K/2759254 /6/ und EP-PS 0090421 /7/ bekannt.

Ziel der Erfindung

Das Ziel der Erfindung ist es, einen dynamischen Binärzähler für die Verwendung in modernen GaAs Enhancement Technologien zu entwerfen, der eine maximale Zählfrequenz f_max = ¹/2t_Pd ermöglicht. Dabei soll die für den dynamischen Binärzähler typische geringe Verlustleistung und Komplexität aufrechterhalten werden.

Darlegung des Wesens der Erfindung

Die Aufgabe der Erfindung besteht darin, einen dynamischen Binärzählerfür die Realisierung in modernen GaAs, Enhancement Technologien zu entwickeln, der durch die Verwendung der CLFL eine maximale Zählfrequenz f_max = ¹/2_Pd ermöglicht.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die bisher drei notwendigen Inverter bei Anwendung der DCFL durch zwei Inverter der CLFL substituiert werden. Grundlage dieser Realisierung ist die Eigenschaft von Gattern der CLFL (im Gegensatz zur DCFL) sowohl den Ausgangspegel wie auch den dazu komplementären Pegel direkt zu liefern. Die Verbindung der Inverter wird durch Schalteinrichtungen realisiert, die mit komplementären Pegeln getaktet werden.

Der Ausgang A1 des Inverters 1 ist mit der Eingangselektrode und der Eingang E2 des Inverters mit der Ausgangselektrode der Schalteinrichtung 1 verbunden. Der Ausgang Ä1 des Inverters 1 ist mit der Ausgangselektrode und der Eingang E 2 mit der Eingangselektrode der Schalteinrichtung 2 verbunden. Der Ausgang A2 des Inverters 2 ist mit der Eingangselektrode und der Eingang E1 des Inverters 1 mit der Ausgangselektrode der Schalteinrichtung 3 verbunden. Der Ausgang Ä2 des Inverters 2 ist mit der Ausgangselektrode und der Eingang E1 des Inverters 1 mit der Eingangselektrode der Schalteinrichtung 4 verbunden. Die Steuerelektroden der Schalteinrichtungen 1 und 2 sind mit dem Takt T, die Steuerelektroden der Schalteinrichtungen 3 und 4 mit dem komplementären Takt f verbunden. Für die Schalteinrichtungen werden am besten GaAs Feldeffekttranistoren (z.B. MESFET, MODFET) als Transfergatter (TG) verwendet. Die Eingangselektrode der Schalteinrichtung ist mit Source (Drain), die Ausgangselektrode mit Drain (Source) des Transfergatters äquivalent. Die Steuerelektrode der Schalteinrichtung entspricht dem Gate des Transfergatters

Ein Inverter besitzt die Verzögerungszeit t_pd, die maximale Zählfrequenz beträgt f_max = ¹/2t_Pd.

Ausführungsbeispiel

Die Erfindung wird an einem Ausführungsbeispiel erläutert. In den zugehörigen Zeichnungen zeigen:

Fig. 1: Inverter der CLFL

Fig.2: Schaltung des dynamischen Binärzählers

Fig.3: Pegeldiagramm des Zeitverhaltens des dynamischen Binärzählers.

Fig.4: mit NW-Simulation ermitteltes Verhalten des dynamischen Binärzählers bei einer mittleren Frequenz a (15GHz) und bei

einer hohen Frequenz b (21.5GHz)

Tab. 1: in der NW-Simulation berechnete charakteristische Kenngrößen des dynamischen Binärzählers im Vergleich zu bekannten dynamischen GaAs Binärzählern.

Die Erläuterung der Funktionsweise des in Fig.2 dargestellten dynamischen Binärzählers erfolgt an Hand des in Fig.3 gezeigten Pegeldiagramms. Zwischen den Zeitpunkten t₀ und ti liegt der Takt T auf Η-Pegel, der Takt T auf L-Pegel. Die Transfergatter TG1 und TG2 sind leitend,TG3 und TG4 gesperrt. Der am Eingang E1 des Inverters 1 angelegte Η-Pegel (El auf L-Pegel) wird durch den Inverter 1 negiert und liegt am Ausgang A1 als L-Pegel vor (Ä T auf Η-Pegel). DieTransfergatterTG 1 und TG 2 übertragen den L-Pegel von A1 auf E 2 bzw. den Η-Pegel von Ä1 auf E2. Der Ausgang A2 des Inverters 2 liegt auf Η-Pegel, der Ausgang Ä2 auf L-Pegel. Zum Zeitpunkt I₁ werden die Transfergatter TG 3 und TG4 leitend, TG1 und TG 2 sperren. Die Transfergatter TG 3 und TG4 übertragen den Η-Pegel von A2 auf E1 bzw. den L-Pegel von Ä2 auf E1. Nach Ablauf der Verzögerungszeit t_pd des Inverters 1 geht der Ausgang A1 auf Η-Pegel, der Ausgang Al auf L-Pegel. Da die Schaltzeit der Transfergatter klein gegenüber der Verzögerungszeit des Inverters ist, muß der Takt T mindestens die Gatterverzögerungszeit t_pd auf L-Pegel (T auf H-Pegel) liegen, um den für die Funktion des Binärzählers notwendigen Wechsel der Pegel an den Ausgängen des Inverters 1 A1 undÄI zu garantieren. Diese Bedingung legt die obere Betriebsfrequenz fest.

Zwischen den Zeitpunkten t-i und t₂ müssen weiterhin die Eingänge des Inverters 2 E2 und E 2 die im Zeitraum t₀ bis ti übertragenen Pegel (E2 = L-Pegel, E2 = Η-Pegel) sicher aufrechterhalten. Diese Bedingung legt die untere Betriebsfrequenz fest.

Zum Zeitpunkt t₂ werden die Transfergatter TG1 und TG 2 wieder leitend, TG 3 und TG 4 sperren. Die Pegel an den Ausgängen A1 (Η-Pegel) und Ä1 (L-Pegel) werden auf die Eingänge E 2 und E 2 übertragen. Nach Ablauf der Verzögerungszeit t_pd des Inverters 2 geht der Ausgang A2 auf L-Pegel, der Ausgang Ä2 auf H-Pegel.

Der weitere Zeitverlauf ist aus Fig.3 ersichtlich. Bedingt durch die Symmetrie des dynamischen Binärzählers hinsichtlich des Taktes müssen die Transfergatter TG1 und TG 2 bzw. TG 3 und TG 4 jeweils für die Zeitdauer mindestens der Gatterverzögerungszeit t_pd leitend bzw. gesperrt sein. Die maximale Zählfrequenz des Binärzählers beträgt somit f_max = ¹/2t_pd. Für den dynamischen Binärzähler wurde eine NW-Simulation durchgeführt. Zu Vergleichszwecken erfolgte eine weitere NW-Simulation für einen konventionellen dynamischen Binärzähler/3/, wie er bisher in modernen GaAs Enhancement Technologien Anwendung fand. Die Gegenüberstellung wurde bezüglich Zählfrequenz, Verlustleistung und Komponentenzahl durchgeführt. Die NW-Simulation erfolgte unter Verwendung der Kenngrößen eines GaAs MESFET mit 0.7/Am Gatelänge. Die Schwellspannung der Enhancement Transistoren T11, T31, T12, T32 beträgt 10OmV, die Schwellspannung der Transfergatter TG1, TG 2, TG 3 und TG 4 Null Volt. Die Weite der Transfergatter beträgt 10^m, das Verhältnis der Weite der Depletionstransistoren T21, T41, T22 und T42 zur Weite der Enhancement Transistoren ist eine Funktion der Schwellspannung der Depletionstransistoren, es beträgt ¹/3 < = W_E/W_D < = 7.5.

DerTakt T ist eine Sinusfunktion mit 600 mV Spitze zu Spitze und 500 mV Offset. Eine kapazitive Belastung der Ausgänge erfolgte nicht.

Tab. 1 faßt die errechneten Ergebnisse zusammen. Obgleich die Gatterverzögerungszeit um 39.5% höher liegt als bei bekannten dynamischen GaAs Binärzählern (Verdopplung der Ausfächerung) wird eine um 43.3% höhere maximale Zählfrequenz erzielt. Die Verlustleistung P_D sinkt um 33%, die Komponentenzahl erhöht sich nur geringfügig.

Tab. 1

Quelle	WGHz	fmin/GHz	t_pd/ps	P_D/mW	Transistor zahl
/3/ diese Arbeit	15(V4t_pd) 21.5(V2t_pd)	5 10	16.7 23.3	ca. 3 ca. 2	10 12

Claims

Erfindungsanspruch:

Integrierter dynamischer Binärzähler hoher Arbeitsfrequenz und geringer Verlustleistung, dadurch gekennzeichnet, daß Inverter die den Ausgangspegel und den dazu komplementären Pegel direkt liefern und Schalteinrichtungen, die die Verknüpfungen zwischen den Invertern herstellen eingesetzt sind, der Ausgang des Inverters 1 über eine Schalteinrichtung mit dem Eingang des Inverters 2 verknüpft ist, der komplementäre Ausgang des Inverters 1 über eine weitere Schalteinrichtung mit dem komplementären Eingang des Inverters 2 verbunden ist, beide Schalteinrichtungen durch einen Takt T gesteuert sind, der Ausgang des Inverters 2 über eine Schalteinrichtung mit dem komplementären Eingang des Inverters 1 verknüpft ist, der komplementäre Ausgang des Inverters 2 über eine weitere Schalteinrichtung mit dem Eingang des Inverters 1 verbunden ist, und die beiden letztgenannten Schalteinrichtungen durch den komplementären Takt T gesteuert sind.