DE4337076C2

DE4337076C2 - Halbleiterschaltkreis

Info

Publication number: DE4337076C2
Application number: DE4337076A
Authority: DE
Inventors: Masaaki Shimada
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-12-15
Filing date: 1993-10-29
Publication date: 1995-02-09
Anticipated expiration: 2013-10-30
Also published as: FR2699350A1; US5451888A; FR2699350B1; JPH06188718A; DE4337076A1

Description

Die vorliegende Erfindung betrifft einen Halbleiter schaltkreis nach dem Oberbegriff des Anspruches 1 bzw. 4. Insbesondere befaßt sich die vorliegende Erfindung mit dem darin enthaltenen Pe gelwandler-Schaltkreis (level converting circuit), der in einem Schaltkreis vom Typ "direkt gekoppelte FET-Logik" (DCFL = Direct Coupled FET-Logic) beinhaltet ist.

Aus der EP 03 66 294 A2 ist ein Halbleiterschaltkreis gemäß dem Oberbegriff der Patentansprüche 1 und 4 bekannt. Der bekannte Halbleiterschaltkreis ist mit einem Pegelwandler- Schaltkreis ausgestattet, der zwischen einen mit dem Eingangsanschluß gekoppelten Transistor und eine mit dem Ausgangstransistor gekoppelte Stromquelle geschaltet ist. Der Pegelwandler-Schaltkreis kann aus Widerständen oder Dioden oder einer Kombination aus einem Widerstand und einer Diode bestehen.

Die DE 39 29 351 C1 ist auf einen Signalpegelwandler zur Umsetzung von digitalen Eingangssignalpegeln mit relativ großem Eingangssignal-Pegelhub auf CML- bzw. ECL- Ausgangssignalpegel gerichtet. Hierbei ist ein Stromquellen-Feldeffekttransistor zur Bildung einer Konstantstromquelle, ein in deren Strompfad angeordneter Arbeitswiderstand und ein gleichfalls im Strompfad angeordnetes Schaltelement vorhanden, wodurch die Einstellung des Ausgangssignal-Pegelhubs von der Schaltfunktion getrennt werden kann.

Allgemein gesagt ist ein DCFL-Logikschaltkreis ein Lo gikschaltkreis, der durch Verbindung von Feldeffekttransi storen direkt in Serie oder parallel aufgebaut ist. In die sem Logikschaltkreis sind GaAs-Metallhalbleiter-FETs (nachfolgend als MESFET bezeichnet) oder Transistoren mit hoher Elektronenbeweglichkeit (HEMT = High Electron Mobili ty Transistor) als Transistoren verwendet. Dieser Logik schaltkreis wird oft von einer Spannungsversorgung von -2 V betrieben. Wenn Logiksignale zwischen einem integrierten Haltleiterschaltkreis und einem externen Schaltkreis ein- und ausgegeben werden, wird ein ECL- Pegel (Emitter Coupled Logic = Emittergekoppelte Logik) als Eingangs/Ausgangs-Pegel der Logiksignale verwendet, wobei der logisch hohe Pegel V_H -0,9 V ist und der logisch nied rige Pegel V_L -1,7 V ist. Der integrierte Halbleiterschalt kreis hat für gewöhnlich einen Aufbau, bei welchem eine Energieversorgung von -2 V zur Eingabe und Ausgabe bei ECL- Pegel von außen her zugeführt wird. Von daher ist die Ener gieversorgung von -2 V in dem DCFL-Logikschaltkreis verwen det, der in dem integrierten Halbleiterschaltkreis vorhan den ist.

Ein DCFL-Logikschaltkreis arbeitet zufriedenstellend bei einer Betriebsspannung von 1 V. Wenn beispielsweise die Spannung von -2 V, welche von außen dem integrierten Halb leiterschaltkreis zugeführt wird, innerhalb des Schaltkrei ses in 1 V zwischen der Energieversorgungsspannung V_DD (0 V) und V_MM (-1 V) und 1 V zwischen der Energieversorgungsspan nung V_MM (-1 V) und V_TT (-2 V) unterteilt wird und der DCFL- Logikschaltkreis mit der Betriebsspannung von 1 V betrieben wird, wird der Energieverbrauch des integrierten Halblei terschaltkreises durch Absenkung der Energiever sorgungsspannung verringert und,wenn in diesem Logikschaltkreis ein HEMT verwendet wird, ein Anwachsen der Verzögerungs zeit ebenfalls vermieden.

Wenn jedoch die Spannung der Energieversorgung von -2 V in zwei Abschnitte unterteilt wird, wie oben beschrieben worden ist, und wenn bestimmte Logikschaltkreise jeweils durch die Energieversorgungsspannungen V_MM und V_TT und durch Energie versorgungsspannungen V_DD und V_MM betrieben werden, hat der Eingangs/Ausgangs-Pegel des Logikschaltkreises auf der tie feren Spannungsseite, welche durch die Energieversorgungs spannungen V_MM und V_TT betrieben wird, einen logisch hohen Pegel V_H von ungefähr -1,3 V und einen logisch niedrigen Pe gel V_L von annähernd -1,9 V. Andererseits hat der Ein gangs/Ausgangs-Pegel des Logikschaltkreises auf der Seite höherer Spannung, welche von den Energieversorgungsspannun gen V_DD und V_MM betrieben wird, einen logisch hohen Pegel V_H von ungefähr -0,3 V und einen logisch niedrigen Pegel V_L von ungefähr -0,9 V. Daher sind die Eingangs/Ausgangs-Pe gel in nachteiliger Weise bei dem Lo gikschaltkreis auf der Seite höherer Spannung und dem Lo gikschaltkreis auf der Seite niedriger Spannung unterschiedlich. Von daher ist bei einem herkömmlichen integrierten Halbleiterschalt kreis des DCFL-Logikschaltkreistyps ein Logikschaltkreis, der einen Eingangs/Ausgangs-Pegel umwandelt (nachfolgend als Pegelwandlerschaltkreis bezeichnet) zwischen dem Logik schaltkreis auf der Seite niedriger Spannung und dem Logik schaltkreis auf der Seite höherer Spannung vorgesehen.

Fig. 9(a) zeigt den Logikaufbau eines bekannten DCFL- Logikschaltkreises mit einem Pegelwandlerschaltkreis und Fig. 9(b) ein Schaltkreisdiagramm eines speziellen Schaltkreisaufbaus eines DCFL-Logikschaltkreises. In den Figuren beinhaltet ein DCFL-Logikschaltkreis 200 einen In vertierer 1 auf der niedrigeren Spannungsseite, der von der Energieversorgung V_TT von -2 V und der Energieversorgung V_MM von -1 V betrieben wird, und einen Invertierer 3 auf der hö heren Spannungsseite, der von der Energieversorgung V_MM von -1 V und der Energieversorgung V_DD von 0 V betrieben wird, sowie einen Pegelwandler-Invertierer 2, der einen Ausgang von dem Invertierer 1 auf der niedrigeren Spannungsseite zu dem Invertierer 3 auf der höheren Spannungsseite für eine Pegelwandlung überträgt. Hierbei sind die Schaltkreise so ausgelegt, daß ein bestimmter Knoten in dem Logikschaltkreis 200 auf dem Energieversorgungspegel V_MM von -1V als Ergeb nis der Energieversorgung V_DD von 0 V und der Energieversor gung V_TT von -2 V, welche jeweils von außen her zugeführt werden, liegt.

Wie in Fig. 9(b) gezeigt, sind ein Lasttransistor Q4 und ein Schalttransistor Q5, welche den Invertierer 1 auf der niedrigeren Spannungsseite bilden, seriell zwischen die Energieversorgung V_TT von -2 V und die Energieversorgung T_MM von -1 V geschaltet. Das Gate das Transistors Q5 auf der Energieversorgungsseite V_TT von -2 V bzw. der Verbindungs knoten zwischen den Transistoren Q4 und Q5 bilden einen Ein gangsknoten IN bzw. einen Ausgangsknoten N1 des Invertierers 1.

Ein Lasttransistor Q6 und ein Schalttransistor Q7, wel che den Invertierer 3 auf der höheren Spannungsseite bil den, sind in Serie zwischen der Energieversorgung V_DD von 0 V und der Energieversorgung V_MM von -1 V geschaltet. Das Gate des Transistors Q7, welches auf der Energieversor gungsseite V_MM von -1V angeordnet ist, bzw. der Verbindungs knoten zwischen den Transistoren Q6 und Q7 bilden einen Ein gangsknoten N2 bzw. einen Ausgangsknoten OUT des Invertierers 3.

Ein Lasttransistor Q1 und ein Schalttransistor Q2, wel che den Pegelwandler-Invertierer 2 bilden, sind in Serie zwischen der Energieversorgung V_DD von 0 V und der Energie versorgung V_TT von -2 V geschaltet. Das Gate des Transistors Q2 auf der Energieversorgungsseite V_TT von -2 V bzw. der Verbindungsknoten zwischen den beiden Transistoren sind ein Eingangsknoten N1 des Pegelwandler-Invertierers 2 (der Aus gangsknoten des Invertierers 1) bzw. ein Ausgangsknoten N2 des Invertierers 2 (der Eingangsknoten des Invertierers 3). In dem Schalttransistor Q2 beträgt der Source-zu-Drain-Wi derstand im durchgeschalteten Zustand (nachfolgend als EIN- Widerstand bezeichnet) annähernd ein Zehntel des Source-zu- Drain-Widerstandes im Lasttransistor Q1.

Wie oben bereits erwähnt, werden für die Transistoren Q1, Q2 und Q4 bis Q7 GaAs-MESFETs oder HEMTs verwendet. Bei diesen Transistoren ist im Unterschied zu einem Metalloxid- Halbleitertransistor (MOS) ein Schottky-Übergang zwischen Gate und Source (Drain) vorhanden und die Schottky-Sperr spannung beträgt ungefähr 0,7 V. Weiterhin sind die Transi storen Q1, Q4 und Q6 Verarmungstransistoren und die Transi storen Q2, Q5 und Q7 Anreicherungstransistoren.

Fig. 10(a) ist ein Querschnitt des Aufbaus eines her kömmlichen GaAs-MESFETs. In der Figur hat ein MESFET 5 ei nen Aufbau, bei dem eine Source-Elektrode 6 und eine Drain- Elektrode 8 auf einer GaAs-Schicht 5b des n-Typs angeordnet sind, welche auf einem halbisolierenden GaAs-Substrat 5a ausgebildet ist, und zwischen einer Gateelektrode 7 und den Source- und Drain-Elektroden 6 und 8 liegt ein bestimmter Abstand vor. Zwischen der Gateelektrode 7 und der GaAs- Schicht 5a des n-Typs liegt ein Schottky-Übergang vor.

Fig. 10(b) ist ein Querschnitt des Aufbaus eines be kannten HEMT-Transistors. Ein HEMT 15 weist ein halbisolie rendes Substrat 15a aus GaAs auf, auf welchem aufeinander folgend eine nicht dotierte GaAs-Schicht 15b und eine Si- dotierte AlGaAs-Schicht 15c angeordnet sind. Eine Source- Elektrode 16 und eine Drain-Elektrode 18 sind auf der Al- GaAs-Schicht 15c angeordnet und zwischen den Elektroden 16 und 18 und beabstandet hierzu ist eine Gateelektrode 17 an geordnet. Wie beim MESFET ist zwischen der Gateelektrode 17 und der AlGaAs-Schicht 15c ein Schottky-Übergang vorhanden.

Nachfolgend wird die Arbeitsweise dieser bekannten Schaltkreise näher erläutert.

Wenn der Eingangsknoten IN des Invertierers 1 auf hohem Pegel V_H (-1,3 V) liegt, wird ein niedriger Pegel V_L (-1,9 V) am Ausgangsknoten N1 ausgegeben. Der Invertierer 2 empfängt diesen niedrigen Pegel V_L und gibt einen hohen Pegel V_H (-0,3 V) aus. Dieser hohe Pegel V_H wird dem Invertierer 3 eingegeben und der Ausgangsknoten N3 ist auf niedrigem Pe gel V_L (-0,9 V).

Andererseits, wenn der Eingangsknoten IN des Invertie rers 1 auf niedrigem Pegel V_L (-1,9 V) liegt, wird am Aus gangsknoten N1 ein hoher Pegel V_H (-1,3 V) ausgegeben. Der Pegel am Ausgangsknoten N2 des Invertierers 2 wird hier durch auf niedrigen Pegel V_L (-1,8 V) invertiert. Dieser niedrige Pegel V_L wird dem Invertierer 3 eingegeben, so daß der Ausgangsknoten N3 des Invertierers 3 auf hohem Pegel V_H (-0,3 V) liegt.

Der hohe Pegel V_H und der niedrige Pegel V_L am Aus gangsknoten des Invertierers 2 sind bei den oben beschrie benen Abläufen jeweils ungefähr 0,3 V und -1,8 V. Wenn an den Eingangsknoten N1 des Invertierers 2, d. h. das Ga te des Transistors Q2 ein niedriger Pegel V_L (-1,9 V) angelegt wird, ist der Transistor Q2 abgeschaltet. Somit kann ein Strom, der durch den Transistor Q1 fließt, kaum zwischen Drain und Source des Transistors Q2 fließen und fließt da her in einem Strompfad durch das Gate des Transistors Q7 vom Drain des Transistors Q1 zur Source des Transistors Q7. Daher ist der hohe logische Pegel, bei welchem der Inver tierer 2 einen Ausgang hat, bei -0,3 V, was um die Schottky- Sperrspannung von annähernd 0,7 V höher ist als die Source- Spannung des Transistors Q7 (-1 V).

Wenn hoher Pegel V_H (-1,3 V) dem Transistor Q2 eingege ben wird, schaltet dieser durch, was zu einem geringen Source-zu-Drain-Widerstand führt, der ungefähr ein Zehntel des Source-zu-Drain-Widerstandes des Transistors Q1 ist. Daher ist eine Spannung am Ausgangsknoten N2 des Invertie rers 2 ein Wert, der durch Dividieren einer Differenzspannung 2 V zwischen der Energieversorgung V_DD von 0 V und der Energieversorgung V_TT von -2 V durch die Source- zu-Drain-Widerstände der Transistoren Q2 und Q1 erhalten wird.

Es sei angenommen, daß der Source-zu-Drain-Wi derstand des Lasttransistors Q1 bei R₁ liegt (= 10r), der andere EIN-Widerstand des Transistors Q2 bei R₂ liegt (= r), wobei die Spannung V₂ am Ausgangsknoten des Inver tierers 2 wie folgt gegeben ist:

V₂ = -2+2×R₂/(R₁+R₂)
= -2+2×r/11r ≈ -1,8

Der niedrige Pegel, bei welchem der Invertierer 2 ein Aus gangssignal ausgibt, liegt daher ungefähr bei -1,8 V.

Wie oben beschrieben ist der Ausgangspegel des Pegelwand ler-Invertierers 2 mit den Transistoren Q1 und Q2 beim ho hen Pegel V_H ungefähr -0,3 V und beim niedrigen Pegel V_L un gefähr -1,8 V. Im Ergebnis ist der Logik-Spannungssprung (Voltage Swing) ungefähr 1,5 V.

Da jedoch der DCFL-Logikschaltkreis üblicherweise mit einem logischen Spannungssprung von ungefähr 0,6 V arbeitet, nimmt die Verarbeitungsgeschwindigkeit in nachteiliger Weise ab, wenn der logische Spannungssprung von ungefähr 1,5 V in dem oben beschriebenen Pegelwandler-Invertierer vorliegt. Mit anderen Worten, im Invertierer 2 werden beim Invertieren seines Ausgangssignals elektrische Ladungen im Transistor Q7 gespeichert und von den Transistoren Q1 und Q2 abgezo gen. Wenn jedoch der logische Spannungssprung im Invertie rer 2 anwächst, wachsen in nachteiliger Weise die Zeiten zum Laden und Entladen des Gates des Transistors Q7 abhän gig von einem Anwachsen des logischen Spannungssprunges an, so daß der Invertierer 2 nicht mit hoher Geschwindigkeit arbeiten kann.

Fig. 1 der veröffentlichen japanischen Patentanmeldung Nr. 63-90918 zeigt einen DCFL-Logikschaltkreis, bei welchem ein Lastelement R1 und ein Schalt-FET 1 in Serie zwischen einer Energieversorgung V_DD höherer Spannung und einer Energieversorgung V_SS geringerer Spannung geschaltet sind. Das Gate des FET dient als Eingangsknoten und die Verbin dung zwischen dem FET und dem Lastelement dient als Aus gangsknoten. Ein Lastwiderstand R2 und ein FET 2 sind in Serie miteinander und parallel zu dem Lastelement R1 ge schaltet und eine negative Rückkopplungssteuerung des FET 2 erfolgt mittels des FET 3 durch den Ausgang von dem Logik schaltkreis, um sowohl eine hohe Schaltgeschwindigkeit als auch hohe Betriebsgrenzen zu haben, welche in einer Kompro mißbeziehung zueinander stehen. Da jedoch bei diesem Logik schaltkreis ein Schaltelement oder ein Rückkopplungspfad für Signale nötig ist, um den Widerstand des Lastelementes zu laden, ist der Schaltkreisaufbau zum Einstellen des Aus gangspegels kompliziert, was in nachteiliger Weise den von dem Logikschaltkreis auf dem Substrat benötigten Platz ver größert. Zusätzlich wird bei diesem Logikschaltkreis der niedrige Pegel durch Absenken des Widerstandwertes des Lastelementes 1 angehoben, was den Energieverbrauch des Schaltkreises anhebt.

Es ist Aufgabe der vorliegenden Erfindung, einen integrierten Halbleiterschaltkreis zu schaffen, der mit hoher Verarbeitungsgeschwindigkeit betreibbar ist, wobei der logische Spannungssprung des Pegelwandler-Invertie rers verringert wird, ohne hierbei den Energieverbrauch an zuheben und den Schaltkreis kompliziert zu machen.

Die Lösung dieser Aufgabe erfolgt erfindungsgemäß durch die im Anspruch 1 bzw. 4 angegebenen Merkmale.

Bei dem erfindungsgemäßen integrierten Halbleiterschalt kreis ist ein Ausgangsknoten eines Pegelwandler-Schaltkrei ses, der von einer ersten und einer zweiten Energieversor gung mit unterschiedlichen Spannungen betrieben wird, auf einer Spannung festgehalten, die höher als eine niedrigpe gelige Spannung ist, die durch eine Widerstandsteilung ei nes Lastelementes und eines Schaltelementes bestimmt wird, die in Serie miteinander in dem Pegelwandler-Schaltkreis vorhanden sind. Der logische Spannungssprung am Ausgang des Pegelwandlerschaltkreises wird verringert, was die Zeit zum Laden und Entladen eines Eingangsknotens eines Logikschalt kreises an einer weiter hinten liegenden Stufe des Pegel wandler-Schaltkreises verringert. Im Ergebnis arbeitet der Logikschaltkreis mit hoher Geschwindigkeit. Ein Schaltkreis zum Festhalten der Spannung am Ausgangsknoten wird durch Verbinden einer Diode parallel mit dem Lastelement erhalten. In einem Zustand, bei dem der Ausgangsknoten auf einer bestimm ten Spannung festgehalten wird, fließt kein Strom durch das Lastelement, was verhindert, daß elektrische Energie ver schwendet wird.

Weiterhin ist bei einem erfindungsgemäßen integrierten Halbleiterschaltkreis ein einen Spannungsabfall erzeugendes Element, beispielsweise eine Diode, zur Erzeugung einer Spannung mit konstantem Pegel zwischen ihren Enden im ein geschalteten Zustand zwischen ein Lastelement, welches mit der zweiten Energieversorgung verbunden ist, und ein Schaltelement eingesetzt, welches mit der ersten Energie versorgung verbunden ist. Wenn daher das Schaltelement ein geschaltet wird, wird eine Spannung am Ausgangsknoten an der anderen Endseite des Lastelementes von einer Spannung aus, welche durch eine Widerstandsteilung des Widerstandes am Lastelement und einem EIN-Widerstandes des Schaltelemen tes bestimmt wird, zur Seite der zweiten Energieversorgung verschoben, was den logischen Spannungssprung am Ausgang des Pegelwandler-Schaltkreises verringert. Im Ergebnis wer den die Zeiten zum Laden und Entladen eines Eingangsknotens o. dgl. der Logikschaltkreise verkürzt, was die Betriebsgeschwindigkeit erhöht. Der Logikschaltkreis, der mit hoher Geschwindigkeit arbeitet, wird durch zu sätzliches Verbinden des den Spannungsabfall erzeugenden Elementes, beispielsweise der Diode, mit einer herkömmlichen Schaltkreisanordnung erhalten. Das den Spannungsabfall erzeugende Element ist in Serie mit den anderen Elementen verbunden, so daß der Betriebsstrom nicht anwächst.

Bei dem erfindungsgemäßen Halbleiterschaltkreis ist ein Lasttransistor mit einer bestimmten Gatebreite oder eine Mehrzahl von Lasttransistoren, welche miteinander parallel verbunden sind, als Lastelement verwendet, so daß die Span nung am Eingangsknoten des Pegelwandler-Schaltkreises eine Idealspannung sein kann, wenn das Schaltelement eingeschal tet ist. Von daher arbeitet der Pegelwandler-Schaltkreis mit einem geeigneten logischen Spannungssprung.

Weiterhin kann bei dem integrierten Halbleiterschaltkreis gemäß der vorliegenden Erfindung ein Lasttransistor als das den Spannungsabfall erzeugende Element verwendet werden. Daher ist eine beim Einschalten erzeugte Spannung größer als die an einer Diode, was den logischen Spannungssprung weiterhin verringert.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Weitere Einzelheiten, Aspekte und Merkmale der Erfindung ergeben sich aus der nachfolgenden Beschreibung unter Be zugnahme auf die Zeichnung.

Es zeigt:

Fig. 1(a) bzw. 1(b) Darstellungen eines speziellen Schaltkreises bzw. des Logikaufbaues eines DCFL-Logik schaltkreises als integrierter Halbleiterschaltkreis gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 2(a) und 2(b) jeweils Darstellungen eines spezi ellen Schaltkreises und eines Logikaufbaues eines NOR- Schaltkreises (NICHT-ODER) als Beispiel für den Logik schaltkreis der Fig. 1(a) und 1(b) gemäß einer zweiten Aus führungsform der vorliegenden Erfindung;

Fig. 3(a) und 3(b) jeweils Darstellungen eines spezi ellen Schaltkreises und eines Logikaufbaues eines Logik schaltkreises vom DCFL-Typ gemäß einer dritten Ausführungs form der vorliegenden Erfindung;

Fig. 4(a) und 4(b) jeweils Darstellungen eines spezi ellen Schaltkreises und eines Logikaufbaues eines NOR- Schaltkreises als Beispiel für den Logikschaltkreis der Fig. 3(a) und 3(b) gemäß einer vierten Ausführungsform der vorliegenden Erfindung;

Fig. 5(a) und 5(b) jeweils Darstellungen eines spezi ellen Schaltkreises und eines Logikaufbaues eines Logik schaltkreises vom DCFL-Typ zur Einstellung eines logischen Spannungssprunges im Logikschaltkreis der Fig. 3(a) und 3(b) gemäß einer fünften Ausführungsform der vorliegenden Erfindung;

Fig. 6(a) und 6(b) jeweils Darstellungen eines spezi ellen Schaltkreises und eines Logikaufbaues eines Logik schaltkreises vom DCFL-Typ zur Einstellung eines logischen Spannungssprunges im Logikschaltkreis der Fig. 3(a) und 3(b) gemäß einer sechsten Ausführungsform der vorliegenden Erfindung;

Fig. 6(c) die Darstellung des Aufbaues eines Transi stors, welcher den Logikschaltkreis bildet;

Fig. 7(a) und 7(b) jeweils Darstellungen eines spezi ellen Schaltkreises und eines Logikaufbaues eines Logik schaltkreises vom DCFL-Typ gemäß einer siebten Ausführungs form der vorliegenden Erfindung;

Fig. 8(a) und 8(b) jeweils Darstellungen eines spezi ellen Schaltkreises und eines Logikaufbaues eines NOR- Schaltkreises als Beispiel für den Logikschaltkreis der Fig. 7(a) und 7(b) gemäß einer achten Ausführungsform der vorliegenden Erfindung;

Fig. 9(a) und 9(b) jeweils Darstellungen eines Logik aufbaues und eines speziellen Schaltkreises eines Logik schaltkreises des DCFL-Typs gemäß des Standes der Technik;

Fig. 10(a) einen Querschnitt durch den Elementaufbau eines herkömmlichen MESFET; und

Fig. 10(b) einen Querschnitt des Elementaufbaues eines herkömmlichen HEMT.

Fig. 1(a) zeigt den speziellen Schaltkreisaufbau und Fig. 1(b) den Logikaufbau eines Logikschaltkreises vom DCFL-Typ als integrierter Halbleiterschaltkreis gemäß einer ersten Ausführungsform der vorliegenden Erfindung. In den Figuren bezeichnen gleiche Bezugszeichen wie in den Fig. 9(a) und 9(b) gleiche oder entsprechende Teile des herkömmlichen Lo gikschaltkreises 200.

Ein Pegelwandler-Invertierer 10 in einem DCFL-Logikschalt kreis 101 weist gemäß dieser Ausführungsform einen Halte schaltkreis (clamping circuit) 10a auf, der den Ausgangs knoten N2 auf ungefähr -1,4 V festhält, wenn der Schalttran sistor Q2 eingeschaltet ist. In diesem Halteschaltkreis 10a sind Dioden D1 und D2 mit jeweils einer Schottky-Sperrspan nung von ungefähr 0,7 V seriell zwischen den Ausgangsknoten N2 und der Energieversorgung V_DD mit 0 V geschaltet. Die je weiligen Dioden D1 und D2 sind Schottky-Dioden, d. h. sie haben einen Metall/Halbleiter-Übergang.

Die Arbeitsweise dieser Ausführungsform ist wie folgt:

Der Invertierer 1 auf der niedrigeren Spannungsseite und der Invertierer 3 auf der höheren Spannungsseite arbeiten auf gleiche Weise wie bereits oben erläutert und es erfolgt nunmehr nur eine Beschreibung des Pegelwandler-Invertierers 10.

In dem Logikschaltkreis 101 dieser Ausführungsform sind der hohe Pegel V_H und der niedrige Pegel V_L, bei welchen der Pegelwandler-Invertierer 10 Signale ausgibt, annähernd -0,3 V und -1,4 V. Genauer, wenn ein niedriger Pegel V_L (-1,9 V) dem Eingangsknoten N1 des Pegelwandler-Invertierers 10 eingegeben wird, ist der Schalttransistor Q2 abgeschal tet und ähnlich wie beim herkömmlichen Schaltkreis ist die Spannung seines Ausgangsknotens N2 -0,3 V, was um die Schottky-Sperrspannung von ungefähr 0,7 V höher ist als die Source-Spannung des Transistors Q7 von -1 V. Wenn hoher Pe gel V_H (-1,3 V) dem Eingangsknoten N1 des Pegelwandler-In vertierers 10 eingegeben wird, schaltet der Schalttransi stor Q2 ein, was zu einem geringen Source-zu-Drain-Wider stand führt, der nunmehr nur einem Zehntel des gleichen Wi derstandes des Lasttransistors Q1 entspricht.

Hierbei liegt die Spannung am Ausgangsknoten N2 des Pegel wandler-Invertierers 10 auf -1,8 V aufgrund des Source-zu- Drain-Widerstandes vom Transistor Q2 und vom Transistor Q1. Wenn eine Spannung zwischen einer Anode der Diode D1 und einer Katode der Diode D2 mehr als zweimal so groß wie die Vorwärtsspannung der Diode ist, fließt ein Strom entlang eines Strompfades von der Energieversorgung V_DD mit 0 V zur Energieversorgung V_TT von -2 V durch die Dioden D1 und D2 und dem Transistor Q2. Der Ausgangspegel des Pegelwandler- Invertierers 10 beträgt hierbei annähernd -1,4 V, was unter der Spannung V_DD der Energieversorgung (0 V) um eine Span nung liegt, die zweimal so groß wie der Spannungsabfall an der Diode in Vorwärtsrichtung ist.

Somit enthält in dieser Ausführungsform der Pegelwandler- Invertierer 10 den Lasttransistor Q1 und den Schalttransi stor Q2, welche in Serie zwischen die Energieversorgung V_DD mit 0 V und die Energieversorgung V_TT mit -2 V geschaltet sind, sowie die beiden Dioden D1 und D2, welche seriell miteinander und parallel mit dem Lasttransistor Q1 geschal tet sind. Wenn daher der Schalttransistor Q2 eingeschaltet wird, wird die Spannung am Ausgangsknoten N2 des Pegelwand ler-Invertierers 10 auf einer Spannung festgehalten, welche um einen Betrag unter der Energieversorgung V_DD von 0 V liegt, der ungefähr zweimal so groß wie die Schottky-Sperr spannung der Diode ist, so daß der niedrige Pegel V_L unge fähr -1,4 V beträgt, und so der logische Spannungssprung auf ungefähr 1,1 V verringert wird. Im Ergebnis werden die Zei ten zum Laden und Entladen des Eingangsknotens des Inver tierers 3 verkürzt, was die Arbeitsgeschwindigkeiten des Logikschaltkreises erhöht. Zusätzlich hat der Halteschalt kreis 10a zum Festhalten der Spannung am Ausgangsknoten ei nen einfachen Aufbau mit den Dioden D1 und D2, welche par allel zu dem Lasttransistor Q1 geschaltet sind. Wenn der Ausgangsknoten N2 auf einer bestimmte Spannung festgehalten wird, fließt kein Strom durch den Lasttransistor Q1, was unnötigen Stromverbrauch verhindert.

Die Fig. 2(a) bzw. 2(b) sind Darstellungen eines speziellen Schaltkreises bzw. eines Logikaufbaues eines NOR-Schalt kreises (NICHT-ODER) eines DCFL-Logikschaltkreises gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. In den Figuren bezeichnen gleiche Bezugszeichen wie in den Fig. 1(a) und 1(b) gleiche oder einander entsprechende Teile. Mit dem Bezugszeichen 102 ist ein NOR-Schaltkreis eines DCFL-Schaltkreises gemäß dieser Ausführungsform be zeichnet. Ein Invertierer 1′ auf der niedrigeren Spannungs seite hat den gleichen Aufbau wie der Invertierer 1 der er sten Ausführungsform und wird von einer Energieversorgung von -1 V und einer Energieversorgung V_TT von -2 V betrie ben und umfaßt einen Last-MESFET Q4′ und einen Schalt-MES- FET 5′, welche in Serie zwischen der Energieversorgung V_MM von -1 V und der Energieversorgung V_TT von -2 V geschaltet sind. Ein Schalt-MESFET Q2′ ist parallel zu dem Schalt-MES- FET Q2 geschaltet und ist ein Teil eines Pegelwandler-In vertierers 20. Das Gate des MESFET Q2′ ist mit einem Aus gangsknoten des Invertierers 1′ der niedrigeren Spannungs seite verbunden.

Dieser NOR-Schaltkreis mit einem derartigen Aufbau hat die gleiche Wirkung wie der Logikschaltkreis der ersten Ausfüh rungsform.

Die Fig. 3(a) und 3(b) zeigen einen speziellen Schaltkreis aufbau bzw. den Logikaufbau eines DCFL-Logikschaltkreises gemäß einer dritten Ausführungsform der vorliegenden Erfin dung. In diesen Figuren bezeichnen gleiche Bezugszeichen wie in den Fig. 1(a) und 1(b) gleiche oder einander ent sprechende Teile wie in dem Logikschaltkreis 101 der ersten Ausführungsform. Ein Pegelwandler-Invertierer 30, der einen DCFL-Logikschaltkreis 103 verwendet, umfaßt den Lasttransi stor Q1 zwischen dem Ausgangsknoten N2 und der Energiever sorgung V_DD von 0 V und eine Diode D3 und den Schalttransi stor Q2, welche in Serie zwischen dem Ausgangsknoten N2 und der Energieversorgung V_TT von -2 V geschaltet sind. Der Aus gang von dem Invertierer 1 wird dem Gate des Schalttransis tors Q2 eingegeben. Die Diode D3 mit einem Metall-Halblei ter-Schottkyübergang hat eine Vorwärtsspannung von ungefähr 0,7 V.

Nachfolgend wird die Arbeitsweise dieser Ausführungsform beschrieben.

Der Invertierer 1 auf der niedrigeren Spannungsseite und der Invertierer 3 auf der höheren Spannungsseite arbeiten auf die gleiche Weise wie bereits oben beschrieben und die nachfolgende Beschreibung bezieht sich nur auf die Arbeits weise des Pegelwandler-Invertierers 30.

Bei dem Logikschaltkreis 103 dieser Ausführungsform hat ein Ausgangspegel des Pegelwandler-Invertierers 30 mit den Transistoren Q1 und Q2 und der Diode D3 einen logisch hohen Pegel V_H von ungefähr -0,3 V und einen logisch niedrigen Pe gel V_L von ungefähr -1,2 V. Genauer, wenn der niedrige Pegel V_L (-1,9 V) dem Eingangsknoten N1 des Pegelwandler-Invertie rers eingegeben wird, ist der Schalttransistor Q2 abge schaltet und ähnlich wie bei dem herkömmlichen Schaltkreis 200 ist die Spannung am Ausgangsknoten N2 des Invertierers 30 ungefähr -0,3 V, was um die Schottky-Sperrspannung von ungefähr 0,7 V höher als die Source-Spannung des Transistors Q7 von -1V ist. Wenn ein hoher Pegel V_H (-1,3 V) dem Ein gangsknoten N1 des Pegelwandler-Invertierers 30 eingegeben wird, schaltet der Schalttransistor Q2 durch, was zu einem geringen Source-zu-Drain-Widerstand führt, der ungefähr ein Zehntel des Source-zu-Drain-Widerstandes des Transistors Q1 beträgt.

Die Vorwärtsspannung zwischen einer Anode und einer Katode der Diode D3 beträgt ungefähr 0,7 V und von daher wird eine Spannung von 2 V-0,7 V = 1,3 V von dem Source-zu-Drain-Wi derstand des Transistors Q1 und dem Source-zu-Drain-Wider stand des Transistors Q2 unterteilt. Genauer, es sei ange nommen, daß der Source-zu-Drain-Widerstand des Lasttransis tors Q1 den Wert von R1 (= 10r) beträgt und ein anderer EIN-Widerstand des Schalttransistors Q2 den Wert von R2 (= r) hat, wobei dann die Spannung V₂ am Ausgangsknoten N2 des Invertierers 30 sich wie folgt ergibt:

V₂ = -1,3+1,3×R₂/(R₁+R₂)
= -1,3+1,3×r/11r ≈ -1,2

Daher ist der niedrige Pegel, den der Invertierer 30 am Ausgangsknoten N2 ausgibt, ungefähr -1,2 V, was den logischen Spannungssprung auf ungefähr 0,9 V verringert.

Da somit in dieser Ausführungsform die Diode D3 in Serie mit dem Schalttransistor Q2 zwischen den Ausgangsknoten N2 des Pegelwandler-Invertierers 30 und die Energieversorgung V_TT von -2 V geschaltet ist, wächst die Spannung am Aus gangsknoten N2 am Ausgang des Lasttransistors Q1 um die Vorwärtsspannung der Diode D3 an und der logische Span nungssprung am Ausgang des Pegelwandler-Invertierers 30 wird um diese angehobene Spannung verringert. Im Ergebnis sind die Zeiten zum Laden und Entladen des Eingangsknotens N2 des Invertierers 3 auf der höheren Spannungsseite ver kürzt, wodurch die Arbeitsgeschwindigkeit des Pegelwandler- Invertierers 30 anwächst. Da weiterhin bei diesem Logik schaltkreis die höhere Arbeitsgeschwindigkeit nur durch Hinzufügen der Diode D3 erhalten wird, welche in Serie zwi schen dem Lasttransistor Q1 und dem Schalttransistor Q2 ge schaltet ist, wächst gegenüber dem herkömmlichen Logik schaltkreis 200 der Arbeitsstrom auch nicht an.

Die Fig. 4(a) bzw. 4(b) sind Darstellungen eines speziellen Schaltkreises bzw. des Logikaufbaues eines NOR-Schaltkreis es des DCFL-Typs gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Gleiche Bezugszeichen wie in den Fig. 3(a) und 3(b) bezeichnen hier gleiche oder entspre chende Teile wie in der dritten Ausführungsform. Mit dem Bezugszeichen 104 ist ein NOR-Schaltkreis eines Logik schaltkreises des DCFL-Typs gemäß dieser Ausführungsform bezeichnet. In diesem NOR-Schaltkreis 104 ist ein Schalt transistor Q2′ zusätzlich parallel zu dem Schalttransistor Q2 des Pegelwandler-Invertierers 30 der dritten Ausführungs form angeschlossen und der Ausgangsknoten des Invertierers 1′ auf der niedrigeren Spannungsseite ist mit einem Gate des Transistors Q2′ verbunden.

Bei dem NOR-Schaltkreis gemäß dieser vierten Ausführungs form sind, wenn wenigstens einer der Ausgänge der Invertie rer 1 und 1′ auf der niedrigeren Spannungsseite auf niedri gem Pegel sind, der hohe Pegel des Pegelwandler-Invertie rers 40 bei -0,3 V und der niedrige Pegel hiervon bei -1,2 V ähnlich der dritten Ausführungsform. Wenn beide Ausgänge der Invertierer 1 und 1′ der niedrigeren Spannungsseite auf hohem Pegel sind, ist der niedrige Pegel, den der Pegel wandler-Invertierer 40 ausgibt, etwas tiefer als im Falle der dritten Ausführungsform.

Genauer, wenn beide Ausgänge der Invertierer 1 und 1′ der niedrigeren Spannungsseite auf hohem Pegel sind, wird eine Spannung von 1,3 V, welche sich durch Subtraktion der Vor wärtsspannung der Diode D3 (0,7 V) von einer Differenzspan nung (2 V) zwischen den Energieversorgungen V_DD und V_TT er gibt, durch den Source-zu-Drain-Widerstand des Lasttransis tors Q1 und dem kombinierten Widerstand aus den Source-zu- Drain-Widerständen der Schalttransistoren Q2 und Q2′, wel che parallel geschaltet sind, dividiert.

Wird angenommen, daß der Source-zu-Drain-Widerstand des Lasttransistors Q1 einen Wert von R₁ (= 10r) hat und daß die EIN-Widerstände der Schalttransistoren Q2 und Q2′ die Werte von R₂ (= r) haben, ergibt sich die Spannung V₂ am Ausgangsknoten N2 des Invertierers 40 wie folgt:

V₂ = -1,3+1,3×R₂/2/(R₁+R₂/2)
= -1,3+1,3×0,5r/10,5r ≈ -1,23

Daher ist der niedrige Pegel, welchen der Pegelwandler-In vertierer 40 ausgibt, bei ungefähr -1,23 V.

Die Fig. 5(a) bzw. 5(b) zeigen einen speziellen Schaltkreis bzw. den Logikaufbau eines Logikschaltkreises des DCFL-Typs gemäß einer fünften Ausführungsform der vorliegenden Erfin dung. Hierbei beinhaltet ein Pegelwandler-Invertierer 50, der einen DCFL-Logikschaltkreis 105 verwendet, Lasttransi storen Q1a und Q1b mit einer bestimmten Gatebreite, welche parallel zueinander als Lastelemente verbunden sind, so daß die Spannung am Ausgangsknoten N2 eine Idealspannung sein kann. Der übrige Schaltkreisaufbau ist gleich dem der drit ten Ausführungsform.

Bei der fünften Ausführungsform mit diesem Aufbau arbeitet der Pegelwandler-Invertierer 50 noch genauer als derjenige in der dritten Ausführungsform.

Die Fig. 6(a) bzw. 6(b) sind Darstellungen eines speziellen Schaltkreisaufbaues bzw. des Logikaufbaues eines Logik schaltkreises des DCFL-Typs gemäß einer sechsten Ausfüh rungsform der vorliegenden Erfindung. Fig. 6(c) ist eine perspektivische Darstellung zur Erläuterung des Aufbaues eines Lasttransistors Q1c, der in diesem Logikschaltkreis verwendet wird. In den Figuren umfaßt ein Pegelwandler-In vertierer 60, der einen DCFL-Logikschaltkreis 106 verwen det, einen Lasttransistor Q1c mit einer Gatebreite Wg wie in Fig. 6(c) dargestellt, so daß die Spannung am Ausgangs knoten N2 eine Idealspannung sein kann, wenn der Schalt transistor Q2 durchschaltet. Der andere Aufbau entspricht demjenigen der dritten Ausführungsform. In Fig. 6(c) be zeichnen gleiche Bezugszeichen gleiche oder einander ent sprechende Teile wie in Fig. 10(a).

Bei der sechsten Ausführungsform wird der Source-zu-Drain- Widerstand des Lasttransistors Q1c durch die Gatebreite Wg auf einen gewünschten Wert gesetzt, wodurch der Pegelwand ler-Invertierer 60 noch genauer wie derjenige in der drit ten Ausführungsform arbeitet.

Die Fig. 7(a) bzw. 7(b) zeigen Darstellungen eines speziel len Schaltkreisaufbaues bzw. des Logikaufbaues eines DCFL- Logikschaltkreises gemäß einer siebten Ausführungsform der vorliegenden Erfindung. Ein Pegelwandler-Invertierer 70, der einen Logikschaltkreis 107 des DCFL-Typs verwendet, um faßt einen Lasttransistor Q3 des Verarmungstyps anstelle der Diode D3, welche in dem Pegelwandler-Invertierer des Logikschaltkreises 103 der dritten Ausführungsform verwen det wird. Dieser Transistor Q3 wird durch das gleiche Ver fahren wie der Transistor Q1 hergestellt, so daß er die gleichen Abmessungen wie der Transistor Q1 hat.

Nachfolgend wird die Arbeitsweise dieser Ausführungsform beschrieben:

Bei diesem Logikschaltkreis 107 ist der Ausgangspegel des Pegelwandler-Invertierers 70 mit den Transistoren Q1 bis Q3 beim hohen Pegel V_H bei -0,3 V und beim niedrigen Pegel V_L bei ungefähr -0,95 V.

Genauer, wenn niedriger Pegel V_L (-1,9 V) dem Eingangsknoten N1 des Pegelwandler-Invertierers 70 eingegeben wird, wird ähnlich wie beim Logikschaltkreis 103 der dritten Ausfüh rungsform die Spannung am Ausgangsknoten N2 ungefähr -0,3 V, was um die Schottky-Sperrspannung von ungefähr 0,7 V höher als die Source-Spannung des Transistors Q7 von -1 V ist. Wenn hoher Pegel V_H von -1,3 V dem Eingangsknoten N1 des Pegelwandler-Invertierers 70 eingegeben wird, schaltet der Schalttransistor Q2 im Invertierer 70 durch, was zu ei nem niedrigen Source-zu-Drain-Widerstand führt, der unge fähr ein Zehntel des Source-zu-Drain-Widerstandes des Last transistors Q1 beträgt. Hierbei werden die 2 V zwischen der Energieversorgung V_DD von 0 V und der Energieversorgung V_TT von -2 V durch den Widerstand R1 (= 10r) des Lasttransistors Q1, den Widerstand R3 (= 10r) des Lasttransistors Q3 und den EIN-Widerstand R2 (= r) des Schalttransistors Q2 divi diert, um eine Drain-zu-Source-Spannung von ungefähr 0,95 V der Transistoren Q1 bzw. Q3 und eine Drain-zu-Source-Span nung von ungefähr 0,1 V des Transistors Q2 zu erzeugen. Im Ergebnis ist der niedrige Pegel, bei welchem der Pegelwand ler-Invertierer 70 einen Ausgang erzeugt, ungefähr -0,95 V, was den logischen Spannungssprung auf 0,65 V verringert, was nahe an dem idealen Spannungssprung von 0,6 V liegt.

Durch Verwendung des Transistors Q3 anstelle der Diode D3 wird bei dieser Ausführungsform der logische Spannungs sprung zusätzlich zu den Vorteilen der dritten Ausführungs form auf annähernd den idealen Spannungssprung verringert.

Die Fig. 8(a) bzw. 8(b) sind Darstellungen eines speziellen Schaltkreisaufbaues bzw. des Logikaufbaues eines NOR- Schaltkreises eines Logikschaltkreises des DCFL-Typs gemäß einer achten Ausführungsform der vorliegenden Erfindung. In diesen Figuren bezeichnen gleiche Bezugszeichen wie in den Fig. 7(a) und 7(b) gleiche oder einander entsprechende Teile. Mit dem Bezugszeichen 108 ist ein NOR-Schaltkreis des DCFL-Typs bezeichnet. Bei diesem NOR-Schaltkreis 108 ist der Schalttransistor Q2′ zusätzlich parallel zu dem Schalttransistor Q2 in dem Pegelwandler-Invertierer gemäß der siebten Ausführungsform angeschlossen und das Gate des Transistors Q2′ ist mit dem Ausgangsknoten des Invertierers 1′ der niedrigeren Spannungsseite verbunden.

Wenn bei diesem NOR-Schaltkreis 108 mit diesem Aufbau we nigstens einer der Eingänge der Invertierer 1 und 1′ auf der niedrigeren Spannungsseite auf niedrigem Pegel ist, sind der hohe Pegel bzw. niedrige Pegel des Pegelwandler- Invertierers 80 -0,3 V bzw. 0,95 V ähnlich wie in der siebten Ausführungsform. Wenn jedoch die beiden Ausgänge der Inver tierer 1 und 1′ der niedrigeren Spannungsseite auf hohem Pegel sind, ist der niedrige Pegel am Ausgang des Pegel wandler-Invertierers 80 etwas geringer als in der siebten Ausführungsform. Genauer, wenn die beiden Ausgänge der In vertierer 1 und 1′ auf der niedrigeren Spannungsseite auf hohem Pegel sind, werden die 2 V zwischen der Energieversor gung V_DD und der Energieversorgung V_TT durch den Source-zu- Drain-Widerstand des Lasttransistors Q1 und einem kombi nierten Widerstand aus den Source-zu-Drain-Widerständen der Schalttransistoren Q2 und Q2′, welche miteinander parallel geschaltet sind, dividiert.

Es sei angenommen, daß der Source-zu-Drain-Widerstand des Lasttransistors Q1 den Wert von R1 (= 10r) hat, der Source- zu-Drain-Widerstand des Lasttransistors Q3 den Wert von R3 hat (= 10r) und daß die EIN-Widerstände der Schalttransi storen Q2 und Q2′ betragen (= r), wobei sich dann die Span nung V₂ am Ausgangsknoten N2 des Invertierers 80 wie folgt ergibt:

V₂ = -2+2×(R₂/2+R₃)/(R₁+R₂/2+R₃)
= -2+2×(0,5r+10r)/(10r+0,5r+10r) ≈ -0,98

Von daher ist auch bei diesem NOR-Schaltkreis 108 der nied rige Pegel, den Pegelwandler-Invertierer 80 ausgibt, unge fähr bei -0,98 V, was den logischen Spannungssprung auf 0,68 V verringert, was nahe an dem idealen Spannungssprung von 0,6 V ist.

Während in der fünften Ausführungsform ein Schaltkreis als Lastelement verwendet wurde, der einen Lasttransistor mit einer bestimmten Gatebreite verwendet, oder während, wie in der dritten und vierten Ausführungsform eine Mehrzahl von Lasttransistoren parallel zueinander als Lastelemente ver wendet werden, ist ein derartiger Schaltkreis auch in der siebten und der achten Ausführungsform verwendet.

Claims

1. Halbleiterschaltkreis mit
einer ersten Energieversorgung (V_TT);
einer zweiten Energieversorgung (V_DD) mit einer Span nung unterschiedlich zu derjenigen der ersten Energiever sorgung (V_TT);
einer dritten Energieversorgung (V_MM), welche eine Spannung liefert, welche zwischen derjenigen der ersten Energieversorgung ( V_TT) und der zweiten Energieversorgung (V_DD) liegt;
einem ersten Logikschaltkreis (1), der von der ersten Energieversorgung ( V_TT) und der dritten Energieversorgung (V_MM) betrieben wird;
einem zweiten Logikschaltkreis (3), der von der zwei ten Energieversorgung (V_DD) und der dritten Energieversor gung (V_MM) betrieben wird;
einem ein Lastelement (Q1) aufweisenden Pegelwandler- Schaltkreis (10) zum Umwandeln eines Ausgangssignals des ersten Logikschaltkreises (1) und zum Übertragen des gewandelten Signales an den zweiten Logikschaltkreis (3),
dadurch gekennzeichnet, daß
das Lastelement (Q1) zwischen einen Ausgangsknoten (N2) des Pegelwandler-Schaltkreises (10) und die zweite Energieversorgung (V_DD) geschaltet ist; und daß
der Pegelwandler-Schaltkreis (10) ein Schaltelement (Q2), welches zwischen den Ausgangsknoten (N2) und die erste Energieversorgung (V_TT) geschaltet ist und durch Ausgangssignale des ersten Logikschaltkreises (1) ein- oder ausgeschaltet wird, und
einen Halteschaltkreis (10a) zum Festhalten des Aus gangsknotens (N2) auf einer Spannung, welche höher ist als eine niedrigpegelige Spannung, welche durch eine Wider standsteilung mittels eines Widerstandes des Lastelementes (Q1) und einem Einschalt-Widerstand des Schaltelementes (Q2) bestimmt ist, aufweist.

2. Halbleiterschaltkreis nach Anspruch 1, dadurch gekenn zeichnet, daß der Halteschaltkreis (10a) zwei Schottky-Di oden (D1, D2) aufweist, welche in Serie miteinander und parallel zu dem Lastelement (Q1) geschaltet sind (Fig. 1).

3. Halbleiterschaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Pegelwandler-Schaltkreis ein NOR- Schaltkreis (20) mit einem ersten Transistor (Q2) und einem zweiten Transistor (Q2′) ist, wobei die beiden Transistoren parallel miteinander verbunden sind und als das Schaltelement dienen, und daß der erste Logikschaltkreis zwei Inverter (1, 1′) aufweist, deren jeweilige Ausgangsanschlüsse mit dem Gate des ersten Transistors (Q2) bzw. dem Gate des zweiten Transistors (Q2′) verbunden sind.

4.Halbleiterschaltkreis mit
einer ersten Energieversorgung (V_TT);
einer zweiten Energieversorgung (V_DD) mit einer Span nung unterschiedlich zu derjenigen der ersten Energiever sorgung (V_TT);
einer dritten Energieversorgung (V_MM), welche eine Spannung liefert, welche zwischen derjenigen der ersten Energieversorgung (V_TT) und der zweiten Energieversorgung (V_DD) liegt;
einem ersten Logikschaltkreis (1), der von der ersten Energieversorgung (V_TT) betrieben wird;
einem zweiten Logikschaltkreis (3), der von der zwei ten Energieversorgung (V_DD) und der dritten Energieversor gung (V_MM) betrieben wird;
einem ein Lastelement (Q1) aufweisenden Pegelwandler- Schaltkreis (30; 50; 60) zum Umwandeln eines Ausgangssignals des ersten Logikschaltkreis (1) und zum Übertragen des gewandelten Signales an den zweiten Logikschaltkreis (3),
dadurch gekennzeichnet, daß
das Lastelement (Q1) zwischen einen Ausgangsknoten (N2) des Pegelwandler-Schaltkreises und die zweite Energieversorgung (V_DD) geschaltet ist, und daß
der Pegelwandler-Schaltkreis (30; 50; 60) ein Schaltelement (Q2), welches mit einem Ende mit der ersten Energieversorgung (V_TT) verbunden ist und durch Ausgangssignale des ersten Logikschaltkreises (1) ein- oder ausgeschaltet wird, und
ein einen Spannungsabfall erzeugendes, zwischen den Ausgangsknoten (N2) und den anderen Anschluß des Schaltelementes (Q2) geschaltetes Bauteil zur Erzeugung eines Spannungsabfalls mit konstantem Pegel zwischen seinen beiden Anschlüssen im Einschaltzustand aufweist.

5. Halbleiterschaltkreis nach Anspruch 4, dadurch gekenn zeichnet, daß das den Spannungsabfall erzeugende Bauteil eine Diode (D3) ist (Fig. 3 bis 6).

6. Halbleiterschaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß das den Spannungsabfall erzeugende Bauteil ein Lasttransistor (Q3) ist (Fig. 7).

7. Halbleiterschaltkreis nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß der Pegelwandler-Schaltkreis ein NOR- Schaltkreis (40) mit einem ersten Transistor (Q2) und einem zweiten Transistor (Q2′) ist, wobei die Transistoren parallel miteinander verbunden sind und als das Schaltelement dienen, und daß der erste Logikschaltkreis zwei Inverter (1, 1′) aufweist, deren jeweilige Ausgangsanschlüsse mit dem Gate des ersten Transistors (Q2) bzw. dem Gate des zweiten Transistors (Q2′) verbunden sind (Fig. 4; Fig. 8).

8. Halbleiterschaltkreis nach Anspruch 4, 5 oder 6, dadurch gekennzeichnet, daß eine Mehrzahl von Lasttransistoren (Q1a, Q1b) mit einer bestimmten Gatebreite parallel miteinander als das Lastelement verbunden sind, so daß eine Spannung am Ausgangsknoten (N2) des Pegelwandler-Schaltkreises (50) im eingeschalteten Zustand des Schaltelementes (Q2) eine Idealspannung ist (Fig. 5).

9. Halbleiterschaltkreis nach Anspruch 4, 5 oder 6, dadurch gekennzeichnet, daß das Lastelement ein Lasttransistor (Q1c) ist, der eine derartige Gatebreite (Wg) hat, daß eine Spannung am Ausgangsknoten (N2) eines Pegelwandler- Schaltkreises (60) eine Idealspannung ist, wenn das Schaltelement (Q2) eingeschaltet ist.