JPS6212211A

JPS6212211A - 論理回路

Info

Publication number: JPS6212211A
Application number: JP60152044A
Authority: JP
Inventors: Norio Akamatsu; 則男赤松
Original assignee: Individual
Current assignee: Individual
Priority date: 1985-07-09
Filing date: 1985-07-09
Publication date: 1987-01-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、　産業上の利用分野本発明は、主としてガリウム・ヒ素等の能動回路素子を
有する論理回路の改良に間する。

Ｂ、　従来の技術現在よりも高速度のコンピュータすなわち次世代のスー
パーコンピュータを製作するには、シリコーンを用いた
集積回路では不可能であり、新しい素子の開発が求めら
れている。このため、超電導現象を利用するジョゼフソ
ン素子、ガリウムとヒ素の化合物であるＧ　ａ　Ａ　Ｓ
素子、あるいはＧａＡｓとＧａＡｌＡｓを組み合わせて
低温で超格子構造にしたＨＥＭＴ　（高電子移動度トラ
ンジスタ）等を用いる論理回路が研究されている。その
うち。

室温で動作するガリウム・ヒ素による回路素子は最も有
力視されており、ガリウム・ヒ素を用いた論理回路と記
憶回路は近年多く発表されている。

その理由はガリウム・ヒ素中の電子の移動速度がシリコ
ンのそれより５から６倍速いので、高速動作が期待でき
ること、および低消費電力であることである。Ｇ　ａ　
Ａ　ｓ光半導体を用いると超高速コンピュータを製作す
ることができる。しかし、ガリウム・ヒ素用いた集積回
路の製作にはシリコンを用いたそれらの開発程順調に進
行していない。

その理由を以下に示す。

（１）ガリウム・ヒ素論理回路がシリコン論理回路に比
較して格段に高速に動作する回路が開発されていない。

（２）イオンインプランテーションによるスレッシヨー
ド電圧の許容輻の標準偏差が非常に小さいので、集積回
路、超集積回路化した際の歩留りが悪い。すなわち、１
チツプの全てが正常に動作させることが困難である。

（３）ＤＣＦＬ（直結形ＦＥＴ論理回路）では満足でき
る高速性と論理振幅がとりにくいので２回路が多段にな
り、１ゲート当たりの回路が複雑になり、高速化も実現
できない１（４）Ｎ型半導体形成に制御可能な拡散技術がない。

（５）ガリウム・ヒ素はＭＯＳ構造を形成することが極
めて困難である。安定した酸化膜形成技術が確立してい
ないので、スレッシヨード電圧の制御が困難である。

シリコンを用いたＭＯＳＦＥＴの論理振幅は約５ｖてあ
り、スイッチング回路の動作余裕度は大きい。ところが
、ガリウムφヒ素ＭＥ　Ｓ　Ｆ　Ｅ　Ｔのｎ形動作層と
ゲート金属とで形成されるショットキー障壁はφｂ＝０
．７ボルト程度である。従って、ゲート電極への入力端
子の最大値は０．７ボルトになり、ガリウム・ヒ素ＭＥ
ＳＦＥＴの論理振幅を大きくすることはできない。しか
も、レベルシフトを用いない直結形ＭＥＳＦＥＴ論理回
路に於いては利用できるスイッチンヴ電圧の幅は０゜２
ボルトから０．３５ボルトであり、極度に論理振幅が小
さい。このために、駆動回路素子のＭＥＳＦＥＴのスレ
ッシヨード電圧ｖｔｈ（しきい値電圧）は０．１ボルト
から０．２ボルト以下にする必要がある。このためには
ｖｔｈの標準偏差を２５ミリボルト以下にしなければな
らない。現在のイオンインプランテーション技術では限
界に近く。

大規模集積回路の量産は困難であった。

上記の欠点を解決する方法として、自己整合構造（セル
フアライメント構造）を用いて、論理振幅を大きくとる
方法も提案されているが、電源電圧の利用率はシリコン
のＭＯＳＦＥＴに比較して依然と低い。自己整合構造は
ゲート金属が限定される難点もある。ガリウム・ヒ素論
理回路の高性能化の主な技術は自己整合構造、ＨＥＭＴ
、ＨＢＴ等がある。これらの方法はガリウム・ヒ素論理
回路の欠点を補い、シリコン論理回路で実現した高精度
、高速論理回路の構成を目的とする。しかし、ガリウム
・ヒ素論理回路の論理振幅はシリコンの数分の１である
ので、ガリウム・ヒ素の論理に最適な回路を決定する必
要がある。

Ｃ０本発明の目的この発明の目的は上記の欠点を改善し論理振幅を大きく
シ、集積回路製作の歩留りが良好なガリウム・ヒ素論理
回路を提案することである。提案する回路はガリウム・
ヒ素能動回路素子の長所とエサキダイオードの高速性と
を結びつけ、従来の論理回路の欠点を除くことができる
。

Ｄ、　従来の問題点を解決する為の手段論理回路の駆動
回路素子にエサキダイオードをに接続して駆動電流を分
流し、負荷回路素子にもにエサキダイオードを接続して
負荷電流を分流する。

Ｅ、　作用論理回路の駆動回路素子にエサキダイオードを接続して
駆動電流を分流することにより、論理回路の出力電圧の
立ち下がり速度を向上させること。

および出力電圧の立ち下がった状態での電圧を低下させ
る。さらに、論理回路の負荷回路素子にもエサキダイオ
ードを接続して負荷電流を分流することにより、論理回
路の出力電圧の立ち上がり速度を向上させること、およ
び出力電圧の立ち上がった状態での電圧を向上させる。

この結果、論理振幅の増大により、素子のスレッシヨー
ド電圧の変化に対する許容度幅が増すので、製作する際
の歩留まりも向上する。さらに、スタンバイ時に駆動回
路素子と負荷回路素子にかかる電圧を小さくすることが
できるので、消費電力も低減化することができる。なお
、エサキダイオードの電流が多く流れるピーク電流付近
では、その素子にかかる端子電圧は０゜ｌボルト付近で
あり、非常に小さいので、エサキダイオードが消費する
電力は非常に少ない。従って、集積回路の製造に好都合
となる。

Ｆ、　好ましい実施例、本発明はガリウム・ヒ素ＭＥＳＦＥＴ回路とエサキダ
イオードを用いた高速動作論理回路に関するものであり
、以下２本発明の実施例を図面に基づいて説明する。

エサキダイオードの電圧、電流特性を第１図に示す。こ
の素子の端子電圧Ｖを横軸に用いて零から増加すると、
電圧がＶｐのとき、極大電流■ρが流れる。さらに、電
圧を増加すれば電流１は減少する。電圧がＶｖのとき極
小電流Ｉｖが流れる。

さらに電圧を増加すると電流はＩｖより多く流れだす。

本発明の論理回路の駆動回路素子と負荷回路素子に使用
できるＭＥＳＦＥＴの電圧・電流特性を第２図に示す。

ＭＥＳＦＥＴのドレイン・ソース間の端子電圧が低下す
ると、電流が急激に低下するので、遷移動作が遅くなる
。

本発明の論理回路においてＭＥＳＦＥＴとエサキダイオ
ードを用いた場合の実施例について第３図で説明する。

第３図では駆動回路素子１と直列に負荷回路素子２が接
続され、駆動回路素子１に並列にエサキダイオード３が
接続され、負荷回路素子２に並列にエサキダイオード４
が接続されている。第３図のキャパシタ５は基板、配線
等の寄生的静電容量であり、特別に接続する必要はない
。

第３図の論理回路は駆動回路素子１０入力電圧がスレッ
シヨード電圧以下であるとき、すなわち駆動回路素子１
が非導通である場合には、出力電圧が谷型圧Ｖｖ付近に
なるように設計する。このときエサキダイオード３には
第１図に示すように谷電流１ｖなる微少電流が流れてい
る。初期状態において、第３図の駆動回路素子１０入力
端子がスレッシヨード電圧以下であるとき、すなわち駆
動回路素子ｌが非導通状ｉである場合に、駆動回路素子
１が非導通状態から導通状態へ遷移するとき出力電圧が
次第に低下してエサキダイオード３には多くの電流が流
れ、電圧Ｖｐのときピーク電流Ｉｐが流れる。すなわち
、電圧がＶｐ付近になると多くの電流がエサキダイオー
ド３へも分流するので、キャパシタ５に貯えている電荷
を急速に放電するので、状態遷移の動作が高速化される
。逆に、初期状態において、第３図の駆動回路素子１０
入力端子がスレッシヨード電圧以上であるとき。

すなわち駆動回路素子１が導通状態である場合に。

駆動回路素子１が導通状態から非導通状態へ遷移して、
出力電圧が増して電源電圧に接近すると。

負荷回路素子２に並列に接続したエサキダイオード４の
端子電圧が低下して、ピーク電圧付近で大きいピーク電
流が負荷電流として流れてキャパシタ５を高速に充電す
る。以上の結果、論理状態の遷移動作が高速になる。

第３図に示す本発明の実施例の論理回路において駆動回
路素子１にＭＥＳＦＥＴを用い、負荷回路素子２にＭＥ
ＳＦＥＴを用い、エサキダイオード３および４にガリウ
ム・ヒ素エサキダイオードを用いた場合の入力・出力特
性を第４図に示す。

第４図の■１は第３図の入力電圧でありｖＯは第３図の
出力電圧である。エサキダイオード３と４を接続しない
場合には、駆動回路素子ｌと負荷回路素子２によってキ
ャパシタ５を充電または放電するので２人力・出力特性
は第４ｖｊｉの２曲線になる。２曲線の入力・出力特性
は導通と非導通を分離するスレッシヨード電圧が明確で
ないので、論理回路としては性能が悪いことを示してい
る。また、論理状態の電圧の振幅も小さく、低速動作で
あり、しかも、非遷移動作時には直流電流が多く流れる
ので消費電力は大きい。第３図に示す論理回路のように
エサキダイオード３および４が接続された場合には、エ
サキダイオードの端子電圧が低下するときに、キャパシ
タ５の充電および放電の電流を流すので、論理の遷移動
作は高速になる。

この場合の特性を第４図の０曲線で示す。Ｖｉ＝０．３
７ボルト付近で出力電圧が急激に変化するので。

スレッシヨード論理が明確になり、論理振幅も大きくな
る。さらに高速にキャパシタ５を充電および放電するの
で、遷移動作速度も速い。出力電圧Ｖｏが大きいときに
は、［動回路素子１に流れる電流は少ないので、駆動回
路素子１での消費電力は小さい。そのとき、負荷回路素
子２の端子電圧が低下するので、負荷回路素子２での消
費電力は小さい。従って、出力電圧Ｖｏが大きくても、
全体の消費電力は小さい。一方、出力電圧Ｖｏが小さい
ときには、駆動回路素子１に電流が流れているが、＃＃
子電電圧低いので消Ｊ！！電力は小さく、負荷回路素子
２の両゛端の電圧は大きいが、流れる電流は小さいので
、負荷回路素子２での消ＩＲ電力は小さい。従って、出
力電圧Ｖｏが小さい場合も消費電力は小さい。さらに、
エサキダイオード３および４に電流ｔｐが流れていると
きには、その両端の端子電圧は低く、端子電圧が浴電圧
Ｖνまで大きくなると電流は小さな谷電流１ｖになるの
で。

常に消費電力は小さく、駆動回路素子や負荷回路素子の
数分の一程度である。なお、エサキダイオード３および
４に流れる電流はエサキダイオード３および４の端子電
圧だけで制御されるので、駆動回路素子の入力側には何
らの影響も及ぼさない。

従って、論理回路にエサキダイオードを接続しても人力
の静電容量は増加しない。

本発明の論理回路において負荷回路素子６に抵抗を用い
た場合の実施例について第５図で説明する。第５図に於
いて、第１図のようなエサキダイオード３を駆動回路素
子１に並列に接続し、駆動回路素子１が非導通である場
合には、その端子電圧が谷電圧Ｖｖ付近にくるように設
計する。このとき、エサキダイオード３には谷電流Ｉｖ
なる微少電流が流れている。さらに、第１図のようなエ
サキダイオード４を負荷回路素子６に並列に接続し、駆
動回路素子１が導通である場合には、その端子電圧が谷
電圧Ｖｖ付近にくるように設計する。

このとき、エサキダイオード４には谷電流１ｖなる微少
電流が流れている。次に、駆動回路素子１が非導通状態
から導通状態へ遷移すると、出力電圧が低下してエサキ
ダイオード３には多くの電流が流れ、エサキダイオード
３の端子電圧がＶｐのときピーク電流１ｐが流れる。す
なわち、エサキダイオード３の端子電圧がピーク電圧Ｖ
ｐ付近になると多くの電流がエサキダイオード３へも分
流するので、キャパシタ５に貯えている電荷を急速に放
電し、状態遷移の動作が高速化される。逆に。

駆動回路素子１が導通状態から非導通状態へ遷移する際
には、出力電圧が増して電源電圧に接近すると、負荷回
路素子６である抵抗に並列に接続したエサキダイオード
４の端子電圧が減少して、ピーク電圧ｖｐ付近で大きい
ピーク電流１ｐが負荷電流として流れてキャパシタ５を
高速に充電する。

以上の結果、論理状態の遷移動作が高速になる。

第３図の駆動回路素子ｌのスレッシヨード電圧ｖｔｈを
−０，３ボルトから−０，７ボルトまで変えると第６図
に示す人力と出力の関係が得られる。

第６図の全ての曲線は垂直の傾きを持つ部分が長いので
、論理回路として良好な特性を有する。しかも、スレッ
シヨード電圧ｖｔｈが−０，３ボルトから−０，７ボル
トまでが変化しても論理回路として良好な特性を保持す
る。従って、集積回路を製造するときに、イオンインプ
ランテーションの・加速電圧を高精度に制御しなくても
、殆ど全ての論理回路が良好な動作をするので９歩留ま
りが向上する。さらに、エサキダイオードを接続するこ
とにより論理振幅も向上するので、安定な動作をする。

駆動回路素子を３個並列に接続し、それらに直列に負荷
回路素子２を接続した場合の実施例を第７図に示す。駆
動回路素子７，８および９の全てが非導通状態のときに
は、出力電圧は電源電圧に１　　２＜′・”ｔ＃　（７
）！Ａ　Ｍ　＠　Ｒｔｔ　！！　Ｄ　Ｄｏ　ｎ　Ｉｇ“
７・８および９が独立に動作してＮＯＲ論理を実現する
。１個以上の駆動回路素子が導通状態になると。

出力電圧は低下し、エサキダイオード３が導通状態にな
り、キャパシタ５に貯えられた電荷を急速に放電するの
で、状態遷移の動作が高速化される。

次に、出力電圧が低い場合に、駆動回路素子７゜８およ
び９の全てが非導通状態になれば、電流が負荷回路素子
２を通過して流れてキャパシタ５を充電する。出力電圧
が上昇して電源電圧に近づくと、負荷回路素子２に並列
に接続したエサキダイオード４の端子電圧が低下するの
で、エサキダイオード４のピーク電流が流れて、キャパ
シタ５を急速に充電するので、論理状態の遷移動作が高
速になる。この結果、エサキダイオード３および４を流
れる電流によって論理振幅も増加する。さらに、この論
理回路は各能動素子の特性の余裕度が大きいので、製造
が容易になり製造価格も低下する特徴を持っている。

なお１本発明の論理回路は負荷回路素子として基板抵抗
のように非常に大きい抵抗を用いて遷移動作を行う場合
にも論理振幅が大きく、高速化される。

本発明の論理回路において、負荷回路素子と駆動回路素
子からなる基本回路を継続接続した場合の実施例につい
て第８図で説明する。第８図の駆動回路素子ｌに並列に
第１図のようなエサキダイオード３を接続する。駆動回
路素子ｌに直列に接続した負荷回路素子２の端子電圧が
下降してエサキダイオード３の端子電圧が大きくなった
ときに。

エサキダイオード３の端子電圧が第１図に示す谷型圧Ｖ
ｖになるように設計する。このとき、エサキダイオード
３には谷電流［Ｖなる微少電流が流れている。第８ｒｇ
Ｊの駆動回路素子１０が非導通状態であって、駆動回路
素子１が非導通状態から導通状態へ遷移するとき、キャ
パシタ５の電位が上昇してエサキダイオード３の端子電
圧が低下するので、エサキダイオード３には多くの電流
が流れ。

端子電圧がピーク電圧ｖｐのときピーク電流■ｐが流れ
る。すなわち、エサキダイオード３の端子電圧がＶｐ付
近になると多くの電流がエサキダイオード３へ流れるの
で、キャパシタ５に電荷を急速に充電して、状態遷移の
動作が高速化される。

一方、駆動回路素子１が導通状態から非導通状態へ遷移
する際には、負荷回路素子２に電流が流れるので、キャ
パシタ５の両端の電圧が次第に減少して、負荷回路素子
２に並列に接続したエサキダイオード４の端子電圧が減
少してピーク電圧付近で大きいピーク電流１ｐが負荷電
流として流れ。

キャパシタ５の電荷を急速に放電する。以上の結果、論
理状態の遷移動作が高速になり、論理振幅も大きくなる
。第８図の駆動回路素子ｌが非導通状態であって、駆動
回路素子ｌの代わりに駆動回路素子１０とそれに並列に
接続したエサキダイオード１３によって上記現象と同じ
動作をしても論理状態の遷移動作が高速になる。ｇＫ動
回路素子ｌと駆動回路素子１０が共に導通状態になって
も上記現象と同じ動作をするので、論理状態の遷移動作
が高速になる。さらに、キャパシタ５の両端の電圧は回
路索子１１，１２，１４，１５．および１６からなる論
理回路に伝達される。駆動回路素子１１に直列に負荷回
路素子１２を接続し、駆動回路素子１１に並列にエサキ
ダイオード！４を接続し、負荷回路素子１２に並列にエ
サキダイオード１５を接続する。駆動回路素子１１が非
導通状態のときには、エサキダイオード１４の端子電圧
がエサキダイオードの谷型圧Ｖｖになるように設計する
。駆動回路素子１１が非導通状態から導通状態へ遷移す
るとき、第８図の論理回路の出力電位が低下して、エサ
キダイオード１４の端子電圧がＶｐのときピーク電流１
ｐが流れる。すなわち。

端子電圧がＶｐ付近になると多くの電流がエサキダイオ
ード１４へも分流するので、キャパシタ１６の電荷を急
速に放電するので、状態遷移の動作が高速化される。一
方、駆動回路素子１１が導通状態から非導通状態へ遷移
する際には、キャパシタ１６の両端の電圧が次第に増加
して、負荷回路素子１２に電流が流れ、負荷回路素子１
２に並列に接続したエサキダイオード１５の端子電圧が
低下してピーク電圧付近で大きいピーク電流１ｐが負荷
電流として流れて、キャパシタ１６に電荷を急速に充電
する。以上の結果２回路全体の論理状態の遷移動作が高
速になり、論理振幅も大きくなるので、安定な論理動作
をする。

本発明の論理回路において、負荷回路素子と駆動回路素
子からなる基本回路を継続接続した場合の実施例につい
て第９図で説明する。駆動回路素子ｌに直列に負荷回路
素子２を接続し、駆動回路素子１に並列にエサキダイオ
ード３を接続し、負荷回路素子２に並列にエサキダイオ
ード４を接続する。駆動回路素子１が非導通状態のとき
には。

エサキダイオード３の端子電圧が第１図に示すエサキダ
イオードの谷型圧Ｖｖになるように設計する。このとき
、エサキダイオード３には谷電流■Ｖなる微少電流が流
れている。駆動回路素子１が非導通状態から導通状態へ
遷移するとき、キャパシタ２１の端子電圧が低下して、
エサキダイオード３には多くの電流が流れ、その端子電
圧がｖｐのときピーク電流ｔｐが流れる。すなわち、エ
サキダイオード３の端子電圧がＶｐ付近になると多くの
電流がエサキダイオード３へも分流するので。

キャパシタ２１の電荷を急速に放電するので、状態遷移
の動作が高速化される。一方、駆動回路素子１が導通状
態から非導通状態へ遷移する際には。

キャパシタ２１の両端の電圧が次第に増加して。

負荷回路素子２に電流が流れ、負荷回路素子２に並列に
接続したエサキダイオード４の端子電圧が減少してピー
ク電圧付近で大きいピーク電流が負荷電流として流れて
、キャパシタ２１に電荷を急速に充電する。以上の結果
、論理状態の遷移動作が高速になる。さらに、キャパシ
タ２１０両端に表われた電圧は回路素子１７，１，８，
１９．２０および５からなる回路に伝達される。駆動回
路素子１７に直列に負荷回路素子１８を接続し、駆動回
路素子１７に並列にエサキダイオード１９を接続し、負
荷回路素子１８に並列にエサキダイオード２０を接続す
る。駆動回路素子１７・が非導通状態から導通状態へ遷
移するとき、第９図の出力電圧が増加してエサキダイオ
ード１９には多くの電流が流れ、端子電圧がＶρのとき
ピーク電流■ｐが流れる。すなわち、端子電圧がＶｐ付
近になると多くの電流がエサキダイオード１９へも分流
するので、キャパシタ５に電荷を急速に充電するので、
状態遷移の動作が高速化される。一方、駆動回路素子１
７が導通状態から非導通状態へ遷移する際には、キャパ
シタ５の両端の電圧が次第に減少して、負荷回路素子１
８に電流が流れ、負荷回路素子１８に並列に接続したエ
サキダイオード２０の端子電圧が低下してピーク電圧付
近で大きいピーク電流が負荷電流として流れて、キャパ
シタ５の電荷が急速に放電する。以上の結果９回路全体
の論理状態の遷移動作が高速になり、論理振幅も増大す
るので、安定な論理回路が得られる。

Ｇ、　提案する論理回路の特徴本発明の論理回路は駆動回路素子と負荷回路素子にエサ
キダイオード接続し９両者の高速性を利用し、互いの欠
点を相補するものである。以下に。

その特徴を記述する。

（１）エサキダイオードを駆動回路素子と負荷回路素子
に接続すると９図４図に示すように、論理振幅を大きく
することができる。

（２）出力論理レベルと人力論理レベルを整合するため
のレベルシフト回路を必要としない。すなわち疑似相補
型出力バッファ等も必要ない。従って。

論理回路全体が高速化される。また、出力段のレベルシ
フト回路は電力消費が大きくなり、高密度集積回路には
不利になる。

（３）全ての回路素子をディブレジョン型ＭＥＳＦＥＴ
で構成しても低い消費電力に抑えることができるので、
エンハンスメント型とディプレッション型が混在する場
合よりも製造工程を簡略化して集積回路を製作すること
ができる。

（４）単一電源で動作するので、高密度集積回路に適し
ている。

（５）入力段へのフィードバックが存在しないので。

ミラーキャパシタの増加による動作速度の低下はない。

ミラー効果として影響するゲート・ドレイン間の容量は
エサキダイオードを接続してもほとんど増加しないので
、高速動作になる。

（６）駆動回路素子、負荷回路素子およびエサキダイオ
ードの主材料として、ガリウム・ヒ素を使用できるので
、ｌ！造工程が簡略化される。

（７）電圧振幅を大きくするために、従来の重相補形回
路を用いると、トランジスタの数が多くなり集積回路パ
ターンも複雑になり、チップ面積も大になる。又、多段
になり速度も低下する。さらに。

この回路はインバータにしか使えないが９本発明の回路
はこれらの欠点を除き、他の論理動作回路へも応用でき
る。

（８）従来のＭＥＳＦ′ＥＴのスレショート電圧ｖｔｈ
の変化の許容量は０．１ボルト以下といわれているが、
第６図から明らかなように、提案する回路のｖｔｈの変
化の許容量はその数倍程度あり、イオンインプランテー
ションの制御が容易になり、製品の歩留りがよい。

（９）ガリウム・ヒ素のＭＥＳＦＥＴのショトキ−障壁
がＰＮ接合より作りやすい。

（１０）ＭＥ　Ｓ　Ｆ　Ｅ　Ｔのソース・ドレイン間は
自動伝導機構があるので高精度のゲートの位置合わせか
なくても最終目標に近いＦＥＴを製造することができる
。

（Ｉ１）本発明の論理回路のうちディプレッション型Ｍ
ＥＳＦＥＴを用いたものは最も構造が簡単であるので、
複雑なロジックを用いるよりも高速化。

電力消費、製造工程の簡略化等の利点も多い。

（１２）ガリウム・ヒ素論理回路のデバイス間の分離が
シリコンのそれより容易であるので集積回路の製造に有
利である。同じゲート幅の集積回路を製造するにはガリ
ウム・ヒ素の方がはるかに製造しやすいので、将来の歩
留りはガリウム・ヒ素がシリコンを抜くものと思われる
。

（１３）駆動回路素子と負荷回路素子にガリウム・ヒ素
を使用すると、ガリウム・ヒ素の基板寄生容量が小さい
のでシリコンよりも高速になる。さらに。

シリコンは基板寄生容量がガリウム・ヒ素より大きいの
で、コンピュータシュミュレーションの結果と実際に製
作した回路との動作速度に差異があるが、ガリウム・ヒ
素は基板寄生容量が小さいので、この差異が小さくなり
、最適設計が可能になる。

（１４）静的消費電力（直流消費電力）が少ない。

（１５）ガリウム・ヒ素の雑音指数は良好であり、誤動
作をする可能性が少ない。

（１６）ガリウム・ヒ素ＭＥ　Ｓ　Ｆ　Ｅ　Ｔの直流特
性も良い。ドレイン電流はシリコンの５倍から１０倍あ
り、伝達コンダクタンスもシリコンの５倍から１０倍で
ある。従って、電力利得もよく、高速動作をさせること
ができる。

（１７）本発明のガリウム・ヒ素を用いた集積回路の製
造工程はシリコンを用いた集積回路のそれに比べて少な
いので、ガリウム・ヒ素を用いて超高密度集積回路を製
造することができる。特に、光りソグラフィを用いると
、シリコンを用いたＭＯＳＦＥＴよりも高集積化が容易
である。

（１８）均一性の高いガリウム・ヒ素結晶の製造技術が
確立され、非常に高純度になり９価格も低下しているの
で、安価なチップを製作することができる。

（Ｉ９）エサキダイオードは常温で使用できる素子とし
て最も高速動作を行なう可能性がある。しかし。

それは２端子であり、３端子素子に比較して、パターン
の交差数が少ないので、パターン設計は容易である。

【図面の簡単な説明】

第１図はエサキダイオードの電圧・電流特性図。第２図はガリウム・ヒ素を用いて製作したＭＥＳＦＥＴ
　（金属半導体電界効果トランジスタ）の電気的特性、
第３図はエサキダイオードを用いた論理回路図、第４図
はエサキダイオードを用いない論理回路の人力・出力特
性曲線Ｐおよびエサキダイオードを用いた論理回路の入
力・出力特性曲線Ｑ、第５図は負荷回路素子として抵抗
を用いた場合の論理回路図、第６図はエサキダイオード
を用いた論理回路において、スレッシヨード電圧を一０
３ボルトから−０，７ボルトまで変えた場合の人力・出
力特性図、第７図は駆動回路素子を３個並列に接続して
構成したＮＯＲ論理回路に於いて。エサキダイオードを用いて改良した論理回路図。第８図は駆動回路素子を並列に接続して構成したＮＯＲ
論理回路に於いて、エサキダイオードを用いて改良し、
さらに、エサキダイオードを用いて改良した論理回路を
継続接続した論理回路図、第９図はエサキダイオードを
用いて改良した論理回路に、さらに、エサキダイオード
を用いて改良した論理回路を継続接続した論理回路図で
ある、ｌ・・駆動回路素子、２・・負荷回路素子、３・
・エサキダイオード、４φ・エサキダイオード。５・・寄生キャパシタ、６・・負荷抵抗、７・・駆動回
路素子、８・・駆動回路素子、９・・駆動回路素子、１
０・・駆動回路素子、１１・・駆動回路素子、１２・・
負荷回路素子、１３・・エサキダイオード、１４・・エ
サキダイオード、１５・・エサキダイオード、１６・・
寄生キャパシタ。１７・・駆動回路素子、１８・・負荷回路素子。１９・・エサキダイオード、２０・・エサキダイオード
、２１・・寄生キャパシタ出願人　　　赤　　松　　則　　男 −Ｒコ゛し５ −■ 第　　２　　Ｍドレイン雪圧−− 第　　３　　■ ２・・貴簡回路素子３、Φ・争エサキダイオード５・・寄生キャパシタ第　　４　　図Ｖ。第　　５　− ６・・食性抵抗第　　６　　図ｉ７．８．９．１Ｏ１１１・＋＋駆＃Ｊ回路譜子１２・・
負荷回路１子１３．１４．１５　・・エサキダイオード１６・・寄生
キ１′バンク第　　９　　図１７・・駆動回路妻子１８・・負荷回路素子１９．２０−・エサキダイオード２１・・寄生キャパシタ

Claims

【特許請求の範囲】

（１）能動回路素子を有する論理回路に於いて負荷回路
素子と駆動回路素子にエサキダイオードを接続して、論
理状態の変化の高速化と論理振幅の増加や導通・非導通
のスイッチング動作の高速化と電圧変化の増大を行なう
ことを特徴とする論理回路。
（２）駆動回路素子してＭＥＳＦＥＴ（金属半導体電界
効果トランジスタ）を用いて、エサキダイオードのカソ
ードをＭＥＳＦＥＴのドレインに接続し、エサキダイオ
ードのアノードをＭＥＳＦＥＴのソースに接続して駆動
電流を分流し、負荷回路素子にも並列にエサキダイオー
ドを接続して負荷電流を分流し、多値の論理状態の変化
の高速化と論理振幅の増加や導通・非導通のスイッチン
グ動作の高速化と電圧変化の増大を行なう特許請求の範
囲第（１）項記載の論理回路。
（３）駆動回路素子として自己整合技術により製作した
ＭＥＳＦＥＴを用いて、エサキダイオードのカソードを
ＭＥＳＦＥＴのドレインに接続し、エサキダイオードの
アノードをＭＥＳＦＥＴのソースに接続して駆動電流を
分流し、負荷回路素子にも並列にエサキダイオードを接
続して負荷電流を分流し、多値の論理状態の変化の高速
化と論理振幅の増加や導通・非導通のスイッチング動作
の高速化と電圧変化の増大を行なう特許請求の範囲第（
１）項記載の論理回路。
（４）駆動回路素子してＨＥＭＴ（高電子移動度トラン
ジスタ）を用いて、エサキダイオードのカソードをＨＥ
ＭＴのドレインに接続し、エサキダイオードのアノード
をＨＥＭＴのソースに接続して駆動電流を分流し、負荷
回路素子にも並列にエサキダイオードを接続して負荷電
流を分流し、多値の論理状態の変化の高速化と論理振幅
の増加や導通・非導通のスイッチング動作の高速化と電
圧変化の増大を行なう特許請求の範囲第（１）項記載の
論理回路。
（５）駆動回路素子してＨＢＴ（ヘテロ結合バイポーラ
トランジスタ）を用いて、エサキダイオードのカソード
をＭＢＴのコレクタに接続し、エサキダイオードのアノ
ードをＭＢＴのエミッタに接続して駆動電流を分流し、
負荷回路素子にも並列にエサキダイオードを接続して負
荷電流を分流し、多値の論理状態の変化の高速化と論理
振幅の増加や導通・非導通のスイッチング動作の高速化
と電圧変化の増大を行なう特許請求の範囲第（１）項記
載の論理回路。
（６）駆動回路素子してディプレッション型のＭＥＳＦ
ＥＴを用いて、エサキダイオードのカソードをＭＥＳＦ
ＥＴのドレインに接続し、エサキダイオードのアノード
をＭＥＳＦＥＴのソースに接続して駆動電流を分流し、
負荷回路素子にも並列にエサキダイオードを接続して負
荷電流を分流し、多値の論理状態の変化の高速化と論理
振幅の増加や導通・非導通のスイッチング動作の高速化
と電圧変化の増大を行なう特許請求の範囲第（１）項記
載の論理回路。
（７）駆動回路素子してエンハンスメント型のＭＥＳＦ
ＥＴを用いて、エサキダイオードのカソードをＭＥＳＦ
ＥＴのドレインに接続し、エサキダイオードのアノード
をＭＥＳＦＥＴのソースに接続して駆動電流を分流し、
負荷回路素子にも並列にエサキダイオードを接続して負
荷電流を分流し、多値の論理状態の変化の高速化と論理
振幅の増加や導通・非導通のスイッチング動作の高速化
と電圧変化の増大を行なう特許請求の範囲第（１）項記
載の論理回路。
（８）論理回路の負荷回路素子としてＭＥＳＦＥＴを用
いた特許請求の範囲第（１）項記載の論理回路。
（９）論理回路の負荷回路素子としてＨＥＭＴを用いた
特許請求の範囲第（１）項記載の論理回路。
（１０）論理回路の負荷回路素子としてＨＢＴを用いた
特許請求の範囲第（１）項記載の論理回路。
（１１）論理回路の負荷回路素子として非線形抵抗を用
いた特許請求の範囲第（１）項記載の論理回路。
（１２）論理回路の負荷回路素子として線形抵抗を用い
た特許請求の範囲第（１）項記載の論理回路。
（１３）論理回路の負荷回路素子として自己整合技術に
より製作したＭＥＳＦＥＴを使用した特許請求の範囲第
（１）項記載の論理回路。
（１４）エサキダイオードとしてガリウム・ヒ素エサキ
ダイオード、ゲルマニウムエサキダイオード、シリコン
エサキダイオードを用いた特許請求の範囲第（１）項記
載の論理回路。
（１５）論理回路の駆動回路素子を複数個並列に接続し
、各駆動素子を独立に導通・非導通動作をおこなわせた
特許請求の範囲第（１）項記載の論理回路。
（１６）論理回路の負荷回路素子を複数個並列に接続し
た特許請求の範囲第（１）項記載の論理回路。
（１７）論理回路の駆動回路素子を複数個直列に接続し
、各駆動素子を独立に導通・非導通動作をおこなわせた
特許請求の範囲第（１）項記載の論理回路。
（１８）論理回路の負荷回路素子を複数個直列に接続し
た特許請求の範囲第（１）項記載の論理回路。
（１９）能動回路素子を用いて多値の論理状態を実現し
たり、導通および非導通の動作をさせる場合にエサキダ
イオードを負荷回路素子と駆動回路素子に接続して、前
記の多値の論理状態の変化の高速化と論理振幅の増加や
導通・非導通のスイッチング動作の高速化と電圧変化の
増大を行なうことを特徴とする回路を複数個継続に接続
した特許請求の範囲第（１）項記載の論理回路。
（２０）能動回路素子を用いて多値の論理状態を実現し
たり、導通および非導通の動作をさせる場合にエサキダ
イオードを負荷回路素子に並列に接続して、前記の多値
の論理状態の変化の高速化と論理振幅の増加や導通・非
導通のスイッチング動作の高速化と電圧変化の増大を行
なう特許請求の範囲第（１）項記載の論理回路。
（２１）能動回路素子を用いて多値の論理状態を実現し
たり、導通および非導通の動作をさせる場合にエサキダ
イオードを駆動回路素子に並列に接続して、前記の多値
の論理状態の変化の高速化と論理振幅の増加や導通・非
導通のスイッチング動作の高速化と電圧変化の増大を行
なう特許請求の範囲第（１）項記載の論理回路。
（２２）能動回路素子を用いて多値の論理状態を実現し
たり、導通および非導通の動作をさせる場合にエサキダ
イオードを駆動回路素子と負荷回路素子に並列に接続し
て、前記の多値の論理状態の変化の高速化と論理振幅の
増加や導通・非導通のスイッチング動作の高速化と電圧
変化の増大を行なうことによりフリップフロップ動作を
させる特許請求の範囲第（１）項記載の論理回路。
（２３）能動回路素子を用いて多値の論理状態を実現し
たり、導通および非導通の動作をさせる場合にエサキダ
イオードを駆動回路素子と負荷回路素子に並列に接続し
て、前記の多値の論理状態の変化の高速化と論理振幅の
増加や導通・非導通のスイッチング動作の高速化と電圧
変化の増大を行なうことにより、信号を記憶する特許請
求の範囲第（１）項記載の論理回路。
（２４）能動回路素子を用いて多値の論理状態を実現し
たり、導通および非導通の動作をさせる場合にエサキダ
イオードを駆動回路素子と負荷回路素子に並列に接続し
て、前記の多値の論理状態の変化の高速化と論理振幅の
増加や導通・非導通のスイッチング動作の高速化と電圧
変化の増大を行なうことにより、記憶した信号を取り出
す特許請求の範囲第（１）項記載の論理回路。
（２５）能動回路素子を用いて多値の論理状態を実現し
たり、導通および非導通の動作をさせる場合にエサキダ
イオードを駆動回路素子と負荷回路素子に並列に接続し
て、前記の多値の論理状態の変化の高速化と論理振幅の
増加や導通・非導通のスイッチング動作の高速化と電圧
変化の増大を行なうことにより、信号を通過させたり、
信号を遮断させる特許請求の範囲第（１）項記載の論理
回路。
（２６）能動回路素子を用いて多値の論理状態を実現し
たり、導通および非導通の動作をさせる場合にエサキダ
イオードを駆動回路素子と負荷回路素子に並列に接続し
て、前記の多値の論理状態の変化の高速化と論理振幅の
増加や導通・非導通のスイッチング動作の高速化と電圧
変化の増大を行なうことにより、信号伝播のバッファ回
路とする特許請求の範囲第（１）項記載の論理回路。