JPS60236324A - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
- Publication number
- JPS60236324A JPS60236324A JP59092135A JP9213584A JPS60236324A JP S60236324 A JPS60236324 A JP S60236324A JP 59092135 A JP59092135 A JP 59092135A JP 9213584 A JP9213584 A JP 9213584A JP S60236324 A JPS60236324 A JP S60236324A
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- JP
- Japan
- Prior art keywords
- circuit
- voltage
- reference voltage
- power supply
- vdd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
- H03K19/09436—Source coupled field-effect logic [SCFL]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はソース結合型ＦＥＴ論理回路（以後、５ＣＦＬ
回路と称する）及び基準電圧発生回路に関するものであ
る。
回路と称する）及び基準電圧発生回路に関するものであ
る。
この種の半導体論理集積回路では５ＣＦＬ回路の入力信
号電圧に対して、入力電圧振幅のはソ中心値に対応する
基準電圧が必要である。入力電圧は基準電圧と比較され
て５ＣＦＬ回路の論理出力が決定される・もし、基準電
圧が入力の高レベル電圧と入力の低レベル電圧との中間
の値からずれてくると論理出力電圧の立上り時と立下シ
時で遅延時間が異なる場合が生じて、不都合である。し
かしながら、従来の半導体論理集積回路では基準電圧は
電源電圧を抵抗分割などして作るか、又は独立した電源
で供給するなどして与えられていたので、入力電圧の高
レベル値及び低レベル値の変動に対して、これらを補償
して中心値を保つような動作はしなかった。従って、製
造プロセメの変動中電源変動によって基準電圧が中心値
からずれて遅延時間の不揃いが生じたシ、場合によって
は基準電圧が高レベル値から低レベル値の間に入らずに
その範囲外に出てしまって動作不能になるような欠点が
あった。
号電圧に対して、入力電圧振幅のはソ中心値に対応する
基準電圧が必要である。入力電圧は基準電圧と比較され
て５ＣＦＬ回路の論理出力が決定される・もし、基準電
圧が入力の高レベル電圧と入力の低レベル電圧との中間
の値からずれてくると論理出力電圧の立上り時と立下シ
時で遅延時間が異なる場合が生じて、不都合である。し
かしながら、従来の半導体論理集積回路では基準電圧は
電源電圧を抵抗分割などして作るか、又は独立した電源
で供給するなどして与えられていたので、入力電圧の高
レベル値及び低レベル値の変動に対して、これらを補償
して中心値を保つような動作はしなかった。従って、製
造プロセメの変動中電源変動によって基準電圧が中心値
からずれて遅延時間の不揃いが生じたシ、場合によって
は基準電圧が高レベル値から低レベル値の間に入らずに
その範囲外に出てしまって動作不能になるような欠点が
あった。
本発明の目的は、５ＣＦＬ回路の出力端子と電源との間
をダイオードでクランプすることによって５ＣＦＬ回路
の論理出力の低レベル電圧を規定すると共に（高レベル
電圧は電源電圧で規定されている）、同じ製造工程で作
られたダイオードを用いて基準電圧を発生させることに
よって製造プロセスや電源電圧の変動によって生じる論
理出力の高レベル電圧及び低レベル電圧の変動に対して
基準電圧を追従させ、常に中心値を保持させることによ
り動作の安定を補償し、かつ歩留シの高い半導体論理集
積回路を提供することにある・〔発明の構成〕 本発明は電源と正論理出力端子との間及び電源と負論理
出力端子との間をそれぞれクランプするためにそれぞれ
に２％個のダイオードが直列接続された第１のソース結
合Ｗ ＦＥ’ｌ’論理回路と、前記ソース結合型ＦＥＴ
論理回路の正又は負の論理出力端子の出力電圧のレベル
をシフトする第１のレベルシック回路と、同一極性方向
に直列接続されたｎ個のダイオードの一端が前記電源に
、他端が電流源に接続され、前記電流源とダイオードの
接続点を出力端子とする基準電圧発生回路と、前記基準
電圧発生回路の出力を入力とする第２のレベルシック回
路と、前記第１のレベルシック回路の出力を第１の入力
とし、前記第２のレベルシック回路の出力を基準電圧入
力、即ち、第２の入力とする第２のソース結合型ＦＥＴ
論理回路とを有することを特徴とする半導体論理集積回
路である。
をダイオードでクランプすることによって５ＣＦＬ回路
の論理出力の低レベル電圧を規定すると共に（高レベル
電圧は電源電圧で規定されている）、同じ製造工程で作
られたダイオードを用いて基準電圧を発生させることに
よって製造プロセスや電源電圧の変動によって生じる論
理出力の高レベル電圧及び低レベル電圧の変動に対して
基準電圧を追従させ、常に中心値を保持させることによ
り動作の安定を補償し、かつ歩留シの高い半導体論理集
積回路を提供することにある・〔発明の構成〕 本発明は電源と正論理出力端子との間及び電源と負論理
出力端子との間をそれぞれクランプするためにそれぞれ
に２％個のダイオードが直列接続された第１のソース結
合Ｗ ＦＥ’ｌ’論理回路と、前記ソース結合型ＦＥＴ
論理回路の正又は負の論理出力端子の出力電圧のレベル
をシフトする第１のレベルシック回路と、同一極性方向
に直列接続されたｎ個のダイオードの一端が前記電源に
、他端が電流源に接続され、前記電流源とダイオードの
接続点を出力端子とする基準電圧発生回路と、前記基準
電圧発生回路の出力を入力とする第２のレベルシック回
路と、前記第１のレベルシック回路の出力を第１の入力
とし、前記第２のレベルシック回路の出力を基準電圧入
力、即ち、第２の入力とする第２のソース結合型ＦＥＴ
論理回路とを有することを特徴とする半導体論理集積回
路である。
以下に図によって詳細に説明する。
第１図は従来の半導体論理集積回路の一例を示ｔ、＊も
ｏでｓる。負荷素子１０．１１及びＦＥＴ ２０ 、２
１及び電流源□□□より成る第１５ＣＦＬ回路のＦＥＴ
２０には入力端子３よシ論理入力信号電圧を印加し、奮
２１のゲート電極には回路節点６から基準電圧が印加さ
れる。回路節点６には抵抗素子１４と抵抗素子１５とに
よって端子１に供給される電源電圧を分割した電圧が現
われ、この電圧が基準電圧になる。
ｏでｓる。負荷素子１０．１１及びＦＥＴ ２０ 、２
１及び電流源□□□より成る第１５ＣＦＬ回路のＦＥＴ
２０には入力端子３よシ論理入力信号電圧を印加し、奮
２１のゲート電極には回路節点６から基準電圧が印加さ
れる。回路節点６には抵抗素子１４と抵抗素子１５とに
よって端子１に供給される電源電圧を分割した電圧が現
われ、この電圧が基準電圧になる。
論理入力信号電圧は基準電圧と比較され、もし論理入力
信号電圧が基準電圧よりも高い場合には回路節点７の電
圧は高レベル値を示し、逆の場合は低レベル値を示す。
信号電圧が基準電圧よりも高い場合には回路節点７の電
圧は高レベル値を示し、逆の場合は低レベル値を示す。
回路節点７の電圧はレベルシック４０を通って第２の５
ＣＦＬ回路のゲート電極に印加され、第１の５ＣＦＬ回
路と同様に回路節点６の電圧、即ち基準電圧と比較され
てもし基準電圧より高ければ出力端子４には低レベル値
論理出力、出力端子５には高レベル値論理出力が出力さ
れ、逆の場合には出力端子４には高レベル値論理出力、
出力端子５には低レベル値論理出力が出力される。
ＣＦＬ回路のゲート電極に印加され、第１の５ＣＦＬ回
路と同様に回路節点６の電圧、即ち基準電圧と比較され
てもし基準電圧より高ければ出力端子４には低レベル値
論理出力、出力端子５には高レベル値論理出力が出力さ
れ、逆の場合には出力端子４には高レベル値論理出力、
出力端子５には低レベル値論理出力が出力される。
なお、第２の５ＣＦＬ回路は負荷素子１２ 、１３とＦ
ＥＴｎ、２３と電流源３１とから構成されている。更に
、第１、第２の５ＣＦＬ回路に電源線１及び２から電力
が供給されている。しかしながら、この従来の半導体論
理集積回路では製造ブ買セスなどの変動により回路節点
７の低レベル値電圧や回路節点６の電圧、即ち基準電圧
が関連性なく変動し、充分正確な論理比較ができないと
いう欠点があった。
ＥＴｎ、２３と電流源３１とから構成されている。更に
、第１、第２の５ＣＦＬ回路に電源線１及び２から電力
が供給されている。しかしながら、この従来の半導体論
理集積回路では製造ブ買セスなどの変動により回路節点
７の低レベル値電圧や回路節点６の電圧、即ち基準電圧
が関連性なく変動し、充分正確な論理比較ができないと
いう欠点があった。
その理由はこれらの電圧を規定する素子が異なった素子
で作られているためである。即ち、基準電圧は抵抗素子
′１４と１５とによる電圧分割で作られておシ、回路節
点７の電圧は負荷素子１０ 、１１及び篇２０ 、２１
及び電流源（資）の全てに係っている理由によるもので
ある。ま九°、同様な理由から端子１及び端子２に印加
される電源電圧の変動に対してもその結果生ずる回路節
点７の電圧変動に対して基準電圧は充分に追従できず、
充分正確な論理比較ができないという欠点があったので
ある。
で作られているためである。即ち、基準電圧は抵抗素子
′１４と１５とによる電圧分割で作られておシ、回路節
点７の電圧は負荷素子１０ 、１１及び篇２０ 、２１
及び電流源（資）の全てに係っている理由によるもので
ある。ま九°、同様な理由から端子１及び端子２に印加
される電源電圧の変動に対してもその結果生ずる回路節
点７の電圧変動に対して基準電圧は充分に追従できず、
充分正確な論理比較ができないという欠点があったので
ある。
第２図は本発明による半導体論理集積回路の実施例であ
る。第１の８ＣＦＬ回路の負荷素子ＩＯ１負荷素子１１
にはそれぞれ２ｓ個のダイオードが直列接続されたグル
ープ１０Ｇ及びグループ１０１が並列に接続され、同様
に第２の５ＣＦＬ回路の負荷素子校、負荷素子１３には
それぞれ２ｓ個のダイオードをもつグループ１０２及び
グループ１０３が並列に接続されている。このような接
続によって各５ＣＦＬ回路の論理出力信号電圧の低レベ
ル値Ｖ。Ｌはダイオードの障壁電圧をΦ。とすると ＶＯＬ ＝ ＶＤＤ ２ｓΦＤ（１） となる。こ＼で、ｖＤＤは端子１．２に印加される電源
電圧である０式（１）で決まるＶ。Ｌは５ＣＦＬ回路が
１よりも大きい電圧利得を持つ限シ成立する。従って、
この時負荷素子１０ 、１１ （又は１２．１３）、Ｐ
ＥＴ２Ｏ、２１（又は２２ 、２３ ）、電流源３０（
又は３１）が製造プロセスの変動により変動しても関係
な（ｖＯＬは式（１）で決まる。なお、論理出力信号電
圧の高レベル値Ｖ。Ｈは常に ｖＯＲ＝ ＶＤＤ （２） である。一方において、基準電圧はｎ個のダイオードが
直列に接続されたグループ２００と電流源３２によって
発生される０回路節点８に現われる基準電圧ＶＲＥＦは
電流源３２の変動に拘らず、ＶＩＩＩＣＦ ＝ｖＤＤ
”Ｄ （３）となる。式（１） 、 （２） 、 （３
）から分るように基準電圧４いがＶＤＤ ＋Φゎの変動
に拘らず、つねに中間電位（ｖｏＩＮ＋ｖｏＬ）／２を
とることができる。
る。第１の８ＣＦＬ回路の負荷素子ＩＯ１負荷素子１１
にはそれぞれ２ｓ個のダイオードが直列接続されたグル
ープ１０Ｇ及びグループ１０１が並列に接続され、同様
に第２の５ＣＦＬ回路の負荷素子校、負荷素子１３には
それぞれ２ｓ個のダイオードをもつグループ１０２及び
グループ１０３が並列に接続されている。このような接
続によって各５ＣＦＬ回路の論理出力信号電圧の低レベ
ル値Ｖ。Ｌはダイオードの障壁電圧をΦ。とすると ＶＯＬ ＝ ＶＤＤ ２ｓΦＤ（１） となる。こ＼で、ｖＤＤは端子１．２に印加される電源
電圧である０式（１）で決まるＶ。Ｌは５ＣＦＬ回路が
１よりも大きい電圧利得を持つ限シ成立する。従って、
この時負荷素子１０ 、１１ （又は１２．１３）、Ｐ
ＥＴ２Ｏ、２１（又は２２ 、２３ ）、電流源３０（
又は３１）が製造プロセスの変動により変動しても関係
な（ｖＯＬは式（１）で決まる。なお、論理出力信号電
圧の高レベル値Ｖ。Ｈは常に ｖＯＲ＝ ＶＤＤ （２） である。一方において、基準電圧はｎ個のダイオードが
直列に接続されたグループ２００と電流源３２によって
発生される０回路節点８に現われる基準電圧ＶＲＥＦは
電流源３２の変動に拘らず、ＶＩＩＩＣＦ ＝ｖＤＤ
”Ｄ （３）となる。式（１） 、 （２） 、 （３
）から分るように基準電圧４いがＶＤＤ ＋Φゎの変動
に拘らず、つねに中間電位（ｖｏＩＮ＋ｖｏＬ）／２を
とることができる。
以上の説明から明らかなとおり、本発明によれば製造プ
ロセス及び電源電圧の変動があっても基準電圧はつねに
論理振幅の中間電位をとることができるので動作マージ
ンが広く、立上り時及び立下シ時の遅延時間のばらつき
の少ない高性能な半導体論理集積回路を得ることができ
る効果を有するものである。
ロセス及び電源電圧の変動があっても基準電圧はつねに
論理振幅の中間電位をとることができるので動作マージ
ンが広く、立上り時及び立下シ時の遅延時間のばらつき
の少ない高性能な半導体論理集積回路を得ることができ
る効果を有するものである。
第１図は従来の半導体論理集積回路の一例を示す図、第
２図は本発明による半導体論理集積回路の一実施例を示
す図である。 １．２・・・電源端子、３・・・入力端子、４．５・・
・出力端子、ｔｏ 、 ｉｉ・・・第１の５ＣＦＬ回路
の負荷素子、１２ 、１３・・・第２の５ＣＦＬ回路の
負荷素子、２０，２１，２２，２３・・・蒲、３Ｇ、３
１．３２−・・電流源、４０．４１・・・レベルシック
回路、１００、１０１ 、１０２．１０３・・・２ｓ個
のダイオードが直列接続されたグループ、２００・・・
ｎ個のダイオードが直列接続されたグループ 特許出願人 日本電気株式会社
２図は本発明による半導体論理集積回路の一実施例を示
す図である。 １．２・・・電源端子、３・・・入力端子、４．５・・
・出力端子、ｔｏ 、 ｉｉ・・・第１の５ＣＦＬ回路
の負荷素子、１２ 、１３・・・第２の５ＣＦＬ回路の
負荷素子、２０，２１，２２，２３・・・蒲、３Ｇ、３
１．３２−・・電流源、４０．４１・・・レベルシック
回路、１００、１０１ 、１０２．１０３・・・２ｓ個
のダイオードが直列接続されたグループ、２００・・・
ｎ個のダイオードが直列接続されたグループ 特許出願人 日本電気株式会社
Claims (1)
- （１）電源と正論理出力端子との間及び電源と負論理出
力端子との間をそれぞれクランプするためにそれぞれに
２ｎ個のダイオードが直列接続された第１のソース結合
型開論理回路と、前記ソース結合型ＦＥＴ論理回路の正
又は負の論理出力端子の出力電圧のレベルをシフトする
第１のレベルシフタ回路と、同一極性方向に直列接続さ
れたｎ個のダイオードの一端が前記電源に、他端が電流
源に接続され、前記電流源とダイオードとの接続点を出
力端子とする基準電圧発生回路と、前記基準電圧発生回
路の出力を入力とする第２のレベルシフタ回路と、前記
第１のレベルシック回路の出力を第１の入力とし、前記
第２のレベルシック回路の出力を基準電圧入力、即ち、
第２の入力とする第２のソース結合型Ｆ訂論理回路とを
有することを特徴とする半導体論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092135A JPS60236324A (ja) | 1984-05-09 | 1984-05-09 | 半導体論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092135A JPS60236324A (ja) | 1984-05-09 | 1984-05-09 | 半導体論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236324A true JPS60236324A (ja) | 1985-11-25 |
Family
ID=14045984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092135A Pending JPS60236324A (ja) | 1984-05-09 | 1984-05-09 | 半導体論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236324A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0203705A2 (en) * | 1985-04-26 | 1986-12-03 | TriQuint Semiconductor, Inc. | Gallium arsenide differential amplifier with closed loop bias stabilization |
| JPH06188718A (ja) * | 1992-12-15 | 1994-07-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| EP0810734A2 (en) * | 1996-05-31 | 1997-12-03 | Ebrahim Bushehri | A loading arrangement for a logic gate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5623030A (en) * | 1979-08-02 | 1981-03-04 | Nec Corp | Reference voltage generating circuit for cml circuit |
| JPS5769932A (en) * | 1980-10-21 | 1982-04-30 | Nec Corp | Current switching type logical circuit |
-
1984
- 1984-05-09 JP JP59092135A patent/JPS60236324A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5623030A (en) * | 1979-08-02 | 1981-03-04 | Nec Corp | Reference voltage generating circuit for cml circuit |
| JPS5769932A (en) * | 1980-10-21 | 1982-04-30 | Nec Corp | Current switching type logical circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0203705A2 (en) * | 1985-04-26 | 1986-12-03 | TriQuint Semiconductor, Inc. | Gallium arsenide differential amplifier with closed loop bias stabilization |
| JPH06188718A (ja) * | 1992-12-15 | 1994-07-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| EP0810734A2 (en) * | 1996-05-31 | 1997-12-03 | Ebrahim Bushehri | A loading arrangement for a logic gate |
| EP0810734A3 (en) * | 1996-05-31 | 1999-05-06 | Ebrahim Bushehri | A loading arrangement for a logic gate |
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