JPS5939118A - コンパレ−タ回路 - Google Patents
コンパレ−タ回路Info
- Publication number
- JPS5939118A JPS5939118A JP14957482A JP14957482A JPS5939118A JP S5939118 A JPS5939118 A JP S5939118A JP 14957482 A JP14957482 A JP 14957482A JP 14957482 A JP14957482 A JP 14957482A JP S5939118 A JPS5939118 A JP S5939118A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- terminal
- output
- conductive
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、正及び負の電圧範囲の二つの信号比較入力に
対して、その比較出力の一方の電位を任意に設定できる
コンパレータ回路に関する。
対して、その比較出力の一方の電位を任意に設定できる
コンパレータ回路に関する。
従来の回路の一例を第１図に示す。コン７くレータαは
、二電源式コンパレータ回路であり、端子ｄに正の電源
（Ｖｃｃル端子ｅに負の電源を接続すルモのとする。コ
ンパレータαの出力端子Ｃの電位は正電位あるいは負電
位の比較出力となる。入力端子ａａｂの比較電位は共に
負及び正の電圧範囲を扱う事ができ、その出力を零と正
電位の二値信号（四シック信号等）を発生させる回路を
構成する場合、出力端子ｃ１ の後段にダイオードβを
挿入して負の電位をリミットする方式がよく用いられて
いた。しかしこの回路の欠点は端子Ｃからみて電流の吸
い込みを殆んど持たない事があげられる。つまり、第２
図のような電流供給素子３が接続されている負荷２が出
力端子ｃＪこ接続されると、出力端子Ｃが零であるべき
時、負荷２に流れる電流工による電圧降下によりある電
位を生じる結果となる。さらに、出力端子Ｃの比較出力
は二値に限られるか、そのどちらか一方の電位を可変に
する事は不可能である。
、二電源式コンパレータ回路であり、端子ｄに正の電源
（Ｖｃｃル端子ｅに負の電源を接続すルモのとする。コ
ンパレータαの出力端子Ｃの電位は正電位あるいは負電
位の比較出力となる。入力端子ａａｂの比較電位は共に
負及び正の電圧範囲を扱う事ができ、その出力を零と正
電位の二値信号（四シック信号等）を発生させる回路を
構成する場合、出力端子ｃ１ の後段にダイオードβを
挿入して負の電位をリミットする方式がよく用いられて
いた。しかしこの回路の欠点は端子Ｃからみて電流の吸
い込みを殆んど持たない事があげられる。つまり、第２
図のような電流供給素子３が接続されている負荷２が出
力端子ｃＪこ接続されると、出力端子Ｃが零であるべき
時、負荷２に流れる電流工による電圧降下によりある電
位を生じる結果となる。さらに、出力端子Ｃの比較出力
は二値に限られるか、そのどちらか一方の電位を可変に
する事は不可能である。
本発明の目的は、上述の欠点を除去するべく。
コンパレーターの差動入力端子は正及び負の電圧値を取
り扱う事ができ、且つその比較出力の２値信号のうち一
方の電位を任意に設定でき、さらに負荷の形式に依らな
い事を特徴とするコンパレ−夕回路を提供しようとする
ものである。
り扱う事ができ、且つその比較出力の２値信号のうち一
方の電位を任意に設定でき、さらに負荷の形式に依らな
い事を特徴とするコンパレ−夕回路を提供しようとする
ものである。
第３図は本発明の実施例を示すものである。出力端子ｉ
に対し、同相入力端子はｇ、逆相入力端子はｆである。
に対し、同相入力端子はｇ、逆相入力端子はｆである。
また、二電源式コンパレータ回路であるので正電圧Ｖｃ
ｃ及び負電圧−Ｖｃｃをそれぞれ端子１１ 、端子几に
供給するものとする。さて回路動作を順次説明する。ま
ず抵抗１４とダイオード１３によって、トランジスタ５
，６．７のコレクタに流れる電流値がそれぞれ決定され
る。つまりトランジスタ５・６，７は電流供給源となっ
ている。伺、抵抗１２は、トランジスタ５のコレクタ電
流制限用である。さらにこの回路は、トランジスタｌ
５ ｈ １６及び１７．さらにダイオード４ζこよって
差動構成をとっており、その差動出力端子がｌ ｒ ｍ
とからなる差動出力ブロック（と出力回路ブロック■と
からなっている。いま、同相入力端子ｇの電位（Ｖｇ）
が逆相入力端子ｆの電位（Ｖｆ）より高いとすると、ト
ランジスタ８は導通状態、トランジスタ９は遮断状態き
なって、トランジスタＱｌを導通状態にし、出力端子ｉ
の電位（Ｖｉ）は正（Ｖｃ ｃ ） となる。この時
、トランジスタＱ２は連断状態である。逆にＶｇがＶｆ
より低いとするとトランジスタ８は辿断状態、トランジ
スタ９は導通状態きなって、ダイオードＪ８に電流を流
す。ダイオード１８とトランジスタＪ、０は電流ミラー
構成となっており、トランジスタ１０は導通ずる。従っ
てトランジスタｊ１．トランジスタＱ２も導通状態とな
り、Ｖｉ は端子ｊＯ）１￥Ｌ位とほぼ一致する。この
時、トランジスタＱ １が趨断状態となることは明らか
である。なお差動増幅器（ブロックＩ〕の非反転出力は
ｌであり反転出力はＩｌｌである小を注記しておく。
ｃ及び負電圧−Ｖｃｃをそれぞれ端子１１ 、端子几に
供給するものとする。さて回路動作を順次説明する。ま
ず抵抗１４とダイオード１３によって、トランジスタ５
，６．７のコレクタに流れる電流値がそれぞれ決定され
る。つまりトランジスタ５・６，７は電流供給源となっ
ている。伺、抵抗１２は、トランジスタ５のコレクタ電
流制限用である。さらにこの回路は、トランジスタｌ
５ ｈ １６及び１７．さらにダイオード４ζこよって
差動構成をとっており、その差動出力端子がｌ ｒ ｍ
とからなる差動出力ブロック（と出力回路ブロック■と
からなっている。いま、同相入力端子ｇの電位（Ｖｇ）
が逆相入力端子ｆの電位（Ｖｆ）より高いとすると、ト
ランジスタ８は導通状態、トランジスタ９は遮断状態き
なって、トランジスタＱｌを導通状態にし、出力端子ｉ
の電位（Ｖｉ）は正（Ｖｃ ｃ ） となる。この時
、トランジスタＱ２は連断状態である。逆にＶｇがＶｆ
より低いとするとトランジスタ８は辿断状態、トランジ
スタ９は導通状態きなって、ダイオードＪ８に電流を流
す。ダイオード１８とトランジスタＪ、０は電流ミラー
構成となっており、トランジスタ１０は導通ずる。従っ
てトランジスタｊ１．トランジスタＱ２も導通状態とな
り、Ｖｉ は端子ｊＯ）１￥Ｌ位とほぼ一致する。この
時、トランジスタＱ １が趨断状態となることは明らか
である。なお差動増幅器（ブロックＩ〕の非反転出力は
ｌであり反転出力はＩｌｌである小を注記しておく。
さ゛Ｃ１第２図での説明と同様に電流供給素子Ｊ９と負
荷２０が接続された第４図の回路において。
荷２０が接続された第４図の回路において。
端子ｉと端子１１が接続されたときであるが、この場合
、トランジスタＱ２の吸い込む電流量が大であれば、電
流供給素子１９から供給される電流Ｉを全て、吸い込む
事が可能である。これは、トランジスタＱ２のベース電
流蓋ｂ によって決定される。
、トランジスタＱ２の吸い込む電流量が大であれば、電
流供給素子１９から供給される電流Ｉを全て、吸い込む
事が可能である。これは、トランジスタＱ２のベース電
流蓋ｂ によって決定される。
第６図は、第２図の回路を＊施した場合の入力電圧ｖｇ
・Ｖｆ （第５図）に対するＶｉ の波形である。端
子ｇ、ｆに第５図のような入力波形を供給し。
・Ｖｆ （第５図）に対するＶｉ の波形である。端
子ｇ、ｆに第５図のような入力波形を供給し。
端子ｊに−Ｖｊなる電位を供給した場合のＶｉ の出力
波形が第６図のようｔこなる。
波形が第６図のようｔこなる。
本発明ζこよれば、二電源式コンパレーターの差動入力
端子は、正及び負の比較電圧を取り扱う事ができ、且つ
その比較出力の二値信号のうち一方の電圧を任意の電圧
に設定でき、さらに電流の吸い込み能力も所持している
ため、負荷にＴＴＬ入力他、［流供給素子が接続されて
も、設定電圧に変化がないという効果が得られる。
端子は、正及び負の比較電圧を取り扱う事ができ、且つ
その比較出力の二値信号のうち一方の電圧を任意の電圧
に設定でき、さらに電流の吸い込み能力も所持している
ため、負荷にＴＴＬ入力他、［流供給素子が接続されて
も、設定電圧に変化がないという効果が得られる。
本発明は、アナ四グーディジタル変換分ＦＲ１こ多くの
応用性をもっている。
応用性をもっている。
第１図および１ｇ２図は、従来技術を説明するための回
路図、第３図および第４図は、本発明の実施例を示す回
路図、第５図および第６図は本発明のコンパレータ回路
の入力電圧波形に対する出力電圧波形を示す線図である
。 ４：ダイオード、５〜１１；）ランジスタ。 １２；抵抗、β：ダイオード、、１４：抵抗、１５〜１
７；トランジスタ、１８；ダイオード。 １９；電流供給素子、２０：負荷、ｆ；逆相入力端子、
ｇ；同相入力端子、ｈ：正の電圧電源接続端子、１；出
力端子、ｊ；コンパレータ出力設定電圧端子、几；負の
電圧電源接続端子。
路図、第３図および第４図は、本発明の実施例を示す回
路図、第５図および第６図は本発明のコンパレータ回路
の入力電圧波形に対する出力電圧波形を示す線図である
。 ４：ダイオード、５〜１１；）ランジスタ。 １２；抵抗、β：ダイオード、、１４：抵抗、１５〜１
７；トランジスタ、１８；ダイオード。 １９；電流供給素子、２０：負荷、ｆ；逆相入力端子、
ｇ；同相入力端子、ｈ：正の電圧電源接続端子、１；出
力端子、ｊ；コンパレータ出力設定電圧端子、几；負の
電圧電源接続端子。
Claims (1)
- 【特許請求の範囲】 ｘ）ｇｌのトランジスタのコレクタに第１の電源を供給
し、該トランジスタのエミッタと第２のトランジスタの
コレクタを接続し、該トランジスタのエミッタに一定電
圧値を有する節点に接続し。 第１の電源と該第１の電源と逆極性の第２の電源を接続
した差動増幅器の非反転出力と反転出力をそれぞれ両ト
ランジスタのペースに接続することＩｃ 、Ｊ： リｇ
ｌのトランジスタのエミッタを出力端子としてなるこ
とを特徴とするコン７くレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14957482A JPS5939118A (ja) | 1982-08-28 | 1982-08-28 | コンパレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14957482A JPS5939118A (ja) | 1982-08-28 | 1982-08-28 | コンパレ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5939118A true JPS5939118A (ja) | 1984-03-03 |
Family
ID=15478162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14957482A Pending JPS5939118A (ja) | 1982-08-28 | 1982-08-28 | コンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939118A (ja) |
-
1982
- 1982-08-28 JP JP14957482A patent/JPS5939118A/ja active Pending
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