JP2669435B2 - 単一チップ型レシーバ回路 - Google Patents
単一チップ型レシーバ回路Info
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- JP2669435B2 JP2669435B2 JP63119425A JP11942588A JP2669435B2 JP 2669435 B2 JP2669435 B2 JP 2669435B2 JP 63119425 A JP63119425 A JP 63119425A JP 11942588 A JP11942588 A JP 11942588A JP 2669435 B2 JP2669435 B2 JP 2669435B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 この発明は、集積回路技術に関するものであり、特
に、ミリボルトの範囲内のアナログ信号を処理する集積
回路に関するものである。
に、ミリボルトの範囲内のアナログ信号を処理する集積
回路に関するものである。
B.従来技術 レシーバ回路を使って通信ネットワークから電気信号
の形で情報を抽出することについては、従来技術で充分
に記載されている。このようなレシーバ回路は、カード
上に設けた個別部品、または単一チップ上に設けた集積
部品として利用することができる。これらの回路の集積
型のものは、その他の理由もあるが、単一チップの方が
カードよりも占めるスペースがずっと小さいことによ
り、非集積型のものより好ましい。
の形で情報を抽出することについては、従来技術で充分
に記載されている。このようなレシーバ回路は、カード
上に設けた個別部品、または単一チップ上に設けた集積
部品として利用することができる。これらの回路の集積
型のものは、その他の理由もあるが、単一チップの方が
カードよりも占めるスペースがずっと小さいことによ
り、非集積型のものより好ましい。
単一チップ型レシーバは多くの点で好ましいが、特別
の独特の解決策を必要とするいくつかの技術的問題があ
る。これらの問題は、チップが使用される環境の結果生
じることが多い。チップを、ディジタル信号の処理に使
用する場合は、CMOSなど純粋なディジタル法がその製造
に使用できるため、問題は極めて少ない。しかし、チッ
プを混合信号（アナログとディジタル）の処理に使用す
る場合、単一チップ上でアナログとディジタルの両機能
を実現するために、CMOS等のディジタル部品とディジタ
ル処理技術をいかに使用するかの問題が生じる。
の独特の解決策を必要とするいくつかの技術的問題があ
る。これらの問題は、チップが使用される環境の結果生
じることが多い。チップを、ディジタル信号の処理に使
用する場合は、CMOSなど純粋なディジタル法がその製造
に使用できるため、問題は極めて少ない。しかし、チッ
プを混合信号（アナログとディジタル）の処理に使用す
る場合、単一チップ上でアナログとディジタルの両機能
を実現するために、CMOS等のディジタル部品とディジタ
ル処理技術をいかに使用するかの問題が生じる。
処理すべき信号がミリボルトの範囲内である環境はい
くつか存在する。後述するように、このような小さい信
号は、集積チップをこのような環境で使用するように設
計する場合、注意しなければならない問題がさらにいく
つかある。したがって、問題は、単一チップ上にアナロ
グおよびディジタル機能を実現するだけでなく、ミリボ
ルトの範囲内の信号を処理することにもなる。このよう
な小さい信号が主に処理される環境には、IEEE802.5委
員会が採用したローカル・エリア・ネットワーク（IEEE
標準トークン・リングANSI/IEEE標準8802/2および５、1
985年）がある。このネットワークの詳細は同基準に記
載されており、それをこの明細書に参照として引用す
る。
くつか存在する。後述するように、このような小さい信
号は、集積チップをこのような環境で使用するように設
計する場合、注意しなければならない問題がさらにいく
つかある。したがって、問題は、単一チップ上にアナロ
グおよびディジタル機能を実現するだけでなく、ミリボ
ルトの範囲内の信号を処理することにもなる。このよう
な小さい信号が主に処理される環境には、IEEE802.5委
員会が採用したローカル・エリア・ネットワーク（IEEE
標準トークン・リングANSI/IEEE標準8802/2および５、1
985年）がある。このネットワークの詳細は同基準に記
載されており、それをこの明細書に参照として引用す
る。
レシーバ回路を雑音の多い環境で使用できるように単
一チップを設計する場合、設計者にとって別の問題が生
じる。シュミット・トリガにより与えられるヒステリシ
スを用いて、レシーバ回路をノイズの影響を受けないよ
うにすることは、周知の方法である。基本的に、ヒステ
リシス現象は、シミュミット・トリガによるものでも、
他の種類の電気回路によるものでも、出力信号の切換点
を設定する。ヒステリシス現象は周知のものであるが、
混合機能（アナログとディジタル）を持つ単一チップで
これを実施する方法が問題である。従来技術では、抵
抗、ラムダ・ダイオードおよび外来性の工程により、ヒ
ステリシス特性を導入している。従来技術はすべて、チ
ップの全体のコストを増大させるものである。
一チップを設計する場合、設計者にとって別の問題が生
じる。シュミット・トリガにより与えられるヒステリシ
スを用いて、レシーバ回路をノイズの影響を受けないよ
うにすることは、周知の方法である。基本的に、ヒステ
リシス現象は、シミュミット・トリガによるものでも、
他の種類の電気回路によるものでも、出力信号の切換点
を設定する。ヒステリシス現象は周知のものであるが、
混合機能（アナログとディジタル）を持つ単一チップで
これを実施する方法が問題である。従来技術では、抵
抗、ラムダ・ダイオードおよび外来性の工程により、ヒ
ステリシス特性を導入している。従来技術はすべて、チ
ップの全体のコストを増大させるものである。
C.発明が解決しようとする問題点 この発明の主目的は、従来可能であったレシーバ回路
より効率の高いレシーバ回路を提供することにある。
より効率の高いレシーバ回路を提供することにある。
この発明の他の目的は、ディジタルCMOS法を用いてチ
ップ上の他の回路と容易に集積が可能なレシーバ回路を
提供することにある。
ップ上の他の回路と容易に集積が可能なレシーバ回路を
提供することにある。
D.問題点を解決するための手段 レシーバ回路は、基板端子が能動ノードに接続された
４端子FETデバイスを含む。能動ノードの電圧が変化す
ると、FETのしきい電圧（VT）の値も変化する。可変の
しきい電圧を用いて、レシーバ回路の切換点（ヒステリ
シス）を設定する。
４端子FETデバイスを含む。能動ノードの電圧が変化す
ると、FETのしきい電圧（VT）の値も変化する。可変の
しきい電圧を用いて、レシーバ回路の切換点（ヒステリ
シス）を設定する。
さらに具体的に述べると、直列接続された一対のFET
デバイスから構成した分圧回路の分圧点に交流入力信号
を印加すると、この分圧回路は、交流入力信号と交差す
る基準直流電圧レベルを設定する。分圧回路からの調整
された信号が、比較器手段の負入力端子に供給される。
他方、ヒステリシス電圧設定発生手段からのヒステリシ
ス型の基準信号が、比較器手段の正端子に供給される。
この比較器手段は、各信号をその入力点で相関させて、
入力信号を代表する修正信号を出力する。
デバイスから構成した分圧回路の分圧点に交流入力信号
を印加すると、この分圧回路は、交流入力信号と交差す
る基準直流電圧レベルを設定する。分圧回路からの調整
された信号が、比較器手段の負入力端子に供給される。
他方、ヒステリシス電圧設定発生手段からのヒステリシ
ス型の基準信号が、比較器手段の正端子に供給される。
この比較器手段は、各信号をその入力点で相関させて、
入力信号を代表する修正信号を出力する。
ヒステリシス電圧設定発生手段は、並列配列の第１お
よび第２の、直列接続したFETデバイス対を含む。第１
および第２のFETデバイス対のいずれか一方の対が、能
動ノードの発生に使用される。具体的には、比較器の出
力は、この能動ノードを形成するのに用いた１つのFET
デバイスのゲートに接続される。他方のFETデバイス対
の１つのFETデバイスの基板電極がこの能動ノードに接
続される。この他方のFETデバイス対のソースおよびド
レイン共通接続点が上記比較器手段の正端子に接続され
て正フイードバツク・ループを構成する。
よび第２の、直列接続したFETデバイス対を含む。第１
および第２のFETデバイス対のいずれか一方の対が、能
動ノードの発生に使用される。具体的には、比較器の出
力は、この能動ノードを形成するのに用いた１つのFET
デバイスのゲートに接続される。他方のFETデバイス対
の１つのFETデバイスの基板電極がこの能動ノードに接
続される。この他方のFETデバイス対のソースおよびド
レイン共通接続点が上記比較器手段の正端子に接続され
て正フイードバツク・ループを構成する。
本発明の構成は、次の通りである。
所定の直流電位および接地間に直列接続された一対の
FETデバイスを含み、その一方のFETデバイスのソースと
他方のFETデバイスとの共通接続ノードに外部から小振
幅のアナログ入力信号を受信して入力信号のための基準
直流電位レベルを設定するための交流接地基準電圧発生
手段、 上記アナログ入力信号に対応するデイジタル出力信号
を出力するための出力端子と第１および第２の入力端子
を有し、該第１入力端子に上記基準直流電位レベルを受
信する比較器手段、 上記デイジタル出力信号を受信してデイジタル出力信
号の切換点を設定するためのヒステリシス基準信号を発
生して上記第２入力端子に供給するためのヒステリシス
基準電圧発生手段、 とより成る単一チップ型レシーバ回路において、 上記交流接地基準電圧発生手段の一対の各FETデバイ
スは、各ゲートが対応するドレインに接続され、各デバ
イス基板が対応するソースに接続されており、 上記ヒステリシス基準電圧発生手段は、上記所定の直
流電位および接地間に並列配置された第１および第２の
FETデバイス対直列回路を有しており、 上記第１のFETデバイス対直列回路は、そのソースお
よびドレインの共通接続能動ノードが上記比較器手段の
第２入力端子に接続され、その一方のFETデバイスの基
板が第２のFETデバイス対直列回路のソースおよびドレ
インの共通接続能動ノードに接続されており、 上記第２のFETデバイス対直列回路は、その一方のFET
デバイスのゲートが上記デイジタル出力端子に接続され
ており、 上記第１および第２のFET対デバイス対直列回路は、
残余のFETデバイスの各ゲートが対応する上記共通接続
能動ノードに接続され、残余のFETデバイスの各基板が
対応するソースに接続されており、 デイジタルCMOS用のＰ（またはＮ）チヤネルFETデバ
イスおよび単一直流電位を使用する単一チツプ型レシー
バ回路。
FETデバイスを含み、その一方のFETデバイスのソースと
他方のFETデバイスとの共通接続ノードに外部から小振
幅のアナログ入力信号を受信して入力信号のための基準
直流電位レベルを設定するための交流接地基準電圧発生
手段、 上記アナログ入力信号に対応するデイジタル出力信号
を出力するための出力端子と第１および第２の入力端子
を有し、該第１入力端子に上記基準直流電位レベルを受
信する比較器手段、 上記デイジタル出力信号を受信してデイジタル出力信
号の切換点を設定するためのヒステリシス基準信号を発
生して上記第２入力端子に供給するためのヒステリシス
基準電圧発生手段、 とより成る単一チップ型レシーバ回路において、 上記交流接地基準電圧発生手段の一対の各FETデバイ
スは、各ゲートが対応するドレインに接続され、各デバ
イス基板が対応するソースに接続されており、 上記ヒステリシス基準電圧発生手段は、上記所定の直
流電位および接地間に並列配置された第１および第２の
FETデバイス対直列回路を有しており、 上記第１のFETデバイス対直列回路は、そのソースお
よびドレインの共通接続能動ノードが上記比較器手段の
第２入力端子に接続され、その一方のFETデバイスの基
板が第２のFETデバイス対直列回路のソースおよびドレ
インの共通接続能動ノードに接続されており、 上記第２のFETデバイス対直列回路は、その一方のFET
デバイスのゲートが上記デイジタル出力端子に接続され
ており、 上記第１および第２のFET対デバイス対直列回路は、
残余のFETデバイスの各ゲートが対応する上記共通接続
能動ノードに接続され、残余のFETデバイスの各基板が
対応するソースに接続されており、 デイジタルCMOS用のＰ（またはＮ）チヤネルFETデバ
イスおよび単一直流電位を使用する単一チツプ型レシー
バ回路。
E.実施例 第1A図および第1B図は、従来技術およびこの発明のヒ
ステリシス・ウインドーと入力信号を示すグラフであ
る。これらのグラフは、従来技術が小さい信号の処理に
適用でない理由を理解するのに有用である。
ステリシス・ウインドーと入力信号を示すグラフであ
る。これらのグラフは、従来技術が小さい信号の処理に
適用でない理由を理解するのに有用である。
第1A図は、従来技術のグラフで、CMOS法により得られ
たヒステリシス・ウインドー10、入力信号12および電圧
レベルの最大範囲（VL′およびVH′）からなる。VL′は
電源の低電圧レベルを示し、VH′は高電圧レベルを示
す。通常、電圧の最大範囲は0Vと＋5Vである。ヒステリ
シス・ウインドーはまたVLおよびVHの２つのレベルを有
する。VLは低切換点を示し、VHは高切換点を示す。上述
のように、VLとVHは、出力信号（図示せず）が状態を変
える切換点である。グラフから明らかなように、入力信
号12は、VLおよびVHが電源範囲0Vと＋5Vの間のどこにあ
っても、これらと交差するのに十分な振れすなわち振幅
を有する。また、ヒステリシス・ウインドー10の幅は比
較的広い。したがって、従来技術の回路は、ヒステリシ
ス・ウインドーの幅が広く、大きく入力信号を処理する
のが特徴であるといえる。
たヒステリシス・ウインドー10、入力信号12および電圧
レベルの最大範囲（VL′およびVH′）からなる。VL′は
電源の低電圧レベルを示し、VH′は高電圧レベルを示
す。通常、電圧の最大範囲は0Vと＋5Vである。ヒステリ
シス・ウインドーはまたVLおよびVHの２つのレベルを有
する。VLは低切換点を示し、VHは高切換点を示す。上述
のように、VLとVHは、出力信号（図示せず）が状態を変
える切換点である。グラフから明らかなように、入力信
号12は、VLおよびVHが電源範囲0Vと＋5Vの間のどこにあ
っても、これらと交差するのに十分な振れすなわち振幅
を有する。また、ヒステリシス・ウインドー10の幅は比
較的広い。したがって、従来技術の回路は、ヒステリシ
ス・ウインドーの幅が広く、大きく入力信号を処理する
のが特徴であるといえる。
これに対して、第1B図はこの発明により処理される小
さい信号を示すグラフである。この明細書では、小さい
信号、すなわち小振幅交流（またはアナログ）信号、と
は、交流信号波形の零電位レベル、すなわち交流接地レ
ベル、（交流基準電圧レベルと呼ぶ）を基準にして正お
よび負のピーク間の振幅がミリボルト程度の大きさであ
る信号を指称する。第1A図に示した従来技術と同様に、
単一直流電源から供給される直流電圧レベルは0Vおよび
5Vである。従来技術とは異なり、アナログ入力信号14の
振幅、すなわち電圧の振れ、は比較的小さい（ミリボル
トの範囲）。小さい信号14を処理するには、狭い幅のヒ
ステリシス・ウィンドー16と、このウィンドー16の幅内
に位置するように入力アナログ信号14に対する交流零電
位（ACG）の基準電圧レベル18とを発生させる必要があ
る。VLおよびVHは、第1A図と同様に、ヒステリシス・ウ
ィンドー16の低電圧レベルおよび高電圧レベルを示す。
さい信号を示すグラフである。この明細書では、小さい
信号、すなわち小振幅交流（またはアナログ）信号、と
は、交流信号波形の零電位レベル、すなわち交流接地レ
ベル、（交流基準電圧レベルと呼ぶ）を基準にして正お
よび負のピーク間の振幅がミリボルト程度の大きさであ
る信号を指称する。第1A図に示した従来技術と同様に、
単一直流電源から供給される直流電圧レベルは0Vおよび
5Vである。従来技術とは異なり、アナログ入力信号14の
振幅、すなわち電圧の振れ、は比較的小さい（ミリボル
トの範囲）。小さい信号14を処理するには、狭い幅のヒ
ステリシス・ウィンドー16と、このウィンドー16の幅内
に位置するように入力アナログ信号14に対する交流零電
位（ACG）の基準電圧レベル18とを発生させる必要があ
る。VLおよびVHは、第1A図と同様に、ヒステリシス・ウ
ィンドー16の低電圧レベルおよび高電圧レベルを示す。
第２図は、この発明の教示によるシングル・エンド・
レシーバ回路の略図を示す。この回路は、CMOS技術を用
いた単一チップ上の他の回路との集積によく適合する。
前述のように、この技術は主としてディジタル技術であ
り、ディジタル部品を用いて小さいアナログ信号を処理
する回路を形成している。この回路は、IEEE802.5委員
会にもとづくローカル・エリア・ネットワークから出力
される小さいアナログ信号を処理するのに理想的であ
る。
レシーバ回路の略図を示す。この回路は、CMOS技術を用
いた単一チップ上の他の回路との集積によく適合する。
前述のように、この技術は主としてディジタル技術であ
り、ディジタル部品を用いて小さいアナログ信号を処理
する回路を形成している。この回路は、IEEE802.5委員
会にもとづくローカル・エリア・ネットワークから出力
される小さいアナログ信号を処理するのに理想的であ
る。
さらに第２図を参照すると、本発明による小信号処理
用レシーバ回路は、交流基準電圧レベル発生手段20、比
較器手段22およびヒステリシス基準電圧発生手段24から
なる。この交流基準電圧レベル発生手段は、導体26によ
りパッド28に接続されている。パッド28と、パッド28よ
り右側のすべての回路構成は、１つのチップ上に集積さ
れる。この発明の回路構成によって処理されるアナログ
入力信号は、パッド28に供給される。変圧品やコンデン
サ（図示せず）等の従来の交流結合デバイスを用いて、
入力信号をチップに供給させる。これらのデバイスは、
従来技術で周知のものであり、この発明の一部を構成す
るものではないため、この明細書ではこれ以上の説明は
行なわない。
用レシーバ回路は、交流基準電圧レベル発生手段20、比
較器手段22およびヒステリシス基準電圧発生手段24から
なる。この交流基準電圧レベル発生手段は、導体26によ
りパッド28に接続されている。パッド28と、パッド28よ
り右側のすべての回路構成は、１つのチップ上に集積さ
れる。この発明の回路構成によって処理されるアナログ
入力信号は、パッド28に供給される。変圧品やコンデン
サ（図示せず）等の従来の交流結合デバイスを用いて、
入力信号をチップに供給させる。これらのデバイスは、
従来技術で周知のものであり、この発明の一部を構成す
るものではないため、この明細書ではこれ以上の説明は
行なわない。
さらに第２図を参照すると、交流基準電圧レベル発生
手段20は、アナログ入力信号に対する交流信号零電位レ
ベルである交流基準電圧を一定の直流電位レベルに設定
する。この交流基準電圧レベル発生手段は、FETデバイ
スQ5およびQ6を含んでいる。ヒステリシスを有するこの
シングル・エンド増幅器に用いるすべてのFETデバイス
は、Ｐチャンネルのデバイスである。これらのデバイス
を、斜線を引いた長方形で表わす。また、FETデバイス
は基板端子を矢印で示した４端子デバイスである。この
発明の実施には、他の種類のFETデバイスも使用できる
ことに注目されたい。
手段20は、アナログ入力信号に対する交流信号零電位レ
ベルである交流基準電圧を一定の直流電位レベルに設定
する。この交流基準電圧レベル発生手段は、FETデバイ
スQ5およびQ6を含んでいる。ヒステリシスを有するこの
シングル・エンド増幅器に用いるすべてのFETデバイス
は、Ｐチャンネルのデバイスである。これらのデバイス
を、斜線を引いた長方形で表わす。また、FETデバイス
は基板端子を矢印で示した４端子デバイスである。この
発明の実施には、他の種類のFETデバイスも使用できる
ことに注目されたい。
デバイスQ5およびQ6は、ドレインとソースを介して直
列に接続されている。Q5およびQ6の基板端子は、それぞ
れのソース電極に接続されている。デバイスQ6のソース
電極は、Vddに結合されている。Vddは、負端子が接地さ
れている単一直流電源の正端子から供給される最高の電
圧レベルである。前述のように、CMOS技術ではVddは＋5
Vである。FETデバイスQ5およびQ6のゲート端子は、それ
ぞれのドレイン端子に接続されている。この発明の好ま
しい実施例では、デバイスQ5とQ6は同一であり、したが
ってノード30に発生する電圧はVdd/2に等しい。ノード3
0は導体32により、比較器22の負入力端子に接続されて
いる。比較器22は、負入力端子の信号を、正入力端子の
信号（後述）と比較して、導体34上に信号Voutを出力す
る。導体34上の信号はパッド28に供給される入力信号を
表わすディジタル信号であり、入力信号は通信ネットワ
ーク（図示せず）上の他の機械（図示せず）から出力さ
れたものである。
列に接続されている。Q5およびQ6の基板端子は、それぞ
れのソース電極に接続されている。デバイスQ6のソース
電極は、Vddに結合されている。Vddは、負端子が接地さ
れている単一直流電源の正端子から供給される最高の電
圧レベルである。前述のように、CMOS技術ではVddは＋5
Vである。FETデバイスQ5およびQ6のゲート端子は、それ
ぞれのドレイン端子に接続されている。この発明の好ま
しい実施例では、デバイスQ5とQ6は同一であり、したが
ってノード30に発生する電圧はVdd/2に等しい。ノード3
0は導体32により、比較器22の負入力端子に接続されて
いる。比較器22は、負入力端子の信号を、正入力端子の
信号（後述）と比較して、導体34上に信号Voutを出力す
る。導体34上の信号はパッド28に供給される入力信号を
表わすディジタル信号であり、入力信号は通信ネットワ
ーク（図示せず）上の他の機械（図示せず）から出力さ
れたものである。
さらに第２図を参照すると、ヒステリシス基準電圧発
生手段24は、ヒステリシスを有する信号を発生し、この
信号を導体36を介して比較器22の正入力端子に転送す
る。上述のように、信号のヒステリシス・ウインドー
は、比較的狭くなければならず、Ｐチャンネル・エンハ
ンスメント型FETデバイスQ5およびQ6によって形成され
る交流接地に位置する。ヒステリシスを有する基準電圧
信号は、エンハンスメント型FETデバイスQ1、Q2、Q3、Q
4から発生する。FETデバイスQ3およびQ4は、接地電位と
Vddとの間に直列に接続される。Q3およびQ4の基板端子
は、それぞれのソース端子に接続される。FETデバイスQ
3の制御ゲートすなわち制御端子は導体38を介して比較
器22の出力に接続されている。FETデバイスQ4のゲート
端子は、そのドレイン端子に接続されている。導体34上
の出力信号Voutが変化すると、能動ノード40の電圧が変
化し、これによりFETデバイスQ1の基板端子への電圧が
変化する。FETQ1の基板電圧が変化すると、デバイスの
しきい電圧も変化し、これにより、ヒステリシス・ウイ
ンドーが比較的狭くなる。FETデバイスQ1のゲート端子
は、ドレイン端子に接続されている。同様に、FETデバ
イスQ2で、ゲート端子がドレイン端子に接続され、基板
端子はソース端子に接続されている。第２図のFETデバ
イスは、W/L比（Ｗはデバイスの幅、Ｌは長さ）の等し
いＰチャンネル・エンハンスメント型のデバイスである
ことが好ましい。
生手段24は、ヒステリシスを有する信号を発生し、この
信号を導体36を介して比較器22の正入力端子に転送す
る。上述のように、信号のヒステリシス・ウインドー
は、比較的狭くなければならず、Ｐチャンネル・エンハ
ンスメント型FETデバイスQ5およびQ6によって形成され
る交流接地に位置する。ヒステリシスを有する基準電圧
信号は、エンハンスメント型FETデバイスQ1、Q2、Q3、Q
4から発生する。FETデバイスQ3およびQ4は、接地電位と
Vddとの間に直列に接続される。Q3およびQ4の基板端子
は、それぞれのソース端子に接続される。FETデバイスQ
3の制御ゲートすなわち制御端子は導体38を介して比較
器22の出力に接続されている。FETデバイスQ4のゲート
端子は、そのドレイン端子に接続されている。導体34上
の出力信号Voutが変化すると、能動ノード40の電圧が変
化し、これによりFETデバイスQ1の基板端子への電圧が
変化する。FETQ1の基板電圧が変化すると、デバイスの
しきい電圧も変化し、これにより、ヒステリシス・ウイ
ンドーが比較的狭くなる。FETデバイスQ1のゲート端子
は、ドレイン端子に接続されている。同様に、FETデバ
イスQ2で、ゲート端子がドレイン端子に接続され、基板
端子はソース端子に接続されている。第２図のFETデバ
イスは、W/L比（Ｗはデバイスの幅、Ｌは長さ）の等し
いＰチャンネル・エンハンスメント型のデバイスである
ことが好ましい。
第３図は、第２図の回路の各点で取り出した信号をプ
ロットしたものである。これらのプロットは、第２図の
回路がどのように動作するかを理解するのに役立つ。第
３図の入力信号は、パッド28に入力される信号である。
交流接地（ACG）線は、交流基準電圧発生手段20から発
生する基準電圧レベルを表わす。VLとVHは、ヒステリシ
ス基準電圧発生手段24から発生するヒステリシス・ウイ
ンドーの境界を示す。これらの境界は、出力信号の切換
点を画定する。出力信号は、比較器から導体34上に出力
される。この出力信号は、交流入力信号がVHおよびVLと
各々交差する切換点を相互接続することにより形成され
ることに注目されたい。第２図に示す回路を用いること
により、小さい信号からバイレベル信号を発生させるこ
とができる。
ロットしたものである。これらのプロットは、第２図の
回路がどのように動作するかを理解するのに役立つ。第
３図の入力信号は、パッド28に入力される信号である。
交流接地（ACG）線は、交流基準電圧発生手段20から発
生する基準電圧レベルを表わす。VLとVHは、ヒステリシ
ス基準電圧発生手段24から発生するヒステリシス・ウイ
ンドーの境界を示す。これらの境界は、出力信号の切換
点を画定する。出力信号は、比較器から導体34上に出力
される。この出力信号は、交流入力信号がVHおよびVLと
各々交差する切換点を相互接続することにより形成され
ることに注目されたい。第２図に示す回路を用いること
により、小さい信号からバイレベル信号を発生させるこ
とができる。
この発明は、特に好ましい実施例について説明を行な
ったが、この発明の原理および範囲から逸脱することな
く、態様を変更することができることは明らかである。
ったが、この発明の原理および範囲から逸脱することな
く、態様を変更することができることは明らかである。
第1A図および第1B図は、入力信号と、ヒステリシスを有
する基準電圧レベル信号の相互作用を示すグラフであ
る。これらの図は、小さいアナログ信号を処理する回路
の設計時に、解決すべき問題点を理解するのに有用であ
る。第２図は、この発明の教示によるシングル・エンド
・レシーバの回路図、第３図は、第２図の回路の各部で
発生する信号の略図である。 10……ヒステリシス・ウインドー、12……入力信号、20
……交流基準電圧発生手段、22……比較器、24……ヒス
テリシス基準電圧発生手段、Q1〜Q6……FETデバイス。
する基準電圧レベル信号の相互作用を示すグラフであ
る。これらの図は、小さいアナログ信号を処理する回路
の設計時に、解決すべき問題点を理解するのに有用であ
る。第２図は、この発明の教示によるシングル・エンド
・レシーバの回路図、第３図は、第２図の回路の各部で
発生する信号の略図である。 10……ヒステリシス・ウインドー、12……入力信号、20
……交流基準電圧発生手段、22……比較器、24……ヒス
テリシス基準電圧発生手段、Q1〜Q6……FETデバイス。
Claims (1)
- 【請求項１】ミリボルト程度の小さいアナログ入力信号
およびヒステリシス基準信号を、各々、受信する第１お
よび第２の入力端子ならびに前記アナログ入力信号に応
答してディジタル出力信号を出力する出力端子を有する
比較器手段、 前記ディジタル出力信号に応答してアナログ入力信号に
対する可変切換レベルを設定するための前記ヒステリシ
ス基準信号を発生するヒステリシス基準電圧発生手段
と、 とより成る単一チップ型レシーバ回路において、 前記第１の入力端子は、所定の直流電位および接地間に
直列接続された一対のFETデバイスから成る直流分圧回
路の分圧点に接続され、アナログ入力信号に対する交流
零電位レベルの固定切換レベルを設定しており、 前記ヒステリシス基準電圧発生手段は、前記所定の直流
電位および接地間に並列配置された第１および第２のFE
Tデバイス対直列回路を有しており、 前記第１のFETデバイス対直列回路は、そのソースおよ
びドレインの共通接続能動ノードが前記比較器手段の第
２の入力端子に接続され、その一方のFETデバイスの基
板が第２のFETデバイス対直列回路のソースおよびドレ
インの共通接続能動ノードに接続されており、 前記第２のFETデバイス対直列回路は、その一方のFETデ
バイスのゲートが前記ディジタル出力端子に接続されて
おり、 前記第１および第２のFET対デバイス対直列回路は、残
余のFETデバイスの各ゲートが対応する前記共通接続能
動ノードに接続され、残余のFETデバイスの各基板が対
応するソースに接続されており、 小さなアナログ入力信号に対して固定および可変の切換
レベルにより定義される狭いヒステリシス・ウィンドー
を設定できる単一チップ型レシーバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/066,928 US4775807A (en) | 1987-06-29 | 1987-06-29 | Single ended receiver circuit with hysteresis |
| US066928 | 1987-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6412717A JPS6412717A (en) | 1989-01-17 |
| JP2669435B2 true JP2669435B2 (ja) | 1997-10-27 |
Family
ID=22072632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63119425A Expired - Lifetime JP2669435B2 (ja) | 1987-06-29 | 1988-05-18 | 単一チップ型レシーバ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4775807A (ja) |
| EP (1) | EP0297286B1 (ja) |
| JP (1) | JP2669435B2 (ja) |
| DE (1) | DE3879004T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4940907A (en) * | 1989-01-19 | 1990-07-10 | Ford Motor Company | Precision CMOS comparator with hysteresis |
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| US4962323A (en) * | 1989-07-12 | 1990-10-09 | National Semiconductor Corporation | High speed auto zero comparator |
| GB9222455D0 (en) * | 1992-10-26 | 1992-12-09 | Philips Electronics Uk Ltd | A current sensing circuit |
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| US5608344A (en) * | 1995-10-19 | 1997-03-04 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| US6124750A (en) * | 1997-12-22 | 2000-09-26 | Cypress Semiconductor Corp. | Current sensing gated current source for delay reduction in a universal serial bus (USB) low speed output driver |
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| US6781428B2 (en) * | 2001-06-27 | 2004-08-24 | Intel Corporation | Input circuit with switched reference signals |
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| CN100403044C (zh) * | 2003-12-10 | 2008-07-16 | 上海贝岭股份有限公司 | 迟滞比较器迟滞窗口自动调节与测量的一种电路结构 |
| US7313372B2 (en) * | 2004-07-29 | 2007-12-25 | Avago Technologies General Ip Pte Ltd | Stable process induced correction bias circuitry for receivers on single-ended applications |
| US7653123B1 (en) | 2004-09-24 | 2010-01-26 | Cypress Semiconductor Corporation | Dynamic data rate using multiplicative PN-codes |
| US7532041B2 (en) * | 2006-12-20 | 2009-05-12 | Texas Instruments Incorporated | Systems and methods for hysteresis control in a comparator |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3666970A (en) * | 1971-03-15 | 1972-05-30 | Gte Sylvania Inc | Limiter circuit |
| US3939365A (en) * | 1974-07-10 | 1976-02-17 | Lindgren William A | Pulse peak detector |
| JPS52147049A (en) * | 1976-06-02 | 1977-12-07 | Hitachi Ltd | Semiconductor circuit |
| US4092548A (en) * | 1977-03-15 | 1978-05-30 | International Business Machines Corporation | Substrate bias modulation to improve mosfet circuit performance |
| JPS55163917A (en) * | 1979-06-06 | 1980-12-20 | Toshiba Corp | Inverter circuit |
| JPS5935211A (ja) * | 1982-08-23 | 1984-02-25 | Hitachi Ltd | デジタル位置決めコントロ−ラ |
| US4647798A (en) * | 1985-04-15 | 1987-03-03 | Ncr Corporation | Negative input voltage CMOS circuit |
-
1987
- 1987-06-29 US US07/066,928 patent/US4775807A/en not_active Expired - Fee Related
-
1988
- 1988-05-18 JP JP63119425A patent/JP2669435B2/ja not_active Expired - Lifetime
- 1988-05-27 DE DE8888108511T patent/DE3879004T2/de not_active Expired - Fee Related
- 1988-05-27 EP EP88108511A patent/EP0297286B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6412717A (en) | 1989-01-17 |
| EP0297286A2 (en) | 1989-01-04 |
| EP0297286A3 (en) | 1989-11-15 |
| DE3879004T2 (de) | 1993-09-16 |
| DE3879004D1 (de) | 1993-04-15 |
| EP0297286B1 (en) | 1993-03-10 |
| US4775807A (en) | 1988-10-04 |
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