JPH025618A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 デプレッション形ＦＥＴ　（Ｄ−ＦＥＴ）とエンハンス
メント形ＦＦ、Ｔ　（Ｅ−ＦＥＴ）を直結した直接結合
ＦＥＴ論理回路（ＤＣＦＬ回路）の出力を、Ｅ−ＦＥＴ
とＤ−ＦＥＴを直結したソースホロワ回路を介して取り
出す論理回路に関し、この論理回路の長所を保持しつつ
、論理回路の出力の立上り遅延時間を減少し、良好な立
上り特性が得られるように改善することを目的とし、ゲ
ートとソースを直結したＤ−ＦＥＴとＥ−ＦＥＴを直結
したＤＣＦＬ回路の出力を、Ｅ−ＦＥＴとゲート・ソー
ス直結形のＤ−ＦＥＴを直結したソースホロワ回路を介
して取り出す論理回路において、ＤＣＦＬ回路とソース
ホロワ回路の接続点に接続され、ＤＣＦＣ回路の出力電
圧を、無クランプ時の出力電圧より低く、ソースホロワ
回路のＥ−ＦＥＴにそのスレッショールド電圧を越える
ゲート・ソース間電圧を与える電圧にクランプするよう
に構成する。

〔産業上の利用分野〕

本発明は、第１のエンハンスメント形ＦＥＴと第１のデ
プリーション形ＦＥＴを直結して構成される直接結合Ｆ
ＥＴ論理回路の出力を、第２のエンハンスメント形ＦＥ
Ｔと第２のデプリーション形ＦＥＴを直結して構成され
るソースホロワ回路を介して取り出す論理回路の改良に
関する。

〔従来の技術〕

集積回路では、そこで消費される電力をできるだけ少く
するとともに内部発熱（温度上昇）を低く抑えて高集積
化を可能にするために、電源電圧をできるだけ低電圧化
することが要請される。

半導体論理回路を集積回路化する場合も、この要請に従
ってできるだけ低電源とすることが要求される。更に半
導体論理回路の場合は、これに加えて、負荷駆動能力が
高いこと、論理機能が高いこと、高速動作が可能である
こと、動作マージンが高くとれること等が要求される。

これらの諸要求を満足させるべく各種の論理回路が提案
されているが、その１つとして第５図に示す論理回路が
ある（特開昭６１．、−１０５１１７号公報参照）。

第５図の論理回路において、ゲートに入力を接続した第
１のエンハンスメント形ＦＥＴ（以下第１Ｅ−ＦＥＴと
いう）２１１及びこの第１　Ｅ−ＦＥＴ２１１のドレイ
ンにゲートとソースとを直接接続した第１のデプレッシ
ョン形ＦＥＴ（以下第１Ｄ−ＦＥＴという）２１２は、
直接結合ＦＥＴ論理回路（以下ＤＣＦＬ回路という）２
１を構成する。

第１Ｅ−ＦＥＴ２１１は、１個のＥ−ＦＥＴの他、一般
には図示のように複数のＥ−ＦＥ’ｌ’（２１１、〜２
１１ｍ　）が並列接続された構成になっている。このよ
うにして構成された、ＤＣＦＬ２１では、ＮＯＲ回路と
しての論理動作が行われる。

このＤＣＦＬ回路２１を構成する両ＦＥＴの接続点Ｐを
ゲートに接続した第２のエンハンスメント形ＦＥＴ（以
下第２Ｅ−ＦＥＴという）２２１はソースにドレインを
接続した第２のデプレッション形ＦＥＴ（以下第２Ｄ−
ＦＥＴという）２２２は、ソースホロワ回路２２を構成
する。第２Ｄ−ＦＥＴは、そのゲートとソースが直結さ
れており、両ＦＥＴの接続点Ｑより出力が取り出される
。

■。。は、ＤＣＦＬ２１及びソースホロワ回路の電源で
ある。

各ＦＥＴのパラメータは、第１Ｅ−ＦＥＴ２１１の入力
に所定の高レベルを与えたときのＤＣＦＬ２１の低レベ
ルの出力電圧を■。ＬＨ１第２Ｅ−ＦＥＴ２２１のスレ
ッショールド電圧を■い、２としたとき、ｖ　ｏｔＮ≦
Ｖい。２なるように設定される。

このようにして構成されたソースホロワ回路２２では、
負荷駆動動作とともに、ワイヤード０Ｒ（Ｗｉｒｅｄ−
ＯＲ）論理動作等の論理動作が行われる。

この構成において、ＤＣＦＬ回路２Ｉの第１Ｅ−ＦＥＴ
２１１の入力が高レベルのときは、第１Ｅ−ＦＥＴ２１
１はオンとなってＤＣＦＬ回路２１の出力電圧は、低レ
ベルの■。いまで急速に低下する。このとき、出力電圧
■。ＬＨ≦■い。２であるので、第２Ｅ−ＦＥＴ２２１
のドレイン電流は零となり、第２Ｏ−ＦＥＴ２２２のド
レイン電流も零となる。したがって、ソースホロワ回路
２２に電流が流れず、そのときの出力電圧を■。Ｌとす
ると、第６図に示ずように■。Ｌ＝Ｏになる。

次に、第１　Ｅ−ＦＥＴ２１１の入力が低レベル（複数
のＥ−ＦＥＴ２　’Ｉ　Ｌ　〜２１　ｌ、ｌの場合は、
すべてのＥ−ＦＥＴ２１１．〜２１１ｂの入力が低レベ
ル）になったときは、第１　Ｅ−ＦＥＴ２１１（２１１
，〜２１１．）はオフとなる。したがって、ＤＣＦＬ２
１の出力電圧は、第２Ｅ−ＦＥＴ２２１のゲート・ソー
ス間電圧がそのスレッショールド電圧ＶＬｈｅ２を越え
る高レベルの電圧（■ｏｌＩＮで示す）まで上昇する。

これにより、ソースホロワ回路２２の第２ＥＦＥＴ２２
１及び第２Ｄ−ＦＥＴ２２２にドレイン電流が流れ、第
６図に示すようにソースホロワ回路２２から高レベルの
出力電圧（ｖｏＨとする）が出力される。

これに対し通常のＤＣＦＬとソースホロワ回路を接続し
た論理回路は、高入力レベル時のソースホロワ回路の電
流が零にならないために、第６図で点線で示すようにそ
のときの出力電圧Ｖ。Ｌ′は零にならない。

このように、第５図の構成の論理回路によれば、出力電
圧は０（＝Ｖ。Ｌ）〜■。、の間をフルにスウィングす
る大きな論理振幅が得られ、高いマージンを実現するこ
とができる。

また、ＤＣＦＬ回路２１とソースホロワ回路２２を組合
せ、前者で論理動作を行い後者で負荷動作とワイヤード
ＯＲ等の論理動作を行うとともに、ソースホロワ回路２
２が高レベル入力時に電流がカットオフ状態になるため
、低消費電力、高負荷駆動力及び高論理機能を実現する
ことができる。

〔発明が解決しようとする課題〕

第５図に示した従来の論理回路は、論理機能の強化、論
理出力振幅の拡大、負荷駆動能力の強化等の長所を有す
るものである。

しかしながら、その論理回路のソースホロワ回路２２に
使用される第２Ｅ−ＦＥＴ２２１は、低レベル出力■。

Ｌにおいて完全にカットオフされるため、前段のＤＣＦ
Ｌ回路２１の出力負荷となる第２Ｅ−ＦＥＴ２２１のゲ
ート・ソース間容量Ｃ９、が大きくなり、その論理出力
の立上り側遅延時間が立下り時に比して大きくなるとい
う不都合があった。

すなわち、ソースホロワ回路２２の第２Ｅ−ＦＥＴ２２
１のゲート・ソース間容ｉｔ　Ｃ９−は電圧依存特性を
有し、そのゲート・ソース間電圧Ｖ　ｇ　ｓの大きい程
Ｃｇｓは大きくなる。例えば、ショットキ接合型Ｆ　Ｅ
Ｔ　（ＭＥ　Ｓ　Ｆ　ＥＴ　：　回路ｔａｌ　Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒＦＥＴ）の場合、Ｃ９，は第４図に
示すように、’ｙ’−ト・ソース間電圧Ｖ９．がＭＥＳ
ＦＥＴのスレッショールド電圧Ｖｔｈを越えると指数関
数的に増大する。Ｖ　ｃ）ｓａｇ、は、第２Ｅ−ＦＥＴ
２２１がＭＥＳＦＥＴである場合、そのゲート・ソース
間のダイオード（ショットキ・ダイオード）に電流が流
れ始める電圧で、■、５はこのＶ　９　％　＋％□にク
ランプされる。

ＤＣＦＬ回路２１の第１　Ｅ−ＦＥＴ２１１に高レベル
入力が加わってオンになると、第２２−ＦＥＴ２２１の
ゲート・ソース間容１　ｖ　＊−は第１Ｅ−ＦＥＴ２１
１を通って急速に放電されるので、その出力電圧の立下
り特性は、第６図に示すように、ＶＯＨから急速に■。

ｔ、（＝Ｏボルト）に立下る良好な立下り特性が得られ
る。

これに対して、ＤＣＦＬ回路２１の第１Ｅ−ＦＥＴ２１
１の入力が高レベルから低レベルになり第１　Ｅ−ＦＥ
Ｔ２１１がオフになると、ＤＣＦＬ回路２１のＰ点の出
力電圧は、高電位の■。□まで上昇する。しかし、ソー
スホロワ回路２２の第２Ｅ−ＦＥＴ２２１はカントオフ
状態にあり、その出力電圧Ｖ。Ｌすなわち第２Ｅ−ＦＥ
Ｔ２２１のソース電圧は０ボルトである。

この結果、第２Ｅ−ＦＥＴのゲート・ソース間にはＶ９
３□８の大きさの電圧がフルに加わることになるため、
そのゲート・ソース間容量ＣｇｓすなわちＤＣＦＬ回路
２１の出力負荷容量は第４図に示すようにＣｇ□□の大
きな容量になり、ソースホロワ回路２２の出力電圧の立
上り特性は、第６図に示すように、０レベルのＶ。Ｌよ
り高レベルの■。、に立下り時よりも大きな遅延時間で
立上る特性になる。

本発明は、従来のＤＣＦＬ回路２１及びソースホロワ回
路２２を組合せた論理回路の各長所を保持しつつ、論理
回路の論理出力の立上り遅延時間を減少し、良好な立上
り特性が得られるように改良した論理回路を提供するこ
とを目的とする。

〔課題を解決するための手段〕

前述の課題を解決するために本発明が採用した手段を、
第１図を参照して説明する。第１図は、本発明の基本構
成を説明したものである。

第１図において、１１はＤＣＦＬ回路で、第５図のＤＣ
ＦＬ回路２１の構成と共通する。すなわち、ゲートに入
力を接続した第１のエンハンスメント形ＦＥＴ（以下筒
１Ｅ−ＦＥＴで示す）１１及びこの第１Ｅ−ＦＥＴＩＩ
のドレインにゲートとソースとを直接接続した第１のデ
プレッション形ＦＥＴで、ＤＣＦＬ回路１１は構成され
る。なお、第１Ｅ−ＦＥＴＩ　１１は、１個のＥ−ＦＥ
Ｔの他、一般には複数のＥ−ＦＥＴが並列接続された構
成になっている。第１Ｄ−ＦＥＴ１１２は第１　Ｅ−Ｆ
ＥＴＩ　１１（７）負荷を構成し１．：、１７）Ｄ　Ｃ
ＦＬ回路により、論理動作が行われる。

１２はソースホロワ回路で、第５図のソースホロワ回路
２２の構成と共通する。すなわち、ＤＣＦＬ回路１１を
構成する両ＦＥＴの接続点Ｐをゲートに接続した第２の
エンハンスメント形ＦＥＴ（以下筒２２−ＦＥＴという
）１２１及びこの第２Ｅ−ＦＥＴのソースにドレインを
接続しゲートとソースとを直接接続した第２のデプレッ
ション形ＦＥＴ（以下筒２Ｄ−ＦＥＴで示す）１２２で
、ソースホロワ回路１２が構成される。このようにして
構成されたソースホロワ回路１２では、負荷駆動動作と
ともに、ワイヤードＯＲ論理動作等の論理動作が行われ
る。

１３はクランプ回路で、ＤＣＦＬ回路１１とソースホロ
ワ回路１２の接続点に接続され、ＤＣＦＬ回路１１の高
レベル出力電圧を、無クランプ時の出力電圧（ＶＯＨＮ
で示す）より低く第２Ｅ−ＦＥＴ１２１にそのスレッシ
ョールド電圧（Ｖａｈ＊！で示す）を越えるゲート・ソ
ース間電圧を与える電圧（Ｖ　ｏｃｙで示す）にクラン
プする。

ＶＤｆｌｌ　はＤＣＦＬ回路１１の電源であり、■ｌＩ
Ｄ２はソースホロワ回路１２の電源である。両者は、共
通の電源とすることができる。しかし、クランプ回路１
３のクランプ電圧Ｖ。ＣＭと電源■０，１の差が少く、
第１　Ｅ−ＦＥＴＩ　ｌ　１の相互コンダクタンスｇｍ
が低下する場合は、ＶＤｌｌｌをＶ。２より高くするこ
とによりｇｍの低下を防ぐことができる。なお、ＤＣＦ
Ｌ回路１１とソースホロワ回路１２のドレイン側を接地
し、ソース側にそれぞれ電源を設けるようにしてもよい
。

〔作　用〕

本発明の作用を、第３図及び第４図を参照して説明する
。

ＤＣＦＬ回路１１が無入力状態のとき、その第１Ｅ−Ｆ
ＥＴＩＩはオフ状態である。したがって、ＤＣＦＬ回路
１１の出力電圧は高レベルの■。ＣＮにクランプされ、
ソースホロワ回路１２は、高レベルの出力電圧Ｖ。Ｈを
発生する。

ＤＣＦＬ回路１１の第１　Ｅ−ＦＥＴ　１１１に高レベ
ルの入力が加わると、第１Ｅ−ＦＥＴＩ　１１はオンと
なって、ＤＣＦＬ回路１１の出力電圧は、高レベルのク
ランプ電圧■。ＣＭより低レベルの■。、に急速に低下
する。したがって、ソースホロワ回路１２の出力電圧も
、第３図の立下り特性に示すように高レベルの■。、よ
り急速に低レベルのＶＯＬに低下する。

このとき、■。い≦ＶＬｈ＊Ｚとなるように構成されて
いると、ソースホロワ回路１２の第２　Ｅ−ＦＥＴ１２
１のドレイン電流は零となり、第２Ｄ−ＦＥＴ１２２の
ドレイン電流も零となる。したがって、ソースホロワ回
路１２に電流は流れず、その出力電圧Ｖ。Ｌは、第３図
に示すようにＯレベルとなる。これにより、良好な立下
り特性と、大きな論理出力振幅及び高いマージンが得ら
れる。

この状態で、第１Ｅ−ＦＥＴＩ　１１の入力が高レベル
から低レベルになったときは、第１Ｅ−ＦＥＴＩＩＩは
オフとなり、ＤＣＦＬ回路１１の出力電圧は、第２Ｅ−
ＦＥＴＩ　２１がスレッショールド電圧■い、□を越え
た状態となる高レベルまで上昇して、クランプ電圧■。

ｃＮにクランプされる。

これにより、ソースホロワ回路１２の第２ＥＦＥＴ１２
１及び第２Ｄ−ＦＥＴ１２２にドレイン電流が流れ、第
３図に示すようにソースホロワ回路１２から高レベルの
出力電圧■。）Ｉが出力される。クランプ電圧■。ＣＭ
により第２Ｅ−ＦＥＴの■い。□を越えた入力が加わる
ので、出力電圧■。Ｈのレベルは、ＶＯ□がクランプさ
れない場合のレベル、すなわち第６図に示す従来方式の
出力電圧ＶＯＮと同じレベルになる。

一方、ＤＣＦＬ回路１１の出力電圧が■。、Ｈにクラン
プされたときの第２Ｅ−ＦＥＴＩ　２１のゲート・ソー
ス間電圧は、クランプされないときのゲート・ソース電
圧（Ｖ９＄ｌ＋１１１にで示す）より低いので、クラン
プ時のゲート・ソース問答！　（ｃ、。

、で示す）すなわちＤＣＦＬ回路１１の負荷容量は、無
クランプ時のゲート・ソース間容量Ｃｇｔ＋＋＋ａ、よ
り大幅に低下する。

例えば、第２Ｅ−ＦＥＴＩ　２１がＭＥＳＦＥＴで構成
され、第４図に示すようにスレッショールド電圧Ｖい。

２＝０．２Ｖ、無クランプ時のゲート・ソース間電圧Ｖ
、、、、Ｘ＝０．７　Ｖ、クランプ時のゲート・ソース
間電圧Ｖ、、ｃ＝０．４Ｖとすると、クランプ時のゲー
ト・ソース問答１　ｃ　ｅｓｃは、無クランプ時のゲー
ト・ソース間容量ＣＩＩＩＩＩＩＩＫの略ｌ／４程度ま
で減少する。

これにより、ＤＣＦＬ回路１１の出力電圧の立上り特性
の遅延時間は、大幅に減少される。したがって、第３図
に示すようにソースホロワ回路１２の出力電圧の立上り
時の遅延時間も大幅に減少され、良好な立上り特性が得
られる。

以上のようにして、第５図に示した従来の論理回路の各
利点、すなわち、高い負荷駆動能力、高い論理機能、高
い論理出力振幅特性等を保持しつつ、論理回路の論理出
力の立上り遅延時間で減少し、立下り時と同様に遅延時
間の少ない良好な立上り特性を実現することができ、こ
れにより動作速度を更に高速化することができる。

また、ＤＣＦＬ回路１１の低レベル出力■。ＬＨがソー
スホロワ回路１２を構成する第２Ｅ−ＦＥＴ１２１のス
レッショールド電圧■い、２より小さくなるように構成
することにより、論理出力振幅を更に拡大してマージン
を高くすることができるとともに、消費電力を更に低下
させることができる。

更に、ＤＣＦＬ回路１１の電源電圧レベルをソースホロ
ワ回路１２の電源電圧レベルより高くし、ＤＣＦＬ回路
１１を構成する第１Ｄ−ＦＥＴ１１２を確実に活性領域
で動作させることにより、論理出力の立上り特性をその
立上りが更に急峻となるように改善することができる。

〔実施例〕

本発明の実施例を、第２図〜第４図を参照して説明する
。第２図は本発明の一実施例の構成の説明図であり、第
３図の論理回路の立上り及び立下り特性の及び第４図の
ＭＥＳＦＥＴのＶ□対Ｃ９゜特性については、既に説明
したとおりである。

以下の実施例においては、ＤＣＦＬ回路１１及びソース
ホロワ回路１２は、ＭＥＳＦＥＴで構成されるものとす
る。

（八）実施例の構成 第２図において、ＤＣＦＬ回路１１．第１ＥＦＥＴＩＩ
・ｌ、第１Ｄ−ＦＥＴ１１２．　ソースホロワ回路１２
．第２Ｅ−ＦＥＴＩ　２１．第Ｄ−ＦＥＴ　ｌ　２２．
クランプ回路１３．ＤＣＦＬ回路１１の高及び低レベル
出力電圧Ｖ。ＨＮ　＋　■ＯＬＮ　＋　クランプ電圧■
。ＣＭ　ｒ　ソースホロワ回路１２の高及び低レベル出
力電圧Ｖ。Ｈ及び■。Ｌ、ＤＣＦＬ回路１１及びソース
ホロワ回路１２の電源■。、ｌ及びｖ　ｏｏｚについて
は、第１図で説明したとおりである。

ＤＣＦＬ回路１１の第１　Ｅ−ＦＥＴＩ　１１は、図示
のように、それぞれ入力Ａ〜入力Ｋがゲートに接続され
る複数のＥ−ＦＥＴＩ　１１．〜１１１ｌＩ（以下第１
Ｅ−ＦＥＴＩ　１１．〜１１１にで示す）が並列接続さ
れており、これによりＤＣＦＬ回路１１はＮＯＲ論理動
作を行う。

ソースホロワ回路１２の出力端Ｑには他の論理回路のソ
ースホロワ回路１２１’、１２１”等が接続され、それ
らのワイヤードＯＲ（出力フォロワードソト）の論理出
力が得られる。また、第１Ｅ−ＦＥＴＩ　２１のスレッ
シゴールド電圧Ｖｔｈｅ！とＤＣＦＬ回路１１の低レベ
ル出力電圧■。ＬＮは、■ｏい≦■ＬｈａＺとなるよう
に各ＦＥＴのパラメータが設定される。

クランプ回路１３は、所定のクランプ電圧■。Ｃ８を得
るために、複数のダイオード１３１．〜１３１、が直列
に接続される。

（Ｂ）実施例の動作 実施例の動作を、第３図及び第４図を参照して説明する
。なお、以下の実施例においては、ＤＣＦＬ回路１１及
びソースホロワ回路１２を構成する各ＦＥＴはＭＥＳＦ
ＥＴであり、各ＦＥＴのパラメータや電源等の値は次の
ように設定されているものとする。

電源Ｖｏｏ＋　　：　］、５Ｖ又は２■電ａＶｎｏｚ　
　：　１．５　Ｖ クランプ電圧Ｖｏｃｓ　　：　１．　Ｉ　ＶＤＣＦＬ回
路１１のＶ。ＬＨ：０．１ボルト以下ソ一スホロワ回路
１２のＶ。イ：Ｑ、７Ｖ第２Ｅ−ＦＥＴのＶｔｈ−ｚ　
：　０．２　Ｖ　（通常０．１〜０゜３Ｖ） 第２　Ｅ　−Ｔ？　Ｅ　ＴのＶ、ｃ、、、　　：　０．
７　Ｖ　（第４図参照）。

以上の条件の下でＤＣＦＬ回路１１の第１ＥＦＥＴＩＩ
１．〜１１１にの入力Ａ〜入力Ｋがいずれも無入力状態
のとき、第１Ｅ−ＦＥＴ１１１□１１１にはオフ状態で
ある。したがって、ＤＣＦＬ回路１１の出力は高レベル
となり、ＶＯＣＮ（１，ｌＶ）にクランプされる（ＶＯ
ＨＮ　＝　ＶｏｃＮ）。

ソースホロワ回路１２の第２Ｅ−ＦＥＴＩ　２１及び第
２Ｄ−ＦＥＴＩ　２２はいずれもオンとなり、高レベル
の出力電圧Ｖ。Ｈ（０，７Ｖ）を出力端Ｑに出力する。

この状態で、ＤＣＦＬ回路ｌ回路第Ｉ　Ｅ−ＦＥＴ１１
１□〜１１１にの少くとも１つ（例えば１１１、とする
）に高レベルの入力が加わると、第１Ｅ−ＦＥＴＩ　１
１．はオンとなって、ＤＣＦＬ回路１１の出力電圧は、
高レベルのクランプ電圧■。。より低レベルの■。ＬＨ
に急速に低下する。

したがって、ソースホロワ回路の出力電圧も、第３図の
立下り特性に示すように高レベルの■。Ｈより急速に低
レベルの■。Ｌに低下する。

ここで、Ｖ　ＯＬＮ　≦Ｖｔｈ−ｚ　（０，２Ｖ）とな
るように構成されているので、ソースホロワ回路１２の
第２　Ｅ−ＦＥＴ　ｌ　２１のドレイン電流は雰となり
、第２Ｄ−ＦＥＴＩ　２２のドレイン電流も零となる。

したがって、ソースホロワ回路１２の出力電圧■。、は
、第３図に示すようにＯレベルまで低下する。

この状態で、第１Ｅ−ＦＥＴＩ　１１．の入力が高レベ
ルから再び低レベルになると第１Ｅ−ＦＥＴｌ　１１．
はオフになり、他のＥ−ＦＥＴもオフ状態であると、Ｄ
ＣＦＬ回路１１の出力電圧は、第２Ｅ−ＦＥＴＩ　２１
に入力されるゲート・ソース間電圧Ｖ９Ｓがそのスレッ
ショールド電圧Ｖい、２（０，２Ｖ）を越える高レベル
まで上昇して、クランプ電圧■。ｃＮ　（］、ＩＶ）に
クランプされる。これにより、ソースホロワ回路の第２
Ｅ−ＦＥＴＩ２１及び第２Ｄ−ＦＥＴ１２２にドレイン
電流が流れ、高レベルの出力電圧■。□（０，７Ｖ）が
出力される。

第２Ｅ−ＦＥＴ１２１がＭＥ　Ｓ　Ｆ　ＥＴである場合
、ゲート・ソース間電圧■、ｓが■い。、を越えると、
ゲート・ソース間容量Ｃ，，は、■９５の増加に対して
指数関数的に増大する（第４図参照）。

ＤＣＦＬ回路１１の高レベル出力がクランプされないと
きは、ゲート・ソース間電圧Ｖ９．はＶ９ｓ―ａχ　（
−０，７）まで上昇する。これに対して１．ＶＯＣＮ　
　（１，ＩＶ）にクランプされたときは、■ｏい（−１
，１Ｖ）と■。、（〜０．７Ｖ）の差である０、４■の
■９．．ｃに制限される。これにより、クランプ時のゲ
ート・ソース間容”ＩＣ５ｓｃは、無クランプ時のゲー
ト・ソース間容Ｉ　Ｃ９−□９の略１／４程度・まで減
少する（第４図参照）。

したがって、ＤＣＦＬ回路１１の出力電圧の立上り特性
の遅延時間は、無クランプ時の略１／４に減少されるの
で、ソースホロワ回路の立上り時の遅延時間も略１／４
に減少されて、第３図に示すように良好な立上り特性が
得られる。なお、クランプ時のソースホロワ回路１２の
出力電圧Ｖ。、のレベルが、無クランプ時の出力電圧■
。Ｈと同レベルになることは、先に説明したとおりであ
る。

以上の実施例の動作は、ＤＣＦＬ回路１１の電源■。、
Ｉ及びソースホロワ回路１２の電［Ｖｎｏｚがともに１
．５Ｖの場合の動作である。このようにすると電源■、
。１及び■。、２を単一の電源で共用することができる
利点があるが、反面、ＤＣＦＬ回路１１の第１Ｄ−ＦＥ
ＴＩ　１２のドレイン・ソース間電圧が０．４　Ｖで飽
和領域に近くなるので、その相互コンダクタンスｇｍが
低下する恐れがある。

これを解決するために、ＤＣＦＬ回路１１の電＃Ｖ　ｏ
　ｎ　＋　の電圧をソースホロワ回路１２の電源ＶＤＤ
Ｉの電圧１．５■より高い値、例えば２■に設定する。

このようにすると、第２Ｄ−ＦＥＴＩ　１２のドレイン
・ソース間電圧は０．８Ｖとなり、確実に活性領域にお
いて動作するので高いｇｍの値が得られる。

これにより、ソースホロワ回路１２の第２Ｅ−ＦＥＴ１
２１のゲート・ソース間容１　ｃ　＊−に対する充電が
高速化されるので、出力電圧の立上り特性をその立上り
が更に急峻となるように改善することができる。

以上、ＤＣＦＬ回路１１及びソースホロワ回路１２の各
ＦＥＴがＭＥＳＦＥＴで、前述の各パラメータや電圧値
の場合の実施例について説明したが、各ＦＥＴのパラメ
ータや各電圧値はこの実施例の値に限定されるものでな
いことはもちろんである。また、各ＦＥＴとしてＭＥＳ
ＦＥＴ以外の各種のＦＥＴ、例えばＭ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　（回路ｔａｌ　１ｎｓｕｌａｔｏｒ　Ｓｅｍ１ｃ
ｏｎｄｕｃｔｉｏｎ　　Ｆ　Ｅ　Ｔ）を用いることがで
きる。

クランプ回路１３は、ダイオードを１個又は複数個の直
列回路で構成する他、ダイオードとＦＥＴを組合せた公
知の各種のクランプ回路で構成することができる。

〔発明の効果〕

以上説明したように、本発明によれば次の諸効果が得ら
れる。

＋１１　　高い負荷駆動能力、高い論理機能、高い論理
出力振幅特性等の従来の論理回路の各利点を保持しつつ
、論理回路の論理出力の立上り遅延時間を減少し、立下
り時と同様に遅延時間の少ない良好な立上り特性を実現
することができ、これにより動作速度を更に高速化する
ことができる。

（２１ＤＣＦＬ回路の低レベル出力Ｖ。ＬＨがソースホ
ロワ回路を構成する第２Ｅ−ＦＥＴのスレッショールド
電圧■い、２より小さくなるように構成することにより
、論理出力振幅を更に拡大してマージンを高くすること
ができるとともに、消費電力を更に低下させることがで
きる。

＋３１ＤｃＦＬ回路の電源電圧レベルをソースホロワ回
路の電源電圧レベルより高（し、ＤＣＦＬ回路を構成す
る第１Ｅ−ＦＥＴを確実に活性領域で動作させることに
より、論理出力の立上り特性をその立上りが更に急峻と
なるように改善することができる。

【図面の簡単な説明】

第１図は、本発明の基本構成の説明図、第２図は、本発
明の一実施例の構成の説明図、第３図は、本発明及び実
施例の論理回路の立上り及び立下り特性の説明図、 第４図は、ＭＥ　Ｓ　Ｆ　ＥＴの■９ｓ対Ｃ９，特性の
説明図、 第５図は、従来の論理回路の構成の説明図、第６図は、
従来の論理回路の立上り及び立下り特性の説明図である
。 第１及び第２図において、 １１・・・直接結合ＦＥＴ論理回路（Ｄ　ＣＦ　Ｌ回路
）、１１１・・・第１のエンハンスメント形ＦＥＴ（ｉ
ｔＥ−ＦＥＴ）　、１１２・・・第１のデプレッション
形ＦＥＴ（第１　Ｄ−ＦＥＴ）　、１２・・・ソースホ
ロワ回路、１２１・・・第２のエンハンスメント形ＦＥ
Ｔ（第２Ｅ−ＦＥＴ）　、１２２・・・第２のデプレッ
ション形ＦＥＴ（第２Ｄ−ＦＥＴ）　、１３・・・クラ
ンプ回路。

Claims (1)

1. 【特許請求の範囲】 １、ゲートに入力を接続した第１のエンハンスメント形
   ＦＥＴ（１１１）と該ＦＥＴのドレインにゲートとソー
   スとを直接接続した第１のデプレッション形ＦＥＴを有
   する直接結合ＦＥＴ論理回路（１１）と、該ＦＥＴ論理
   回路（１１）を構成する両ＦＥＴの接続点をゲートに接
   続した第２のエンハンスメント形ＦＥＴ（１２１）及び
   該ＦＥＴのソースにドレインを接続し、ゲートとソース
   とを直接接続した第２のデプレッション形ＦＥＴ（１２
   ２）を有し、両ＦＥＴの接続点から出力を取り出すソー
   スホロワ回路（１２）を備えた論理回路において、 直接結合ＦＥＴ論理回路（１１）とソースホロワ回路（
   １２）の接続点に接続され、直接結合ＦＥＴ論理回路（
   １１）の出力電圧を、無クランプ時の出力電圧（Ｖ＿Ｏ
   ＿Ｈ＿Ｎ）より低く、第２のエンハンスメント形ＦＥＴ
   （１２１）にそのスレッショールド電圧（Ｖ＿ｅ＿ｈ＿
   ｅ＿２）を越えるゲート・ソース間電圧を与える電圧（
   Ｖ＿Ｃ＿Ｏ＿Ｎ）にクランプするクランプ回路（１３）
   、 を設けたことを特徴とする論理回路。 ２、第１のエンハンスメント形ＦＥＴ（１１１）がオン
   になったときの直接結合ＦＥＴ論理回路（１１）の出力
   電圧（両ＦＥＴ１１１及び１１２の接続点と第１のエン
   ハンスメント形ＦＥＴ１１１のソース間電圧）をＶ＿Ｏ
   ＿Ｌ＿Ｎとしたとき、Ｖ＿Ｏ＿Ｌ＿Ｎ≦Ｖ＿ｅ＿ｈ＿ｅ
   ＿２（第２のエンハンスメント形ＦＥＴのスレッショー
   ルド電圧）となるようにしたことを特徴とする請求項１
   記載の論理回路。 ３、直接結合ＦＥＴ論理回路（１１）の電源（Ｖ＿Ｄ＿
   Ｄ＿１）の電圧レベルをソースホロワ回路（１２）の電
   源（Ｖ＿Ｄ＿Ｄ＿２）の電圧レベルより高くし、第１の
   デプレッション形ＦＥＴ（１１１）が活性領域において
   動作するようにしたことを特徴とする請求項１又は２記
   載の論理回路。