JPH01162016A - 電界効果トランジスタ負荷回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電界効果トランジスタ（以下、ＦＥＴという
）負荷回路、特にＧａＡＳ集積回路における金属・半導
体ＦＥＴ（、以下、ＭＥＳＦＥＴという）によって構成
される論理回路の負荷や、メモリ回路のビット線負荷等
に用いられるＦＥＴ負荷回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、全弁・生駒・佐
原・原本編著「化合物半導体デバイス■」初版（１９８
５−１−１０）Ｐ、６−９に記載されるものがあった。

以下、その構成を図を用いて説明する。

第２図は従来のＦＥＴ負荷回路の一構成例を示す回路図
である。

このＦＥＴ負荷回路は、Ｄ　ＣＦ　Ｌ　（［）ｉｒｅｃ
ｔＣｏｕｐｌｅｄ　ＦＥＴ　Ｌｏｇｉｃ）と呼ばれるイ
ンバータ回路からなる論理回路の負荷回路であり、入力
信号Ｖｉｏ用の入力端子１、出力信号Ｖ。、を用の出力
端子２、駆動素子用のノーマリオフ型ＭＥＳＦＥＴ（以
下、ＥＦＥＴという）３、及び負荷回路１゜を備えてい
る。負荷回路１０は、ゲートとソースが接続されたノー
マリオン型ＭＥＳＦＥＴ　（以下、ＤＦＥＴという）１
１で構成され、このＤＦＥＴ１１のドレインが電源電圧
Ｖｄｄに、そのソースが出力端子２及びＥＦＥＴ３のド
レインにそれぞれ接続されている。ＥＦＥＴ３は、その
ゲートに入力端子１が、そのソースに接地電位Ｖ５．（
＝ＯＶ）がそれぞれ接続されている。なお、出力端子２
に接続されたダイオード２０は、次段のＤＣＦＬの入力
端子に接続されているＥＦＥＴの寄生ダイオードである
。

第２図の回路動作は、エンハンスメント／デプレッショ
ン型ＭＯ８ＦＥＴ　（以下、Ｅ／Ｄ型ＭＯ８ＦＥＴとい
う）、のインバータ回路と同様に、ＥＦＥＴ３及びＤＦ
ＥＴ１１によって入力信号Ｖｉｏを反転し、それを出力
信号■。、１の形で出力端子２から送出するものである
。ところが、ＭＥＳＦＥＴにおいてはＥ／Ｄ型ＭＯ８Ｆ
ＥＴと異なり、ゲートからソース及びドレインに向って
順方向となる寄生ダイオードが存在し、出力端子■ｏｕ
ｔが高レベル（以下、“Ｈｌｌという）となると、次段
のＤＣＦＬの入力端子に接続されているＥＦＥＴの寄生
ダイオード２０がターンオンするので、前記出力信号■
。ｕｔの“Ｈ′”は寄生ダイオード２０のターンオン電
圧（以下、Ｖｆという）程度より高い値とはなり得ない
というクランプ効果がある。

第３図は第２図の回路における負荷電流■と出力信号■
。、ｔとの関係を示す動作特性図であり、曲線りは負荷
回路１０による負荷曲線、曲線Ｃ，ｌ！は入力信号Ｖｉ
ｏが“ｌ　Ｈｌ“のときのＥＦＥＴ３の特性曲線、曲線
Ｃｈは入力信号■ｉｏが“ＬｌｌのときのＥＦＥＴ３の
特性曲線、曲線ｃｄは次段の入力端子の寄生ダイオード
２０の特性曲線である。

負荷回路１０におけるＤＦＥＴＩＩのゲート・ソース間
電圧は０　（Ｖ）一定であり、そのＤＦＥＴ１１のスレ
ッショルド電圧■ｔｄに比べて充分大きいので、該ＤＦ
ＥＴＩＩは常にオン状態であり、第３図に示すように出
力信号Ｖ。、ｔが０（Ｖ）〜Ｖｄｄ（Ｖ）の範囲で負荷
電漆工が流れる。入力信号■ｉｎが゛Ｈパになると、Ｅ
ＦＥＴ３のコンダクタンスは大きくなり、その特性曲線
Ｃ９と負荷曲線りどの交点Ｐ９が動作点となって出力信
号■　　が“Ｌｌｌ電位Ｖ、ｌ！となる。この時ｕｔ ＤＦＥＴＩＩは飽和して電流源として働らくので、ＥＦ
ＥＴ３のトランジスタ利得係数βが比較的小さくても、
充分低いＶ、Ｉ！が得られる。入力信号が＋１　Ｌ　Ｉ
＋になると、ＥＦＥＴ３のコンダクタンスが小さくなり
、その特性曲線Ｃｈと負荷曲線りはその横軸が■ｄｄに
近い高い電位となるような位置にある交点Ｐｈａで交わ
る。出力端子２が未接続であれば交点Ｐｈａが動作点と
なるが、次段のＤＣＦＬの入力端子と接続されていれば
、出力信号■。ｕｔは前述のごとくダイオード２０によ
ってクランプされるので、負荷曲線りとダイオード２ｏ
の特性曲線ｃｄとの交点Ｐｈが動作点となって負荷回路
１０から次段の入力端子へ比較的大きなりランプ電流Ｉ
。ｒが流れ、また信号■。、ｔの“Ｈ１ｌ電位■ｈは■
ｆ程度の値となる。ＭＥＳＦＥＴのスレッショルド電圧
Ｖｆは０．６Ｖ〜０，８Ｖ程度であるので、その論理振
幅は０．５Ｖ〜０．７Ｖ程度となり、Ｓｉ集積回路の例
えば相補型ＭＯＳトランジスタ（以下、ＣＭＯ８という
）論理回路の５Ｖ前後と比べて極めて小さく、またＧａ
Ａ、の電子移動度はＳｉのものより著るしく高いので、
高速な論理動作が可能である。

（発明が解決しようとする問題点） しかしながら、上記構成の負荷回路では、出力信号Ｖ。

ｕｔが０（Ｖ）〜Ｖｄｄ（■）の範囲で比較的大きな電
流が流れることから、出力信号が“Ｈ”になると、クラ
ンプ電流Ｉ。、により無駄に電力が消費されるとともに
、駆動力をあげるために負荷回路１０のＤＦＥＴＩＩの
電流利得係数βを大きな値に設定すると、次段のゲート
へ流れこむクランプ電流Ｉ。、が大きくなり、ＤＦＥＴ
３に相等する次段の駆動素子用のＥＦＥＴのソース抵抗
に生じる電圧効果が大きくなって次段の“Ｌ′”が上昇
する。このように“Ｉ　Ｌ　ｔ″電位上昇すると、前述
のごとく論理振幅が０，５Ｖ〜０．７Ｖ程度と小さいた
め、回路動作マージンが小さくなって回路動作が不安定
になるという問題点があった。

本発明は前記従来技術が持っていた問題点として、高消
費電力の点、及び回路動作の不安定性の点について解決
したＦＥＴ負荷回路を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するなめに、ＦＥＴ負荷回路
において、ゲートとソースが接続されたノーマリオン型
の第１のＦＥＴと、ゲートが接地されたノーマリオン型
の第２のＦＥＴとを、電源電圧と駆動回路接続用ノード
との間に直列に接続したものである。

（作用） 本発明によれば、以上のようにＦＥＴ負荷回路を構成し
たので、第１．第２のＤＦＥＴは、駆動回路接続用ノー
ドの電位が接地電位程度のときは定電流源として働らき
、そのノードの電位が電源電圧よりは充分小さい一定の
電位より高くなると、コンダクタンスが急速に小さくな
るように働らく。

例えば、このようなＦＥＴ負荷回路を用いて論理回路を
構成すれば、次段の論理回路の入力側に流れるクランプ
電流を小さくでき、それによって低消費電力化及び動作
の安定性の向上が図れる。また、このＦＥＴ負荷回路を
メモリ回路のビット線負荷手段として用いた場合、書き
込み電流を小さく、かつビット線振幅を小さくすること
が可能で、さらに電源電圧の変動に対する動作の安定性
の向上が図れる。従って前記問題点を除去できるのであ
る。

（実施例） 第１図は本発明の第１の実施例を示すＦＥＴ負荷回路の
回路図である。

このＦＥＴ負荷回路３０は、第１のＦＥＴであるＤＦＥ
Ｔ３１と、第２のＦＥＴであるＤＦＥＴ３２とを備え、
そのＤＦＥＴ３１のドレインが電源電圧に接続されると
共に、そのソース及びゲートが共通接続されている。さ
らに、ＤＦＥＴ３２はそのドレインがＤＦＥＴ３１のソ
ースに、該ＤＦＥＴ３２のソースが駆動回路接続用ノー
ドＡに、そのゲートが接地電位■ｓｓにそれぞれ接続さ
れている。ここで、ＤＦＥＴ３１のトランジスタ利得係
数βはＤＦＥＴ３２のものよりも小さく設定され、さら
にＤＦＥＴ３１，３２のスレッショルド電圧■ｔｄの絶
対値ＩＶｔｄｌはｌ　Ｖｔｄｌ　＜Ｖｄｄに設定されて
いる。

第４図は第１図の７−ドＡの電位Ｖａに対する負荷電流
■の関係を示す負荷特性図であり、曲線Ｌ１はＤＦＥＴ
３１の負荷特性、曲線Ｌ２はＤＦＥＴ３２の負荷特性、
曲線りは負荷電Ｂ３０の全体の負荷特性をそれぞれ示し
ている。

ＤＦＥＴ３１のゲート・ソース間電圧はＯＶ（＞Ｖ、ｄ
）と一定であり、流れる負荷電流ＩがＤＦＥＴ３１のド
レイン・ソース間電圧によって決まる。即ち、曲線Ｌ１
で示すようにドレイン・ソース間電圧が小さければ、Ｄ
ＦＥＴ３１は非飽和状態となって抵抗として機能し、ま
たトレイン・ソース間電圧が大きければ、ＤＦＥＴ３１
は飽和して定電流源として機能する。一方、ＤＦＥＴ３
２のゲート・ソース間電圧はノードＡの電位Ｖａの負の
値−Ｖａとなるので、電位Ｖａが上昇するとＤＦＥＴ３
２の流せる負荷電流■は曲線Ｌ２に沿って小さくなり、
Ｖａ＞１Ｖｔｄ１となるとカットオフとなる。この際、
負荷回路３０にかかる電圧Ｖｄｄ−Ｖａは、主としてＤ
ＦＥＴ３２のほうにかかる。電位■、が低下してゆくと
、ＤＦＥＴ３２のコンダクタンスが大きくなってゆき、
その電位■８がＤＦＥＴ３１のコンダクタンスより大き
くなると、負荷回路３０の電圧はＤＦＥＴ３１と３２の
両方に分圧される。従ってＤＦＥＴ３１は飽和して定電
流源となるので、流れる負荷電流■は主としてＤＦＥＴ
３１に制限されるようになる。即ち、回路全体の負荷曲
線りは、第４図に示すように曲線Ｌ１と曲線Ｌ２の両者
によって制限された形となり、ノードＡがある一定の電
位Ｖ　Ｋ　　（＜　Ｖ　ｄｄ）を越えると、急速にコン
ダクタンスが小さくなるような負荷特性を得ることが可
能となる。

第５図は前記第１の実施例の負荷回路３０の適用例を示
す論理回路の回路図である。

この論理回路は、インバータとして動作するもので、入
力信号Ｖｉｏ用の入力端子４０、出力信号ｖｏｕｔ用の
出力端子４１、駆動素子用のＥＦＥＴ４２、及び第１図
の負荷回路３０を有し、そのＥＦＥＴ４２のドレインが
ノードＡ及び出力端子４１に、そのゲートが入力端子４
０に、そのソースが接地電位Ｖｓｓにそれぞれ接続され
ている。ここで、出力端子４１には、次段の論理回路の
入力側に存在する寄生ダイオード４３が接続されている
。この寄生ダイオード４３のターンオン電圧をＶｆで表
わす。また、負荷回路３０におけるＤＦＥＴ３１．３２
のスレッショルド電圧■ｔｄはｌ　”ｔｄ　ｌ　”’ｆ
　　（Ｖｄｄ）　、すなわち■ｔｄ”−０，７Ｖ〜−〇
、８■程度に設定されている。

第６図は、第５図における出力電圧Ｖ。、ｔに対する負
荷電流Ｉの関係を示す動作特性図であって、曲線しは負
荷回路３０の負荷曲線、曲線（、＋１は入力信号Ｖｉｎ
がＩＩ　ＨＩＩのときのＥＦＥＴ４２の特性曲線、曲線
Ｃｈは入力信号Ｖｉｏが“Ｌ′″のときのＥＦＥＴ４２
の特性曲線、曲線ｃｄはダイオード４３の順方向特性曲
線である。

入力信号■ｉｏがＬｙ＋になると、動作点は特性曲線Ｃ
Ｂと負荷曲線りどの交点Ｐρとなって出力信号Ｖ。、ｔ
が“Ｌ“電位Ｖ、ρとなる。前述したように、このとき
負荷回路３０のＤＦＥＴ３１が定電流源として機能する
ので、この部分の負荷曲線りは平坦になり、従来のＤＣ
ＦＬ回路のものと同様にＥＦＥＴ４２のトランジスタ利
得係数βが比較的小さなものであっても、充分低い電位
■ρを得ることができる。次に、入力信号■ｉｏが“Ｌ
ＩＴになると、動作点は特性曲線Ｃｈと負荷曲線りどの
交点Ｐｈａ、もしくは負荷曲線りと特性曲線ｃｄとの交
点Ｐｈのいずれか電位の低い交点となる。

この時、前述のごとく負荷回路３０のＤＦＥＴ３２の働
らきによって負荷回路３０のコンダクタンスが極めて小
さくなるので、負荷電流■も小さなものとなる。従って
ダイオード４３がクランプして交点Ｐｈが動作点となっ
ても、クランプ電流Ｉｃｒは小さく、またｌ　Ｖｔｄｌ
　＜Ｖ（であれば、交点Ｐｈａが交点Ｐｈより電位の低
い位置となって動作点が交点Ｐｈａとなることから、ダ
イオード４３はクランプしない。その結果、クランプ電
流■。。

による無用な電力消費がおさえられ、しかも前段からの
クランプ電流■。ｒの流れ込みによるＬ′。

電位の上昇が小さいので、安定した論理動作が可能とな
る。

第７図は本発′明の第２の実施例を示すＦＥＴ負荷回路
の回路図である。

このＦＥＴ負荷回路１３０は、第１図と同様のＤＦＥＴ
３１．３２を有し、そのＤＦＥＴ３２のドレインが電源
電圧■ｄｄに接続されると共に、そのゲートが接地電位
”ｓｓに、そのソースがＤＦＥＴ３１のドレインにそれ
ぞれ接続されている。ＤＦＥＴ３１のソース及びゲート
は、駆動回路接続用のノードＡに共通接続されている。

ここで、ＤＦＥＴ３１のトランジスタ利得係数βはＤＦ
ＥＴ３２のものより小さく設定されると共に、そのＤＦ
ＥＴ３１，３２のスレッショルド電圧■ｔｄがＩＶｔｄ
ｌ；Ｖｄｄに設定されている。なお、第７図中のＶ６，
３１はＤＦＥＴ３１のソールドレイン間電圧、７ｇ３２
はＤＦＥＴ３２のソース・ゲート間電圧である。

第８図は、第７図におけるノードＡの電位Ｖａに対する
負荷電流Ｉの関係を示す負荷特性図であって、曲線Ｌ１
はＤＦＥＴ３１の負荷曲線、曲線Ｌ２はＤＦＥＴ３２の
負荷曲線、曲線りは回路全体の負荷曲線、曲線Ｌａは曲
線Ｌ１およびＬ２の合成曲線である。

負荷回路１３０の動作は、基本的には第１図の負荷回路
３０と同様に回路全体の負荷曲線りが曲線Ｌ１とＬ２の
電流の小さいものの方によって制限される形となるもの
であるが、ＤＦＥＴ３２のゲート・ソース間電圧■ｇ３
２がノードＡの電位ＶａとＤＦＥＴ３１のドレイン・ソ
ース間電圧Ｖｄ、３Ｎ、：よってＶ、３２＝−（Ｖ、＋
Ｖ６，３１）となることが異なる。即ち、ＤＦＥＴ３２
のゲート・ソース間電圧はＤＦＥＴ３１の電圧降下分だ
けさらに小さくなるので、回路全体の負荷曲線りは、曲
線Ｌ１とＬ２によって描かれる曲線ＬａからＤＦＥＴ３
１の電圧降下分■ｄ、３１だけ第８図において左にシフ
トした形となる。こうした負荷特性によっても、ある一
定の電位Ｖｋにおいてそのコンダクタンスが急速に小さ
くなるので、この負荷回路１３０を論理回路の負荷とし
て用いるとき、例えば第５図の論理回路の出力信号■。

、１のＩＩ　ＨＩ＋電位で曲線Ｌ１とＬ２が交わるよう
に各回路定数を設計すれば、クランプ電流Ｉ。ｒを従来
のＤＣＦＬ回路のものの１７２程度にすることが可能と
なる。

本発明の負荷回路は、論理回路の負荷としてだけではな
く、例えばメモリ回路のビット線負荷として使用した場
合においても、従来のゲートとソースの接続されたＤＦ
ＥＴのみの負荷回路１０と比べて優れた特性を有してい
る。

第９図は、第１図の負荷回Ｆｆ１３０を用いたメモリ回
路（ＲＡＭ）１カラム（列）部分の概略回路図である。

このメモリ回路は、ワード線Ｗｉ、相補ビット線ｄ、ｄ
対、相補続出しデータ線ＲＤ、ＲＤ対、相補書込みデー
タ線ＷＤ、π対、読出しカラムアドレス線ＲＡ、及び書
込みカラムアドレスＷＡを有し、その相補ビット線ｄ、
ｄ対にはそれぞれ第１図と同一構成の負荷回路３０−１
．３０−２が接続されている。各負荷回路３０−１．３
０−２は直列接続されたＤＦＥＴ３１．３２でそれぞれ
構成され、そのＤＦＥＴ３１．３２のスレッショルド電
圧■ｔｄは１■ｔｄ１＃Ｖｆに設定されている。相補ビ
ット線ｄ、ｄ対とワード線Ｗｉには複数の６素子型メモ
リセル５０が接続され、さらに相補ビット線ｄ、ｄ対と
相補読出しデータ線ＲＤ。

ＲＤ対には複数のカラムセンスアンプ６０が接続されて
いる。また、相補ビット線ｄ、ｄ対と相補書込みデータ
線ＷＤ、Ｗ′ｒ５対とには書込みデータ用カラムスイッ
チ７０が接続されると共に、その相補書込みデータ線Ｗ
Ｄ、ＷＤ対には書込みデータ用駆動回路８０が接続され
ている。

ここで、メモリセル５０は、ＥＦＥＴ５１゜５２及びＤ
ＦＥＴ５３．５４からなるデータ記憶用のフリップフロ
７１回路（以下、ＦＦ回路という）と、このＦＦ回路の
データを読出したり、またはデータを書込むための伝送
ゲート用のＥＦＥＴ５５，５６とで、構成されている。

カラムセンスアンプ６０は、読出しカラムアドレスによ
り相補ビット線ｄ、ｄ対の信号を反転増幅して選択的に
相補読出しデータ線ＲＤ、ＲＤへ伝送する回路であり、
ソースが共通に接続され各ゲートが相補ビット線ｄ、ｃ
Ｔに、各トレインが相補読出しデータ線ＲＤ、π■にそ
れぞれ接続された２個のＥＦＥＴ６１．６２と、このＥ
ＦＥＴ６１゜６２のソースと接地電位Ｖｓｓの間に接続
されたゲートが読出しカラムアドレス線ＲＡに接続され
た１個のＥＦＥＴ６Ｂとで構成されている。書込みデー
タ用カラムスイッチ７０は、書込みカラムアドレス線Ｗ
Ａによって相補ビット線ｄ、ｄと相補書込みデータ線ｗ
［）、ＷＤとを電気的に接続する回路であり、伝送ゲー
ト用のＥＦＥＴ７１．７２で構成されている。また、書
込みデータ用駆動回路８０は、書込みデータＤＡｉ、を
入力して相補書込みデータ線ＷＤ、ＷＤ対を駆動する回
路であり、ＥＦＥＴ８１．８２，８３．及びＤＦＥＴ８
４゜８５．８６より構成されている。

第１０図は第９図の相補ビット線ｄ、ｄ対における動作
特性図であり、横軸にビット線電位■ｄ。

Ｖ、１が、縦軸にビット線電流Ｉ、１．Ｉ、１がとられ
ている。第１０図における曲線しは負荷回路３〇−１お
よび３０−２の負荷曲線、破線の曲線Ｌｂは比較のため
に描いたドレインとソースの接続されたＤＦＥＴ１１の
みの従来の第２図の負荷回路１０による負荷曲線、曲線
Ｃｗ、！！は書込み時において“Ｌｌｌとなるビット線
から書込みデータ用駆動回路８０の接地電位Ｖｓｓに至
る経路を流れる電流とビット線電位Ｖｄ、Ｖｉとの関係
を示す書込み特性曲線、曲線Ｃｒｌは読出し時において
“Ｌｌｌとなるビット線からメモリセル５０の接地電位
”ｓｓに至る経路を流れる電流とビット線電位Ｖｄ。

■１との関係を示す読出し特性曲線゛である。

先ず、ビット線ｄ、ｄの“Ｈｌｌ時の動作について説明
する。

書込み時及び読出し時において“Ｈｌｌになるビット線
ｄまたはｄに対して電源電圧Ｖｄｄ側から流れ込む電流
の経路は、負荷電８３０−１．３０−２、メモリセル５
０、及び書込みデータ用駆動回路８０から書込みデータ
用カラムスイッチ７０を通る３つであって、このうち負
荷回路３０−１゜３０−２以外はいずれも伝送ゲート用
のＥＦＥＴ５５．５６．７１．７２が電流経路上に存在
するので、各伝送ゲート用のＥＦＥＴ５５，５６゜７１
．７２のゲートと接続されるワード線Ｗｉ及び書込みカ
ラムアドレス線ＷＡの電位とビット線電位Ｖｄ、Ｖ″ｉ
Ｕが等しくなると、電流の流れ込みは停止する。ワード
線Ｗｉ、及び書込みカラムアドレス線ＷＡはともに、“
Ｌ″となるビット線ｄ。

ｄ側に接続された伝送ゲート用ＥＦＥＴ５５゜５６．７
１．７２の寄生ダイオードによってクランプされるので
、■ｆ程度より高い電位となり得す、従って“Ｈｌｌと
なるビット線ｄまたはゴがｖｆ以上となると、電源電圧
”ｄｄ側からビット線ｄ、ｄへの電流の流れ込みは負荷
回路３０−１および３０−２によるもののみとなる。前
述したように第１図の負荷回路３０によれば、駆動回路
と接続されるノードＡの電位がｌ　”ｔｄｌ　＜；Ｖｆ
　’）以上となると負荷電流が流れなくなるので、相補
ビット線ｄ、ｄ対の“Ｈｙ＋電位は結局１　”ｔｄ　１
（＝Ｖｊ　）程度の値となり、動作点は第１０図のＰｈ
となる。一方、第２図に示すように従来のゲートとソー
スを接続したＤＦＥＴ１１のみの負荷回路１０によるも
のは、ビット線ｄ、ｄが上昇して電源電圧■ｄｄに至る
まで電流が流れるから、動作点は第１０図のＰｈｂとな
ってＨ′”電位が■ｄｄ程度となる。

次に、ビット線ｄ、ｄの“ｔ、ｊ＋時の動作について説
明する。

“Ｌｌｌとなるビット線ｄまたはＪの書込み時の動作点
は書込み特性曲線Ｃｗ、ｌ！と負荷曲線りどの交点Ｐｗ
、ｌ！であり、この点における電位がＬｌｌの書込みビ
ット線電位■ｗ、！、電流が書込みビット線電流Ｉｗと
なる。一方、読出し時の動作点は、読出し特性曲線Ｃｒ
ρと負荷曲線りとの交点Ｐｒ、！！であり、この点にお
ける電位が“Ｌｌｌの読出しビット線電位Ｖ、ρとなる
。消費電力の観点から書込みビット線電流■ツは小さい
ことが望ましく、書込みマージンの観点から書込みビッ
ト線電位■ｗ、ｌｌは低いものとする必要がある。さら
に、読出し動作の高速化のためと、読出し動作時におい
てビット線の残留電荷によって新しく選ばれたメモリセ
ルのデータが反転してしまうという誤書込みを防ぐため
に、読出し時のビット線振幅は、小さくかつ“Ｌ”の書
込みビット線電位■ｌよりは高い電位となる領域に含ま
れるように設計する必要がある。

前述のごとく負荷回路３０−１および３０−２において
はビット線電位が低い領域ではＤＦＥＴ３１が電流源と
なるので、曲線りは平坦になり、ＤＦＥＴ３１のトラン
ジスタ利得係数βを小さなものとすることで八小さく、
■蝉を充分低くできる。また、ビット線ｄ、ｄの電位Ｖ
ｄ、Ｖ、１が一定値■ｋを越えると、ＤＦＥＴ３２によ
って負荷回路３０−１．３０−２のコンダクタンスが急
速に小さくなるので、曲線りは負荷の傾きを持ち、ＤＦ
ＥＴ３２のβを大きなものとすることで曲線りの傾きを
大きくして動作点Ｐｒ、ｆ！とＰｈの位置を近づけるこ
とができ、読出し時のビット線振幅を小さく、かつ”　
ＷＪ２より高い電位の領域に位置するようにすることが
容易にできる。これに対して従来の第２図の負荷回路１
０を用いたものにおいては、書込み時の動作点は実施例
によるものと同じＰｗ、ｌ！であり、読出し時において
は第１０図の破線の曲線Ｌｂと読出し特性曲線Ｃｒ、Ｑ
との交点Ｐ　　　となる。

ｒｆＩｂ 第１０図において両者を比較すれば、本実施例の負荷回
路３０−１．３０−２によれば、従来のものと同様に八
を小さく、■ｗ、ｌ！を低くでき、かつ読出し時のビッ
ト線振幅を小さくできる。さらに、従来のものにおいて
は読出し時のビット線電位Ｖｄ、ＶｇがＶｄｄ近傍の値
になるのに対して、本実施例の負荷回路３０−１．３０
−２のものにおいては、読出し時のビット線電位Ｖｄ、
Ｖｇを■ｗρよりは高く、Ｖｄｄよりは充分低い電位で
あるＩＶｔｄｌ（キＶｆ）近傍の値にすることができ、
しかもＩＶ、ｄｌは”ｄｄに依存しない。従って電源電
位Ｖｄｄが上昇しても、従来のように相補ビット線ｄ、
ｄ対に接続されているカラムセンスアンプ６０における
ＥＦＥＴ６１，６２の寄生ダイオードによって相補ビッ
ト線ｄ、ｄ対がクランプされ、ビット線ｄ、ｄ間の電位
差が無効になってしまうようなおそれがないため、安定
した読出し動作が得られる。さらに、図示しなかったが
、各ワード線Ｗｉを第１図の負荷回路３０を含む第３図
のような論理回路で駆動することで、メモリセル５０に
流れ込むクランプ電流を抑え、そのメモリセル５０の双
安定動作をより確実なものとすることも可能である。

なお、以上の実施例では、ＦＥＴとしてＧ、Ａ、集積回
路のＭＥＳＦＥＴを用いたが、ｓ、集積回路等のＭＥＳ
ＦＥＴや、さらにはＰＮ接合型ＦＥＴ等の他のトランジ
スタを用いてもよい。また上記実施例の負荷回路３０．
１３０は、論理回路及びメモリ回路以外の回路にも適用
可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、ゲートが
ソースに接続された第１のＤＦＥＴと、ゲートが接地さ
れた第２のＤＦＥＴとを、電源電圧と駆動回路接続用ノ
ードとの間に直接に接続して負荷回路を構成しなので、
駆動回路接続用ノードの電位が、接地電位程度のときに
は定電流源として動作し、電源電圧よりは充分低い一定
の電位より高くなると急速にコンダクタンスが小さくな
るという優れた負荷特性を得ることができ、種々の回路
に適用できる。例えば、本発明の負荷回路を論理回路の
負荷手段として用いた場合、その論理回路の出力Ｌレベ
ルを充分低い電位とすることが容易になるとともに、次
段の論理回路へ流れ込むクランプ電流を小さくでき、そ
れによって無用な電力消費を抑え、かつ次段の論理回路
の安定動作を損なう悪影響を小さくすることが可能とな
る。

また、本発明の負荷回路をメモリ回路のビット線負荷手
段として用いた場合、書込み時の電流及び′“Ｌ＋＋電
位を小さくでき、読出し時の論理振幅を小さくできると
ともに、電源電圧が上昇しても、カラムセンスアンプの
ＦＥＴによってビット線がクランプされることがない。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すＦＥＴ負荷回路の
回路図、第２図は従来のＦＥＴ負荷回路の回路図、第３
図は第２図の動作特性図、−第４図は第１図の負荷特性
図、第５図は第１図のＦＥＴ負荷回路を用いた論理回路
の回路図、第６図は第５図の動作特性図、第７図は本発
明の第２の実施例を示すＦＥＴ負荷回路の回路図、第８
図は第７図の負荷回路特性図、第９図は第１図のＦＥＴ
負荷回路を用いたメモリ回路の概略の回路図、第１０図
は第９図の動作特性図である。 ３０．３０−１．３０−２，１３０・・・・・・ＦＥＴ
負荷回路、３１．３２・・・・・・第１．第２のＤＦＥ
Ｔ、Ａ・・・・・・駆動回路接続用ノード、Ｖｄｄ・・
・・・・電源電圧、■ｓｓ・・・・・・接地電位。 出願人代理人　　柿　　本　　恭　　成第１図　　　　
　　　第２図 第２図の動作特性図　　　　　　第１図の負荷特性図第
一３図　　　　　　　第４図 第７図　　　　　　　第８図

Claims (1)

1. 【特許請求の範囲】 １、ゲートとソースが接続されたノーマリオン型の第１
   の電界効果トランジスタと、 ゲートが接地されたノーマリオン型の第２の電界効果ト
   ランジスタとが、 電源電圧と駆動回路接続用ノードとの間に直列に接続さ
   れた電界効果トランジスタ負荷回路。 ２、前記第１の電界効果トランジスタのトランジスタ利
   得係数値は、前記第２の電界効果トランジスタのトラン
   ジスタ利得係数値よりも小さく設定された特許請求の範
   囲第１項記載の電界効果トランジスタ負荷回路。 ３、前記第１および第２の電界効果トランジスタのスレ
   ッショルド電圧の絶対値は、前記電源電圧の値以下に設
   定された特許請求の範囲第２項記載の電界効果トランジ
   スタ負荷回路。 ４、前記第１および第２の電界効果トランジスタは、金
   属・半導体電界効果トランジスタで構成された特許請求
   の範囲第３項記載の電界効果トランジスタ負荷回路。 ５、前記第１および第２の電界効果トランジスタは、Ｐ
   Ｎ接合型電界効果トランジスタで構成された特許請求の
   範囲第３項記載の電界効果トランジスタ負荷回路。 ６、前記第１および第２の電界効果トランジスタは、化
   合物半導体基板上に形成された特許請求の範囲第４項ま
   たは第５項記載の電界効果トランジスタ負荷回路。