JPS59163857A - ＧａＡｓ論理集積回路 - Google Patents
ＧａＡｓ論理集積回路Info
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- JPS59163857A JPS59163857A JP58037500A JP3750083A JPS59163857A JP S59163857 A JPS59163857 A JP S59163857A JP 58037500 A JP58037500 A JP 58037500A JP 3750083 A JP3750083 A JP 3750083A JP S59163857 A JPS59163857 A JP S59163857A
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- Japan
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- dfet
- fet
- gaas
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＧａＡｓ論理集積回路に関するものである。
従来ＧａＡｓ論理集積回路（以下ＧａＡｓＩＣと略称）
の回路構成法としては、ＢＦＬ（Ｂｕｆｆｅｒｅｄ Ｆ
ＥＴＬｏｇｉｃ）、ＳＤＦＬ（Ｓｃｈｏｔｔｋｙ Ｄｉ
ｏｄｅ ＦＥＴ Ｌｏｇｉｃ）又はＤＣＦＬ（Ｄｉｒｅ
ｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｔ，ｏｇｉｃ）と呼ば
れるものが知られ各所で精力的な研究開発が行なわれ伊
：摂も重要なＦＥＴとしてはショットキーダート型ＦＥ
Ｔ（ＭＥＳ ＦＥＴ）を用いるが、これには大別して２
種類ある。すなわちノーマリオン型ＦＥＴとノーマリオ
フ型ＦＥＴである。前者はケゝ−ト電圧がソース電極に
対し零の時ドレイン・ソース間が導通状態にあり、デグ
レション型とも呼ばれ、後者は、ケ゛−ト電圧零〇時非
導通状態に必りエンハンスメント型とも呼称されている
。以下、ノーマリオン型ＦＥＴをＤＦＥＴ ）ノーマリ
オフ型ＦＥＴをＥＦＥＴと呼ぶ。ＤＦＥＴを基本ＦＥＴ
としだ回路がＢＦＬ 、 ５ＤＦＬであり、ＥＦＥＴを
基本ＦＥＴとしだ回路がＤＣＦＬである。第１図にＢＦ
Ｌ 、第２図に５ＤＦＬ Ｍ第３図にＤＣＦＬの回路構
成を示す。
の回路構成法としては、ＢＦＬ（Ｂｕｆｆｅｒｅｄ Ｆ
ＥＴＬｏｇｉｃ）、ＳＤＦＬ（Ｓｃｈｏｔｔｋｙ Ｄｉ
ｏｄｅ ＦＥＴ Ｌｏｇｉｃ）又はＤＣＦＬ（Ｄｉｒｅ
ｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｔ，ｏｇｉｃ）と呼ば
れるものが知られ各所で精力的な研究開発が行なわれ伊
：摂も重要なＦＥＴとしてはショットキーダート型ＦＥ
Ｔ（ＭＥＳ ＦＥＴ）を用いるが、これには大別して２
種類ある。すなわちノーマリオン型ＦＥＴとノーマリオ
フ型ＦＥＴである。前者はケゝ−ト電圧がソース電極に
対し零の時ドレイン・ソース間が導通状態にあり、デグ
レション型とも呼ばれ、後者は、ケ゛−ト電圧零〇時非
導通状態に必りエンハンスメント型とも呼称されている
。以下、ノーマリオン型ＦＥＴをＤＦＥＴ ）ノーマリ
オフ型ＦＥＴをＥＦＥＴと呼ぶ。ＤＦＥＴを基本ＦＥＴ
としだ回路がＢＦＬ 、 ５ＤＦＬであり、ＥＦＥＴを
基本ＦＥＴとしだ回路がＤＣＦＬである。第１図にＢＦ
Ｌ 、第２図に５ＤＦＬ Ｍ第３図にＤＣＦＬの回路構
成を示す。
第１図のＢＦＬにおいては、ドライバとなるＤＦＥＴ７
７ （１１，〜１１４ ）と負荷となるＤＦＥＴ７．？
を直列に配し、入力信号ＶＩＮを反転させる。この反転
した信号レベルは、次段の入カケゞ−トがＤＦＥＴで構
成されているためそのｉｔで−”′は使えず、レベルシ
フトを行なう必要がある。
７ （１１，〜１１４ ）と負荷となるＤＦＥＴ７．？
を直列に配し、入力信号ＶＩＮを反転させる。この反転
した信号レベルは、次段の入カケゞ−トがＤＦＥＴで構
成されているためそのｉｔで−”′は使えず、レベルシ
フトを行なう必要がある。
４−そのため出力段に、ソースフォロアＤＦＥＴ １３
、； ５′シヨツトキーダイオード１４（１４１〜１４３ ）
シフト回路を設けている。このレベルシフト回路には電
流源としてのＤＦＥＴ１５によって常に電流がｍＬ：）
′しており従って消費電力は太きい。
、； ５′シヨツトキーダイオード１４（１４１〜１４３ ）
シフト回路を設けている。このレベルシフト回路には電
流源としてのＤＦＥＴ１５によって常に電流がｍＬ：）
′しており従って消費電力は太きい。
第２図に示す５ＤＦＬにおいては、ＤＦＥＴ２１をドラ
イバ、ＤＦＥＴ２２を負荷としてインバータを構成する
が、その入力部で入力信号のレベルシフトを行う。即ち
、論理ケ８−ト用ショットギーダイオード２３（２３１
，２３２）、レベルシフト用ショットキーダイオード２
４および′就流源用ＤＦＥＴ２５により入力部レベルシ
フト回路を構成して、インバータのドライバＥＦＥＴ２
１を動作させる信号レベルを得ている。これはＢＦＬの
ソースフォロワＦＥＴに相当するＦＢＴかないこと、論
理ケ８−トとしてＢＦＬのようにＦＥＴ群１１を使わず
にショットキーダ・ｆオード２３を用いていることのた
めにＢＦＬに比べ消費電力は小さくなるが、しかしやは
りレベルシフトのために電力を消費せざるを得ない。
イバ、ＤＦＥＴ２２を負荷としてインバータを構成する
が、その入力部で入力信号のレベルシフトを行う。即ち
、論理ケ８−ト用ショットギーダイオード２３（２３１
，２３２）、レベルシフト用ショットキーダイオード２
４および′就流源用ＤＦＥＴ２５により入力部レベルシ
フト回路を構成して、インバータのドライバＥＦＥＴ２
１を動作させる信号レベルを得ている。これはＢＦＬの
ソースフォロワＦＥＴに相当するＦＢＴかないこと、論
理ケ８−トとしてＢＦＬのようにＦＥＴ群１１を使わず
にショットキーダ・ｆオード２３を用いていることのた
めにＢＦＬに比べ消費電力は小さくなるが、しかしやは
りレベルシフトのために電力を消費せざるを得ない。
第３図に示すＤＣＦＬにおいては、ドライバにＥＦＥＴ
３１を用い、負荷にＤＦ’ＥＴ ３２を用いる。こ４
− のため出力信号Ｖ。Ｕ、のレベルは次段のダートを動作
させることができ、入力信号ｖ１Ｎとレベルコンパティ
プルにすることができる。従って、ＢＦＬや５ＤＦＬの
場合のようなレベルシフト回路が不要でそれだけ低消費
電力で動作させることができる。その反面、ＥＦＥＴを
ドライバとしているため、低レベルを出力するためには
負荷のＤＦＥＴとしてドライバより電流容量の小さいも
のを用いなければならず、従ってドライブ能力にかけ、
動作速度がやや遅くなるという難点がある。
３１を用い、負荷にＤＦ’ＥＴ ３２を用いる。こ４
− のため出力信号Ｖ。Ｕ、のレベルは次段のダートを動作
させることができ、入力信号ｖ１Ｎとレベルコンパティ
プルにすることができる。従って、ＢＦＬや５ＤＦＬの
場合のようなレベルシフト回路が不要でそれだけ低消費
電力で動作させることができる。その反面、ＥＦＥＴを
ドライバとしているため、低レベルを出力するためには
負荷のＤＦＥＴとしてドライバより電流容量の小さいも
のを用いなければならず、従ってドライブ能力にかけ、
動作速度がやや遅くなるという難点がある。
第４図に、現在まで報告されている各柚論理集積回路の
ｒ−）当り遅延時間と消費電力の関係を示す。ＧａＡｓ
ではＤＣＦＬが最も低消費電力であることが明らかであ
るが、ＤＦＥＴを用いるＢＦＬや５ＤＦＬに比べて動作
速度はやや遅いという傾向がある。消費電力については
、ＧａＡＩＩはＳｔのようにＭＯ８構造の実現が困難で
あるためＣＭＯ８回路が得られず、ＤＣＦＬでさえもＳ
ｔ−０ＭＯ８より１桁以上大きくなっている。
ｒ−）当り遅延時間と消費電力の関係を示す。ＧａＡｓ
ではＤＣＦＬが最も低消費電力であることが明らかであ
るが、ＤＦＥＴを用いるＢＦＬや５ＤＦＬに比べて動作
速度はやや遅いという傾向がある。消費電力については
、ＧａＡＩＩはＳｔのようにＭＯ８構造の実現が困難で
あるためＣＭＯ８回路が得られず、ＤＣＦＬでさえもＳ
ｔ−０ＭＯ８より１桁以上大きくなっている。
５−
ところでＧａＡｓ Ｉ ＣＱ高集積化を考えた場合、Ｉ
Ｃの放熱条件を考えると１チツプａＤ ：ｔｗ程度と考
えるのが、実用上の上限である。これはる。そこで、数
１０００ケ゛−ト規模以上のＧａＡｓＬＳＩを実現しよ
うとすれば、ｒ−１−当りの消費電力は数１００μＷ以
下にする必要がある。ＢＦＬや５ＤＦＬでこれを実現す
るのは無理であるし、ＤＣＦＬを用いても、困難を伴な
うことが予想される。またＤＣＦＬの場合、集積度が大
きくなった時増大する負荷のために動作速度の遅くなシ
方が激しいという問題がある。これはＤＣＦＬのドライ
ブ能力の小ささに起因している。従ってダート当りの伝
播遅延時間τｐｄの負荷依存性はＤＣＦＬの場合大きい
。このことはＩＣの高集積化にとってもう一つの問題と
なる。即ちＬＳＩにおいては１つの論理ダートから次の
論理ダートまで信号を伝えるための配線長は平均で数嗣
にも及ぶよ６− うになるため、接地面との間の容量は大きな負荷となる
し、又、多層配線のクロスオーバ一部の容量も負１ｄ工
となる。その上、１つの論理ダートの出力は一般にいく
つかの崗理ダートの入力に接続されることが回路構成上
必要で、この次段の入力容量も大きな負荷となる。これ
らの容量負荷は、幅４μｍの配線で１００〜２００ｆＦ
烏。
Ｃの放熱条件を考えると１チツプａＤ ：ｔｗ程度と考
えるのが、実用上の上限である。これはる。そこで、数
１０００ケ゛−ト規模以上のＧａＡｓＬＳＩを実現しよ
うとすれば、ｒ−１−当りの消費電力は数１００μＷ以
下にする必要がある。ＢＦＬや５ＤＦＬでこれを実現す
るのは無理であるし、ＤＣＦＬを用いても、困難を伴な
うことが予想される。またＤＣＦＬの場合、集積度が大
きくなった時増大する負荷のために動作速度の遅くなシ
方が激しいという問題がある。これはＤＣＦＬのドライ
ブ能力の小ささに起因している。従ってダート当りの伝
播遅延時間τｐｄの負荷依存性はＤＣＦＬの場合大きい
。このことはＩＣの高集積化にとってもう一つの問題と
なる。即ちＬＳＩにおいては１つの論理ダートから次の
論理ダートまで信号を伝えるための配線長は平均で数嗣
にも及ぶよ６− うになるため、接地面との間の容量は大きな負荷となる
し、又、多層配線のクロスオーバ一部の容量も負１ｄ工
となる。その上、１つの論理ダートの出力は一般にいく
つかの崗理ダートの入力に接続されることが回路構成上
必要で、この次段の入力容量も大きな負荷となる。これ
らの容量負荷は、幅４μｍの配線で１００〜２００ｆＦ
烏。
４μｍＸ４μｍのクロスオーバーでは５〜１０ｆＦ／個
、ファンアウト１つ当り１００〜２００ｆＦ程度と見積
られ、ＩＣ中の平均配線長を３鑓、平均ファンアウトを
３、平均クロスオーバー召−２０個とすると、を論理ダ
ートが負う出力容ｔｊ′は０，７〜１．４ ｐＦとなる
。これはダート長１μｍ１ダート回路は内部回路の容量
負荷より１桁以上大きな負荷を駆動する必要が生じる。
、ファンアウト１つ当り１００〜２００ｆＦ程度と見積
られ、ＩＣ中の平均配線長を３鑓、平均ファンアウトを
３、平均クロスオーバー召−２０個とすると、を論理ダ
ートが負う出力容ｔｊ′は０，７〜１．４ ｐＦとなる
。これはダート長１μｍ１ダート回路は内部回路の容量
負荷より１桁以上大きな負荷を駆動する必要が生じる。
この出力回路においてＩＣの速度を損わないようにする
と、出力回路のＦＥＴの駆動市、流は叔１０ｎｉＡ以上
必要となシ、電源電圧１〜３ＶとしてもＩＣの出力数１
０〜２０個でも出力回路だけの消費電力がＩＷ程度にな
ってしまう。
と、出力回路のＦＥＴの駆動市、流は叔１０ｎｉＡ以上
必要となシ、電源電圧１〜３ＶとしてもＩＣの出力数１
０〜２０個でも出力回路だけの消費電力がＩＷ程度にな
ってしまう。
以上のように、低消費電力性と高速性を保ちながらなお
かつ、ＬＳＩレベルの集積度ヲＧａＡｓＩｃで実：９ｉ
、 Ｉ、ようとすると、現在知られている回路構成では
極めて困知を伴なうことがわかる。
かつ、ＬＳＩレベルの集積度ヲＧａＡｓＩｃで実：９ｉ
、 Ｉ、ようとすると、現在知られている回路構成では
極めて困知を伴なうことがわかる。
本発明は、これら従来のＧａＡｓ Ｉ Ｃ回路構成の欠
点に錯みなされたもので、ダート当シの消費電力が小さ
く、なおかつ負荷増大にも血］えうるドライブ能力の大
きな基本ｒ−１−回路構成を提供することを目的とする
。
点に錯みなされたもので、ダート当シの消費電力が小さ
く、なおかつ負荷増大にも血］えうるドライブ能力の大
きな基本ｒ−１−回路構成を提供することを目的とする
。
−本発明け、ドライバとしてＥＦＥＴ 、負荷として１
１、ＤＦＥＴを用いたインバータ回路を基本とし、その
１； 一オフさせ、疑似相補型の動作を行わせる。具体的には
ドライバとしてのＥＦＥＴ （第］のＧａＡ ｓ ＦＥ
Ｔ ）と負荷としてのＤＦＥＴ （第２のＧａＡｓ＋
ＦＥＴ ）の間にレベルシフト用のショットキーＧａＡ
ａダイオ−ｒを１個以上介在させたインバータを構成し
、入 “力信号により制御されて所定の制御電源を第２
のＧａＡｓ ＦＥＴのダートに選択的に供給するＤＦ’
ＥＴ（第３のＧａＡｇ ＦＥＴ ）を設けると共に、第
２のＧａＡ＋ｓ ＦＥＴのドレイン・ダート間にｒ−）
・ソース間を共通接続したＤＦＥＴ （第４のＧａＡｓ
ＦＥＴ ）を介在させる。そして、各素子特性および
各部の電位関係を設定することによシ、■入力信号が高
レベルで第１のＧａＡａ ＦＥＴがオンとなるとき、第
３のＧａＡｓ ＦＥＴをオンにして第２のＧａＡａ Ｆ
ＥＴにそのグー）・・ソース間電圧がピンチオフ電圧以
下となるような制御電圧を与えて、第２のＧａＡｓＦＥ
Ｔをオフにする。例えば第３のＧａＡｓ ＦＥＴの飽和
ドレイン電流（ダート・ソース間電圧が苓の□、ときの
ドレイン電流）を第４のＧａＡｓ ＦＥＴのそれ〕・ □より大きくしておけは、前記制御電源をほぼそのまま
第２のＧａＡｓ ＦＥＴのｆ−トに与えてこれをオフに
することができる。■また入力信号が低９− レベルで第１のＧａＡｓ ＦＥＴがオフになるとき、第
３のＧａＡｓ ＦＥＴをオフにして第４のＧａＡｓ Ｆ
ＥＴを介して第２のＧａＡｓ ＦＥＴ０ケ“−トに主電
源電圧を与えてこれをオンにする。
１、ＤＦＥＴを用いたインバータ回路を基本とし、その
１； 一オフさせ、疑似相補型の動作を行わせる。具体的には
ドライバとしてのＥＦＥＴ （第］のＧａＡ ｓ ＦＥ
Ｔ ）と負荷としてのＤＦＥＴ （第２のＧａＡｓ＋
ＦＥＴ ）の間にレベルシフト用のショットキーＧａＡ
ａダイオ−ｒを１個以上介在させたインバータを構成し
、入 “力信号により制御されて所定の制御電源を第２
のＧａＡｓ ＦＥＴのダートに選択的に供給するＤＦ’
ＥＴ（第３のＧａＡｇ ＦＥＴ ）を設けると共に、第
２のＧａＡ＋ｓ ＦＥＴのドレイン・ダート間にｒ−）
・ソース間を共通接続したＤＦＥＴ （第４のＧａＡｓ
ＦＥＴ ）を介在させる。そして、各素子特性および
各部の電位関係を設定することによシ、■入力信号が高
レベルで第１のＧａＡａ ＦＥＴがオンとなるとき、第
３のＧａＡｓ ＦＥＴをオンにして第２のＧａＡａ Ｆ
ＥＴにそのグー）・・ソース間電圧がピンチオフ電圧以
下となるような制御電圧を与えて、第２のＧａＡｓＦＥ
Ｔをオフにする。例えば第３のＧａＡｓ ＦＥＴの飽和
ドレイン電流（ダート・ソース間電圧が苓の□、ときの
ドレイン電流）を第４のＧａＡｓ ＦＥＴのそれ〕・ □より大きくしておけは、前記制御電源をほぼそのまま
第２のＧａＡｓ ＦＥＴのｆ−トに与えてこれをオフに
することができる。■また入力信号が低９− レベルで第１のＧａＡｓ ＦＥＴがオフになるとき、第
３のＧａＡｓ ＦＥＴをオフにして第４のＧａＡｓ Ｆ
ＥＴを介して第２のＧａＡｓ ＦＥＴ０ケ“−トに主電
源電圧を与えてこれをオンにする。
本発明に係る回路は、上述のようにドライバＦＥＴがオ
ンのとき負荷ＦＥＴがオフ、ドライノぐＦＥＴがオフの
とき負荷ＦＥＴがオンという相補型動作を行わせる。こ
の結果、ドライバＦＥＴがオンのときも貫通電流が流れ
ることはない。またＤＣＦＬと異なり、負荷ＦＥＴの電
流容量を大きくできるから、ドライバＦＥＴがオフのと
きに次段に十分な負荷電流を供給できるドライブ能力を
持たせ得る。址だ負荷Ｆ”ＥＴを制御するだめの第３゜
第４のＧａＡｓ ＦＥＴの回路部分は負荷ＦＥ’Ｉ’の
みを負荷とするので駆動能力の小さい低消費電力構造と
しても高速性が損われ々い。
ンのとき負荷ＦＥＴがオフ、ドライノぐＦＥＴがオフの
とき負荷ＦＥＴがオンという相補型動作を行わせる。こ
の結果、ドライバＦＥＴがオンのときも貫通電流が流れ
ることはない。またＤＣＦＬと異なり、負荷ＦＥＴの電
流容量を大きくできるから、ドライバＦＥＴがオフのと
きに次段に十分な負荷電流を供給できるドライブ能力を
持たせ得る。址だ負荷Ｆ”ＥＴを制御するだめの第３゜
第４のＧａＡｓ ＦＥＴの回路部分は負荷ＦＥ’Ｉ’の
みを負荷とするので駆動能力の小さい低消費電力構造と
しても高速性が損われ々い。
従って本発明によれば、低消費電力でかつ高速動作が可
能なＧａＡｓ ＬＳＩを実現することができ〔発明の実
施例〕 次に本発明を、実施例を示しながら詳Ｍｆｆｌに説明す
る。第５図に一実施例の回路を示す。ドライバとなるＥ
ＦＥＴ （第１のＧａＡｓ ＦＥＴ ） ５１と負荷と
なるＤＦＥＴ （第２のＧａＡｓＦＥＴ ） ５２を主
電源ＶｆｌＤと接地間に直列接続してインバータを構成
するのが基本である。ＥＦＥＴ５１のドレインとＤＦＥ
Ｔ ５２のソース間にはレベルシフト用のショットキー
ＧａＡｇダイオードｓ ４（ｓ４． 、ｓ４□）を設け
ている。負荷としてのＤＦＥＴ、５２のケ゛−トはＤＦ
ＥＴ （第３のＧａＡａＦＥＴ ） ５３を介して制御
電源ｖ８ｓに接続すると共に、ゲート・ソース間を共通
接続したＤＦＥＴ （第４のＧａＡｓＦＥＴ ） ５５
を介してドレイン、即ち主電源■ＤＤに接続している。
能なＧａＡｓ ＬＳＩを実現することができ〔発明の実
施例〕 次に本発明を、実施例を示しながら詳Ｍｆｆｌに説明す
る。第５図に一実施例の回路を示す。ドライバとなるＥ
ＦＥＴ （第１のＧａＡｓ ＦＥＴ ） ５１と負荷と
なるＤＦＥＴ （第２のＧａＡｓＦＥＴ ） ５２を主
電源ＶｆｌＤと接地間に直列接続してインバータを構成
するのが基本である。ＥＦＥＴ５１のドレインとＤＦＥ
Ｔ ５２のソース間にはレベルシフト用のショットキー
ＧａＡｇダイオードｓ ４（ｓ４． 、ｓ４□）を設け
ている。負荷としてのＤＦＥＴ、５２のケ゛−トはＤＦ
ＥＴ （第３のＧａＡａＦＥＴ ） ５３を介して制御
電源ｖ８ｓに接続すると共に、ゲート・ソース間を共通
接続したＤＦＥＴ （第４のＧａＡｓＦＥＴ ） ５５
を介してドレイン、即ち主電源■ＤＤに接続している。
ここでＤＦＥＴ、５．９はその飽和ドレイン電流がＤＦ
ＥＴ ５５のそれより大きくなるように設定されている
。捷だ制御電源Ｖ８ｓは主電源ＶＤＤに対してＯ＜ｖｓ
ｓ＜ＶＤＤなる所定の値に設定されている。入力信号Ｖ
１ＮはショットキーＧａＡｓダイオード５６を介してＥ
ＦＥＴ５１のデートに供給されると同時に、ＤＦＥＴ５
３のダートにも直接供給されるようになっている。出力
信号Ｖ。ＵＴはＥＦＥＴ５１のドレインから取出される
。
ＥＴ ５５のそれより大きくなるように設定されている
。捷だ制御電源Ｖ８ｓは主電源ＶＤＤに対してＯ＜ｖｓ
ｓ＜ＶＤＤなる所定の値に設定されている。入力信号Ｖ
１ＮはショットキーＧａＡｓダイオード５６を介してＥ
ＦＥＴ５１のデートに供給されると同時に、ＤＦＥＴ５
３のダートにも直接供給されるようになっている。出力
信号Ｖ。ＵＴはＥＦＥＴ５１のドレインから取出される
。
１ との回路の動作は次のように説明できる。
まず入力信号ｖＩＮが篩レベル■□であると、ドライバ
のＥＦＥＴ、５７とＤＦＥＴ、５．９はオン（導通状態
）となる。その条件は、ＤＦＥＴ５２のピンチオフ電’
、ｃ −ｔ ｖ、 、ＥＦＥＴ ｓ １のスレッショル
ド電圧を′１゜ Ｖｔｈとすると、 ・・ ｖ、 ＞ ｖ８８＋ ｖ、
■■Ｈ”１）＞Ｖｔｈ
（拶と表わされる。但し、■、２は負、Ｖｔｈは正であ
り、また■９はダイオード５６の両端電圧（はぼ立上シ
ミ圧）である。
のＥＦＥＴ、５７とＤＦＥＴ、５．９はオン（導通状態
）となる。その条件は、ＤＦＥＴ５２のピンチオフ電’
、ｃ −ｔ ｖ、 、ＥＦＥＴ ｓ １のスレッショル
ド電圧を′１゜ Ｖｔｈとすると、 ・・ ｖ、 ＞ ｖ８８＋ ｖ、
■■Ｈ”１）＞Ｖｔｈ
（拶と表わされる。但し、■、２は負、Ｖｔｈは正であ
り、また■９はダイオード５６の両端電圧（はぼ立上シ
ミ圧）である。
このとき、ＤＦＥＴ５３がオンであって、その飽和ドレ
イン電流がＤＦＥＴ５５のそれよシ大きいことから、Ｄ
ＦＥＴ５．９のドレイン電位はほぼｖＳｓとなり、これ
が負荷のＤＦＥＴ、５２のケ“−トに印加される。一方
、ＥＦＥＴ ５１がオンで耳〉るから、もしＤＦＥＴ
５２がオンであれＱづ：主’＃ｌに源ＶＤＤからＤＦＥ
Ｔ、’ｊ、？→ダイオード５４１．５４２→ＥＦＥＴ５
７を通って接地へと電流が流れる。このとき出力端知５
位をｖｏＵＴｌ、ダイオード５４１，５４２’ での電
圧降下を２×ＶＤとすると、ＤＦＥＴ、５２のソース電
位はｖｏＵＴ、＋２×ＶＤ である。ＤＦＥＴ、５２のピンチオフ電圧をｖ、１（負
）、とすれば、 １Ｖｓｓ＜ＶｏＵＴ１＋２×ＶＤ＋Ｖ、１ ■が
成立するとＤＦＥＴ５．？はオフ（非導通状態）と□゛
なる。そのだめの十分条件は、Ｖｏｏア≧０であるて、
ＤＦＥＴ ５２の過去の状態の如伺にかかわらず、入力
信号Ｖ工、が高レベルｖｌ（のとき、ＥＦＥＴ５１はオ
ン、ＤＦＥ’ｌｌ’ ５２はオフとなる。
イン電流がＤＦＥＴ５５のそれよシ大きいことから、Ｄ
ＦＥＴ５．９のドレイン電位はほぼｖＳｓとなり、これ
が負荷のＤＦＥＴ、５２のケ“−トに印加される。一方
、ＥＦＥＴ ５１がオンで耳〉るから、もしＤＦＥＴ
５２がオンであれＱづ：主’＃ｌに源ＶＤＤからＤＦＥ
Ｔ、’ｊ、？→ダイオード５４１．５４２→ＥＦＥＴ５
７を通って接地へと電流が流れる。このとき出力端知５
位をｖｏＵＴｌ、ダイオード５４１，５４２’ での電
圧降下を２×ＶＤとすると、ＤＦＥＴ、５２のソース電
位はｖｏＵＴ、＋２×ＶＤ である。ＤＦＥＴ、５２のピンチオフ電圧をｖ、１（負
）、とすれば、 １Ｖｓｓ＜ＶｏＵＴ１＋２×ＶＤ＋Ｖ、１ ■が
成立するとＤＦＥＴ５．？はオフ（非導通状態）と□゛
なる。そのだめの十分条件は、Ｖｏｏア≧０であるて、
ＤＦＥＴ ５２の過去の状態の如伺にかかわらず、入力
信号Ｖ工、が高レベルｖｌ（のとき、ＥＦＥＴ５１はオ
ン、ＤＦＥ’ｌｌ’ ５２はオフとなる。
次に入力信号■ＸＮが低レベルｖＬであると、ＤＦＥＴ
５３とＥＦＥＴ、５Ｚはオンとなる。その条件ばＶＬ
（ｖｓ８＋■ｒ）２ ■１３
− ｖＬ−ｖＤ＜ｖｔｈ ＜ｇと
表わされる。このとき、ＤＦＥＴ ５３がオフとなるの
でそのドレイン電位ＩＪ：はぼ主電動ｖＤＤ電位となり
、これがＤＦＥＴ５２のダートに印加される。
５３とＥＦＥＴ、５Ｚはオンとなる。その条件ばＶＬ
（ｖｓ８＋■ｒ）２ ■１３
− ｖＬ−ｖＤ＜ｖｔｈ ＜ｇと
表わされる。このとき、ＤＦＥＴ ５３がオフとなるの
でそのドレイン電位ＩＪ：はぼ主電動ｖＤＤ電位となり
、これがＤＦＥＴ５２のダートに印加される。
これによりＤＦＥＴ５２はオンとなシぞのソース電位は
はホＶＤＤとなる。従って出力イｈ号Ｖ。ＵＴ２はｖｏ
ＵＴ２＝ｖＩ）Ｄ−２×■ｏ ■となる
。
はホＶＤＤとなる。従って出力イｈ号Ｖ。ＵＴ２はｖｏ
ＵＴ２＝ｖＩ）Ｄ−２×■ｏ ■となる
。
以上のように、入力がＡ Ｌ／ペルＶＨ″′Ｃあると出
力はほぼ０（接地電位）、入力が低レベルＶＬであると
出力は０式で表わされる高レベルとなる。
力はほぼ０（接地電位）、入力が低レベルＶＬであると
出力は０式で表わされる高レベルとなる。
以上の動作をする条件をまとめると、
ｖ、、 ） ｖＳｓ＋ Ｖ、
■ｖ、、 −ｖ。＞ Ｖｔｈ ■
ｖ、８〈２×ＶＤ十Ｖ、１ ■Ｉ■Ｌ ＜
ｖｓＳ −ト ｖＴ１２
■■Ｌ−ＶＤ＜ｖ
ｔｈ■ Ｖ、Ｅ：Ｖ ＝Ｖ −２ＸＶ、 ■Ｈ０
ＵＴ２ ＤＤ Ｖ ＝Ｖ よＯ■ Ｉ＋ ０ＵＴ１ となる。以上の式において回路中にはダイオ−１４− ド順方向の立上り電圧相当の電位が発生していることが
前提となるが、これを満たすには微小′電流がダイオ−
１゛に流れているだけで十分でろる。
■ｖ、、 −ｖ。＞ Ｖｔｈ ■
ｖ、８〈２×ＶＤ十Ｖ、１ ■Ｉ■Ｌ ＜
ｖｓＳ −ト ｖＴ１２
■■Ｌ−ＶＤ＜ｖ
ｔｈ■ Ｖ、Ｅ：Ｖ ＝Ｖ −２ＸＶ、 ■Ｈ０
ＵＴ２ ＤＤ Ｖ ＝Ｖ よＯ■ Ｉ＋ ０ＵＴ１ となる。以上の式において回路中にはダイオ−１４− ド順方向の立上り電圧相当の電位が発生していることが
前提となるが、これを満たすには微小′電流がダイオ−
１゛に流れているだけで十分でろる。
この実施例では、■ＣＦＥＴ５７とＩ）ＦＥＴ５２は一
方がオンのどき他方がオフであって、主％、 ＋２Ｑ
”Ｄｎ−＋ＤＦＥＴ ５２ →ダイオード５４． 、５
４２−＋ＥＦＥＴ ５２→接地と流れる電流は殆んどな
い。クーまりＥＦＥＴ ５１とＤＦＥＴ、５２とは相補
型動作をするので、ここでの消費電力は極めて小さい。
方がオンのどき他方がオフであって、主％、 ＋２Ｑ
”Ｄｎ−＋ＤＦＥＴ ５２ →ダイオード５４． 、５
４２−＋ＥＦＥＴ ５２→接地と流れる電流は殆んどな
い。クーまりＥＦＥＴ ５１とＤＦＥＴ、５２とは相補
型動作をするので、ここでの消費電力は極めて小さい。
まだ出力部の駆動能力を増すにはＤＦＥＴ ５２ 、Ｅ
ＦＥＴ ５ Ｚの電流駆動能力を増せばよいが、駆動能
力を増しても上述のように相補型動作をするため、この
部分での消費電力増加はわずかである。
ＦＥＴ ５ Ｚの電流駆動能力を増せばよいが、駆動能
力を増しても上述のように相補型動作をするため、この
部分での消費電力増加はわずかである。
一方、主電源ＶＤＤ＋ＤＦＥＴ ５５−＋ＤＦＥＴ ５
３−＋制拘１電源Ｖｓ８の回路部は糸本的には反転動作
とレベルシフト動作を行うものであるが、その負荷はＤ
Ｆ′Ｂ２Ｔ５２のｒ−１・たけなので、駆動能力の小さ
い低消費電力構造としても高速性が損われることがない
。
３−＋制拘１電源Ｖｓ８の回路部は糸本的には反転動作
とレベルシフト動作を行うものであるが、その負荷はＤ
Ｆ′Ｂ２Ｔ５２のｒ−１・たけなので、駆動能力の小さ
い低消費電力構造としても高速性が損われることがない
。
次に検討すべき（徒前段からの電流の流れ込み（次段へ
の′電流の流れ出しと等価）による電力消費についてで
ある。これは、入力信号ｖＩＮが冒レベル■１にのとき
にのみ問題となる。この点については、ＥＦＥ’ｌ’、
！ｉ １のクランｆ電圧（ｒ−トからソースへ電流が流
れ出すときのダート・ソース間電圧）をＶ。１、とする
と、 ｖ１□〈ＶＤ十■。Ｌ■ を満たすことにより、電流の流れ込みがなく電力消費を
なくすことができる。
の′電流の流れ出しと等価）による電力消費についてで
ある。これは、入力信号ｖＩＮが冒レベル■１にのとき
にのみ問題となる。この点については、ＥＦＥ’ｌ’、
！ｉ １のクランｆ電圧（ｒ−トからソースへ電流が流
れ出すときのダート・ソース間電圧）をＶ。１、とする
と、 ｖ１□〈ＶＤ十■。Ｌ■ を満たすことにより、電流の流れ込みがなく電力消費を
なくすことができる。
以上のように本実施例の回路は、大駆動能力かつ低消費
電力という特徴を有することが明らかとなった。具体的
には例えば、 ■ｐ＋＝ ０．５Ｖ ｖＴ１２ ”” −０，５Ｖ ｖｔｈ＝ Ｏ？２Ｖ ｖ ＝ ０．８Ｖ ｖ ＝−０，７Ｖ Ｌ Ｖ＝：３Ｖ Ｄ ｖ＝ｉｖ Ｓ に設定すると１．■〜■の全ての式を満足するととがで
き、本実施例回路のインバータ動作が正常に行われる。
電力という特徴を有することが明らかとなった。具体的
には例えば、 ■ｐ＋＝ ０．５Ｖ ｖＴ１２ ”” −０，５Ｖ ｖｔｈ＝ Ｏ？２Ｖ ｖ ＝ ０．８Ｖ ｖ ＝−０，７Ｖ Ｌ Ｖ＝：３Ｖ Ｄ ｖ＝ｉｖ Ｓ に設定すると１．■〜■の全ての式を満足するととがで
き、本実施例回路のインバータ動作が正常に行われる。
次に上記動作条件を考慮して、インバータ回１
、路とこれを用いたリングオシレータ回路を試作−゛（
（じ、負荷容量を負わせた場合につき、そのダー自ト当
りの伝播遅延時間および消費電力を測定し、まだ比較の
ため第３図のＥ／Ｄ型ＤＣＦＬを用いたリングオシレー
タ回路を試作してその特性を測定した。そのデータを以
下に説明する。ＦＥＴおよびショットキーダイオード用
の活性層の形成はＣｒドープ半絶縁性ＧａＡｓ基板への
Ｓｌ の直接イオン注入により行った。注入条件は
第１表に示すとおシである。壕だ実施例回路のデバイス
寸法は第２表、比較例回路のデバイス寸法は第３表にそ
れぞれ示した。所望のＦＥＴ 、ショットキーダイオー
ド特性を得るだめにこのあと、ＡｓＨａ（１％）十Ａｒ
の雰囲気下で８５０℃、１５分間のキ′ヤップレスアニ
ールを行なった。次に、ＡｕＧｅオーミック電極を形成
しこのあとＦＥＴのショットキーゲート電極、ショット
キ〜ダイオー１７− ドのショットキー電極としてｐｔを蒸着し４． Ｏ０℃
のタンタ処理を用いてＦＥＴのピンチオフ電圧、スレッ
シュホールド電圧の制御を行ない、ＥＦＥＴのスレッシ
ュホールド電圧を０．２ Ｖ 、 ＤＦＥＴのピンチオ
フ電圧を−０，５ＶＫ設定した。
（じ、負荷容量を負わせた場合につき、そのダー自ト当
りの伝播遅延時間および消費電力を測定し、まだ比較の
ため第３図のＥ／Ｄ型ＤＣＦＬを用いたリングオシレー
タ回路を試作してその特性を測定した。そのデータを以
下に説明する。ＦＥＴおよびショットキーダイオード用
の活性層の形成はＣｒドープ半絶縁性ＧａＡｓ基板への
Ｓｌ の直接イオン注入により行った。注入条件は
第１表に示すとおシである。壕だ実施例回路のデバイス
寸法は第２表、比較例回路のデバイス寸法は第３表にそ
れぞれ示した。所望のＦＥＴ 、ショットキーダイオー
ド特性を得るだめにこのあと、ＡｓＨａ（１％）十Ａｒ
の雰囲気下で８５０℃、１５分間のキ′ヤップレスアニ
ールを行なった。次に、ＡｕＧｅオーミック電極を形成
しこのあとＦＥＴのショットキーゲート電極、ショット
キ〜ダイオー１７− ドのショットキー電極としてｐｔを蒸着し４． Ｏ０℃
のタンタ処理を用いてＦＥＴのピンチオフ電圧、スレッ
シュホールド電圧の制御を行ない、ＥＦＥＴのスレッシ
ュホールド電圧を０．２ Ｖ 、 ＤＦＥＴのピンチオ
フ電圧を−０，５ＶＫ設定した。
第１表
第２表
１８−
第 ３ 表
リングオシレータ回路は１５段であり、各段に容量負荷
として１辺５０μｍの正方形のショットキーダイオード
を出力ラインと接地端間に挿入した。その回路図を第６
図に示す。
として１辺５０μｍの正方形のショットキーダイオード
を出力ラインと接地端間に挿入した。その回路図を第６
図に示す。
、、−、，１，？ ｃ′伝播遅１時間“ｐ゛・消費電力
２°・論理振幅、・、、二、４Ｖを求めた結果を第４表
に示す。
２°・論理振幅、・、、二、４Ｖを求めた結果を第４表
に示す。
第４表
リングオシレータ各段の負荷容量は数ｐＦ〜１゜ｐＦ程
度であり、高集１ＧａＡｓ ＬＳＩで想定される回路内
部の負荷、外部回路の負荷条件に近いものでｄ−１って
、第４表の４１１］定結果は実際のＧａＡｓ ＬＳＩ中
の特性を示したものと考えてよい。本実施例の回路は、
τｐｄ−Ｐｄ槓という指標でみれば、Ｅ／Ｄ型ＤＣＦＬ
に比べて１１５以下であり、高速性、低消費電力性に優
れた回路であることが明らかとなった。しかも論理振幅
は１．４− Ｉ Ｖと犬きく、ＤＣＦＬに比べて２．５
倍になっている。当然、雑音余裕が大きいことが推定さ
れるが、本実施例回路の直流トランスファ曲線を測定し
たところ、第７図のようになった。図から明らかなよう
に、極めて良好な特性であり、雑音余裕も低レベル・１
） １、、：本実施例の回路において、ＥＦＥＴ５Ｚとり、
ＦＥＴ５２−の相補型動作のためにはＤＦＥＴ５５は本
質的ではないが、このＤＦＥＴ５．５ばＤＦＥＴ５，９
をオフからオンにするときの動作を高速にする上で大き
な意味をもつ。筐たショットキーダイオ＝＋ｐ ｓ ６
も同様に本質的ではないが、論理振幅が大きいためにこ
れがないとＥＦＥＴ５１のフランジ効果により、入力信
号レベルがＥＦＥＴのり２ンゾ電圧以上になると電流の
流れ込みが生じて消費電力増大をもたらす。従って低消
費電力性造とする上でこのショットキーダイオード５６
は有効に機能している。
度であり、高集１ＧａＡｓ ＬＳＩで想定される回路内
部の負荷、外部回路の負荷条件に近いものでｄ−１って
、第４表の４１１］定結果は実際のＧａＡｓ ＬＳＩ中
の特性を示したものと考えてよい。本実施例の回路は、
τｐｄ−Ｐｄ槓という指標でみれば、Ｅ／Ｄ型ＤＣＦＬ
に比べて１１５以下であり、高速性、低消費電力性に優
れた回路であることが明らかとなった。しかも論理振幅
は１．４− Ｉ Ｖと犬きく、ＤＣＦＬに比べて２．５
倍になっている。当然、雑音余裕が大きいことが推定さ
れるが、本実施例回路の直流トランスファ曲線を測定し
たところ、第７図のようになった。図から明らかなよう
に、極めて良好な特性であり、雑音余裕も低レベル・１
） １、、：本実施例の回路において、ＥＦＥＴ５Ｚとり、
ＦＥＴ５２−の相補型動作のためにはＤＦＥＴ５５は本
質的ではないが、このＤＦＥＴ５．５ばＤＦＥＴ５，９
をオフからオンにするときの動作を高速にする上で大き
な意味をもつ。筐たショットキーダイオ＝＋ｐ ｓ ６
も同様に本質的ではないが、論理振幅が大きいためにこ
れがないとＥＦＥＴ５１のフランジ効果により、入力信
号レベルがＥＦＥＴのり２ンゾ電圧以上になると電流の
流れ込みが生じて消費電力増大をもたらす。従って低消
費電力性造とする上でこのショットキーダイオード５６
は有効に機能している。
また第５図から明らかなように、本実施例の回路では製
造上プロセス制御が難しいＥＦＥＴは１個しか用いてい
す、他は全て製造の容易なりＦＥＴである。
造上プロセス制御が難しいＥＦＥＴは１個しか用いてい
す、他は全て製造の容易なりＦＥＴである。
その結果、本実施例回路の製造歩留シはＥ／Ｄ型ＤＣＦ
Ｌと基本的に同一レベルと考えてよく、ＩＣの性能／価
格比は高いものとなる。このように製造歩留゛必要性は
本発明の利点を減じるものではない。
Ｌと基本的に同一レベルと考えてよく、ＩＣの性能／価
格比は高いものとなる。このように製造歩留゛必要性は
本発明の利点を減じるものではない。
ｉ’；ｉ −２１一
部で例えばショットキーダイオードにょシ主電源ｖＤＤ
の電圧を落とすことで制御電源ｖ８．を得ることができ
、ＩＣ外部からは単一電源動作のようにして動作させ得
るからである。
の電圧を落とすことで制御電源ｖ８．を得ることができ
、ＩＣ外部からは単一電源動作のようにして動作させ得
るからである。
本発明の回路は、電源電圧Ｖ、Ｖ、シヨＤＤ
８８ ットキーダイオード５４．５６の個数や逆方向飽和電流
（これはダイオード接合面積による）、ＤＦＫＴのピン
チオフ電圧、ＥＦＥＴのスレッショルド電圧などを変え
ることで論理振幅を大きくすることもできる。従ってＴ
ＴＬコン′バチプルのレベルで動作させることも可能で
あｐ、ＧａＡｓ Ｉ Ｃと他の回路とのインタフェース
方式の問題も解決できる。
８８ ットキーダイオード５４．５６の個数や逆方向飽和電流
（これはダイオード接合面積による）、ＤＦＫＴのピン
チオフ電圧、ＥＦＥＴのスレッショルド電圧などを変え
ることで論理振幅を大きくすることもできる。従ってＴ
ＴＬコン′バチプルのレベルで動作させることも可能で
あｐ、ＧａＡｓ Ｉ Ｃと他の回路とのインタフェース
方式の問題も解決できる。
またラインドライブなどのためドライブ能力を増したい
場合には、ＥＦＥＴ５１ 、 ＤＦＥＴ、５２のダート
幅を大きくすればよく、それにもかかわらず相補型動作
のため消費電力は大きくならないという利点をもつ。
場合には、ＥＦＥＴ５１ 、 ＤＦＥＴ、５２のダート
幅を大きくすればよく、それにもかかわらず相補型動作
のため消費電力は大きくならないという利点をもつ。
以上詳述したように本発明によれば、従来のＢＦＬや５
ＤＦＬ、並みのデバイス数とＤＣＦＬ並みのゾ２２− ロセス技術でこれらの回路より格段に優れた高速性、大
駆動能力および低消費電力性を実現することが可能とな
り、ＧａＡｓ Ｉ ＣのＬＳＩ化に果たす役割は極めて
太きい。
ＤＦＬ、並みのデバイス数とＤＣＦＬ並みのゾ２２− ロセス技術でこれらの回路より格段に優れた高速性、大
駆動能力および低消費電力性を実現することが可能とな
り、ＧａＡｓ Ｉ ＣのＬＳＩ化に果たす役割は極めて
太きい。
なお、以上の説明では専らＧａＡｓ Ｉ Ｃを用いた例
を示したが、ＭＥＳ ＦＥＴを構成ＦＥＴとしている点
から、他の半導体材料、例えばＩｎＰ 、 Ｓｌ等を用
いた場合にも本発明を適用することが可能である。まだ
第５図においてＤＦＥＴ５５はＤＦＦＩ：Ｔ５Ｊの負荷
としての役割をもつものであるから、これを抵抗に置換
しても同様の効果が得られる。
を示したが、ＭＥＳ ＦＥＴを構成ＦＥＴとしている点
から、他の半導体材料、例えばＩｎＰ 、 Ｓｌ等を用
いた場合にも本発明を適用することが可能である。まだ
第５図においてＤＦＥＴ５５はＤＦＦＩ：Ｔ５Ｊの負荷
としての役割をもつものであるから、これを抵抗に置換
しても同様の効果が得られる。
第１図はＢＦＬと呼ばれるＧａＡｓ ＭＥＳ ＦＥＴを
用い論理ケ１−ト回路の回路図、第２図ば５ＤＦＬと呼
ばれるＧａＡｓ ＭＥＳ ＦＥＴを用いた論理ダート回
路の回路図、第３図はＤＣＦＬと呼ばれるＧａＡｓ Ｍ
ＥＳ ＦＥＴを用いた論理ダート回路の回路図、第４図
は従来の各積論理回路の速度消費電力の領域を示した図
、第５図は本発明の一実施例のＧａＡｇ Ｉ Ｃ用の基
本論理回路の回路図、第６図は第５図の回路により試作
したリングオシレータを示す図、第７図は同じく第５図
の回路を実際に試作して測定した入力−出力特性を示す
図である。 ５ ノーＥＦＥＴ （＊ １ のＧａＡ、ｓ Ｆ
ＥＴ ） 、 ５ ２−ＤＦＢＴ（第２のＧａＡ
ｓ ＦＥＴ ）、５３−１）ＦＥＴ （第３のＧａＡｓ
ＦＥＴ ）、ｓ ５−ＤＦＥＴ （第４のＧａＡｓ Ｆ
ＥＴ ）、５４１ 。 ５４２ 、５６ ＝・ショットキーＧａＡｓダイオード
、ＶＤＤ・・・主電源”ｓｓ・・・ｉＩＩ御電源。 出願人 工業技術院長 石板誠−
用い論理ケ１−ト回路の回路図、第２図ば５ＤＦＬと呼
ばれるＧａＡｓ ＭＥＳ ＦＥＴを用いた論理ダート回
路の回路図、第３図はＤＣＦＬと呼ばれるＧａＡｓ Ｍ
ＥＳ ＦＥＴを用いた論理ダート回路の回路図、第４図
は従来の各積論理回路の速度消費電力の領域を示した図
、第５図は本発明の一実施例のＧａＡｇ Ｉ Ｃ用の基
本論理回路の回路図、第６図は第５図の回路により試作
したリングオシレータを示す図、第７図は同じく第５図
の回路を実際に試作して測定した入力−出力特性を示す
図である。 ５ ノーＥＦＥＴ （＊ １ のＧａＡ、ｓ Ｆ
ＥＴ ） 、 ５ ２−ＤＦＢＴ（第２のＧａＡ
ｓ ＦＥＴ ）、５３−１）ＦＥＴ （第３のＧａＡｓ
ＦＥＴ ）、ｓ ５−ＤＦＥＴ （第４のＧａＡｓ Ｆ
ＥＴ ）、５４１ 。 ５４２ 、５６ ＝・ショットキーＧａＡｓダイオード
、ＶＤＤ・・・主電源”ｓｓ・・・ｉＩＩ御電源。 出願人 工業技術院長 石板誠−
Claims (2)
- （１） インバータ回路のドライバと々るノーマリオ
フ型の第１のＧａＡｓ ＦＥＴおよび負荷となるノーマ
リオン型の第２のＧａＡｓ ＦＥＴと、これら第１゜第
２のＧａＡｓ ＦＥＴ０間に介在させたレベルシフト用
のＧａＡｓダイオードと、前記第１のＧａＡｓ ＦＥＴ
の＋”−トに供給される入力信号により制御されて所定
の制御電源を選択的に前記第２のＧａＡｓ ＦＥＴのダ
ートに供給するノーマリオン型の第３のＧａＡａ ＦＥ
Ｔと、ダート・ソース間を共通接続して前記第２のＧａ
Ａｓ ＦＥＴのドレイン・ケゝ−ト間に介在させたノー
マリオン型の第４のＧａＡ、ｓ ＦＥＴとを集積して構
成され、前記入力信号が高レベルのとき前記第１および
第３のＧａＡｓ ＦＥＴがオン、第２のＧａＡｓ ＦＥ
Ｔがオフとなシ、前記入力信号が低レベルのとき前記第
１および第３のＧａＡｓ ＦＥＴがオフ、第２のＧａＡ
ｓ ＦＥＴがオンとなるように各部の電位関係を設定し
たことを特徴とするＧａＡｓ論理集積回路。 - （２） 前記第３のＧａＡｓ ＦＥＴは、その飽和ド
レイン電流が前記第４のＧａＡｓ ＦＥＴのそれよシ大
きく設定されている特許請求の範囲第１項記載のＧａＡ
ｓ論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037500A JPS59163857A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037500A JPS59163857A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59163857A true JPS59163857A (ja) | 1984-09-14 |
| JPH0347777B2 JPH0347777B2 (ja) | 1991-07-22 |
Family
ID=12499241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58037500A Granted JPS59163857A (ja) | 1983-03-09 | 1983-03-09 | ＧａＡｓ論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163857A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0222369A2 (en) * | 1985-11-13 | 1987-05-20 | Matsushita Electric Industrial Co., Ltd. | Gate circuit |
| JPH0223720A (ja) * | 1988-07-13 | 1990-01-25 | Sumitomo Electric Ind Ltd | 半導体回路 |
| US6882178B2 (en) | 2002-06-24 | 2005-04-19 | Oki Electric Industry Co., Ltd. | Input circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55111179A (en) * | 1979-02-13 | 1980-08-27 | Thomson Csf | Field effect transistor structure* saturated resistor including same structure* field effect transistor and logic circuit |
| JPS5646340A (en) * | 1979-09-22 | 1981-04-27 | Nippon Telegr & Teleph Corp <Ntt> | Logic circuit using schottky or p-n junction gate type field effect transistor |
-
1983
- 1983-03-09 JP JP58037500A patent/JPS59163857A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55111179A (en) * | 1979-02-13 | 1980-08-27 | Thomson Csf | Field effect transistor structure* saturated resistor including same structure* field effect transistor and logic circuit |
| JPS5646340A (en) * | 1979-09-22 | 1981-04-27 | Nippon Telegr & Teleph Corp <Ntt> | Logic circuit using schottky or p-n junction gate type field effect transistor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0222369A2 (en) * | 1985-11-13 | 1987-05-20 | Matsushita Electric Industrial Co., Ltd. | Gate circuit |
| JPH0223720A (ja) * | 1988-07-13 | 1990-01-25 | Sumitomo Electric Ind Ltd | 半導体回路 |
| US6882178B2 (en) | 2002-06-24 | 2005-04-19 | Oki Electric Industry Co., Ltd. | Input circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0347777B2 (ja) | 1991-07-22 |
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