JPH05160717A - Ｎａｎｄ回路 - Google Patents
Ｎａｎｄ回路Info
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- JPH05160717A JPH05160717A JP3318276A JP31827691A JPH05160717A JP H05160717 A JPH05160717 A JP H05160717A JP 3318276 A JP3318276 A JP 3318276A JP 31827691 A JP31827691 A JP 31827691A JP H05160717 A JPH05160717 A JP H05160717A
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- drain
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Abstract
(57)【要約】
【目的】 入力端子間の遅延時間の相違がないＮＡＮＤ
回路を提供する。 【構成】 飽和電流をデプレッション形ＦＥＴの飽和電
流の１／２以上かつ１倍未満に設定した２個のエンハン
スメント形ＦＥＴ１，２を並列に接続し、そのソースを
電源ＶＳＳに、ゲートを２個の入力端子５，６に、ドレ
インをソースとゲートを短絡したデプレッション形ＦＥ
Ｔ３のソースおよび出力端子８にそれぞれ接続する。ま
た、デプレッション形ＦＥＴ３のドレインを電源ＶＤＤ
に接続する。
回路を提供する。 【構成】 飽和電流をデプレッション形ＦＥＴの飽和電
流の１／２以上かつ１倍未満に設定した２個のエンハン
スメント形ＦＥＴ１，２を並列に接続し、そのソースを
電源ＶＳＳに、ゲートを２個の入力端子５，６に、ドレ
インをソースとゲートを短絡したデプレッション形ＦＥ
Ｔ３のソースおよび出力端子８にそれぞれ接続する。ま
た、デプレッション形ＦＥＴ３のドレインを電源ＶＤＤ
に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、ＮＡＮＤ回路に関す
る。
る。
【０００２】
【従来の技術】ＧａＡｓをはじめとする化合物半導体
は、現在広く用いられているシリコンと比較して移動度
が大きいことから高速性に優れ、また電源電圧を低く設
定できるため低消費電力化が可能であり注目されてい
る。特にＧａＡｓＦＥＴを用いて構成するＤＣＦＬ（ダ
イレクト・カップルド・ＦＥＴ・ロジック、Ｄｉｒｅｃ
ｔＣｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路は、特に
低消費電力かつ高速な回路として有望である。このＤＣ
ＦＬ回路でＮＡＮＤ回路を構成する場合の例として２入
力ＮＡＮＤ回路を図３に示す。この回路の構成について
以下図３を参照しながら説明を行う。回路は、直列に接
続された２個のエンハンスメント形ＦＥＴ（以下ＥＦＥ
Ｔと記す）１，２と、１個のデプレッション形ＦＥＴ
（以下ＤＦＥＴと記す）３から構成されている。２個の
入力端子５，６はそれぞれＥＦＥＴ１，２のゲートに接
続され、ＥＦＥＴ２のソースは電源ＶＳＳに、ＥＦＥＴ
１のドレインはＤＦＥＴ３のゲートおよびソースに接続
するとともに出力端子８に接続される。またＤＦＥＴ３
のドレインは電源ＶＤＤに接続され、ここでＶＤＤ＞Ｖ
ＳＳであり、通常ＶＤＤ−ＶＳＳ＝１Ｖから２Ｖの範囲
で用いられる。
は、現在広く用いられているシリコンと比較して移動度
が大きいことから高速性に優れ、また電源電圧を低く設
定できるため低消費電力化が可能であり注目されてい
る。特にＧａＡｓＦＥＴを用いて構成するＤＣＦＬ（ダ
イレクト・カップルド・ＦＥＴ・ロジック、Ｄｉｒｅｃ
ｔＣｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路は、特に
低消費電力かつ高速な回路として有望である。このＤＣ
ＦＬ回路でＮＡＮＤ回路を構成する場合の例として２入
力ＮＡＮＤ回路を図３に示す。この回路の構成について
以下図３を参照しながら説明を行う。回路は、直列に接
続された２個のエンハンスメント形ＦＥＴ（以下ＥＦＥ
Ｔと記す）１，２と、１個のデプレッション形ＦＥＴ
（以下ＤＦＥＴと記す）３から構成されている。２個の
入力端子５，６はそれぞれＥＦＥＴ１，２のゲートに接
続され、ＥＦＥＴ２のソースは電源ＶＳＳに、ＥＦＥＴ
１のドレインはＤＦＥＴ３のゲートおよびソースに接続
するとともに出力端子８に接続される。またＤＦＥＴ３
のドレインは電源ＶＤＤに接続され、ここでＶＤＤ＞Ｖ
ＳＳであり、通常ＶＤＤ−ＶＳＳ＝１Ｖから２Ｖの範囲
で用いられる。
【０００３】次に図４に示した各ＦＥＴの電圧電流特性
を参照して、この回路の動作について説明する。なお図
４の電圧軸は、出力電圧−ＶＳＳであり、図において、
１０は単独のＥＦＥＴのオン状態のソース・ドレイン間
の電圧電流特性、１４は直列に接続した２個のＥＦＥＴ
のオン状態のソース・ドレイン間の電圧電流特性、１２
はＤＦＥＴのソース・ドレイン間の電流電圧特性、１３
はＥＦＥＴのゲート・ソース間の電圧電流特性であり次
段のＤＣＦＬ回路の入力端子の電流電圧特性に相当す
る。入力信号の少なくとも一方がローレベル（通常ＶＳ
Ｓ＋０．１Ｖ程度）が入力されているときには、ＥＦＥ
Ｔ１，２の少なくとも一方はオフ状態であるためＤＦＥ
Ｔ３の電流はＥＦＥＴ１，２側には流れずに次段の入力
端子に流れ込むので、図４におけるＤＦＥＴの電圧電流
特性１２と、ＥＦＥＴのゲート・ソース間の電圧電流特
性１３が交差する点Ａの電圧が出力される。この電圧が
出力のハイレベルとなる。また入力信号が共にハイレベ
ル（通常ＥＦＥＴのゲート順方向オン電圧程度）の時は
２つのＥＦＥＴ１，２が共にオン状態となりＤＦＥＴ３
の電流はＥＦＥＴ１，２を通してながれ、出力端子８に
は図４に示した２つのＥＦＥＴのソース・ドレイン電圧
電流特性１４とＤＦＥＴのソース・ドレイン電圧電流特
性１２が交差する点Ｂに対応する電圧が出力される。こ
の電圧が出力のローレベルとなる。以上のようにこの回
路は、入力が共にハイレベルの時にのみローレベルを出
力し、そのほかの時はハイレベルを出力するＮＡＮＤ回
路の動作をする。
を参照して、この回路の動作について説明する。なお図
４の電圧軸は、出力電圧−ＶＳＳであり、図において、
１０は単独のＥＦＥＴのオン状態のソース・ドレイン間
の電圧電流特性、１４は直列に接続した２個のＥＦＥＴ
のオン状態のソース・ドレイン間の電圧電流特性、１２
はＤＦＥＴのソース・ドレイン間の電流電圧特性、１３
はＥＦＥＴのゲート・ソース間の電圧電流特性であり次
段のＤＣＦＬ回路の入力端子の電流電圧特性に相当す
る。入力信号の少なくとも一方がローレベル（通常ＶＳ
Ｓ＋０．１Ｖ程度）が入力されているときには、ＥＦＥ
Ｔ１，２の少なくとも一方はオフ状態であるためＤＦＥ
Ｔ３の電流はＥＦＥＴ１，２側には流れずに次段の入力
端子に流れ込むので、図４におけるＤＦＥＴの電圧電流
特性１２と、ＥＦＥＴのゲート・ソース間の電圧電流特
性１３が交差する点Ａの電圧が出力される。この電圧が
出力のハイレベルとなる。また入力信号が共にハイレベ
ル（通常ＥＦＥＴのゲート順方向オン電圧程度）の時は
２つのＥＦＥＴ１，２が共にオン状態となりＤＦＥＴ３
の電流はＥＦＥＴ１，２を通してながれ、出力端子８に
は図４に示した２つのＥＦＥＴのソース・ドレイン電圧
電流特性１４とＤＦＥＴのソース・ドレイン電圧電流特
性１２が交差する点Ｂに対応する電圧が出力される。こ
の電圧が出力のローレベルとなる。以上のようにこの回
路は、入力が共にハイレベルの時にのみローレベルを出
力し、そのほかの時はハイレベルを出力するＮＡＮＤ回
路の動作をする。
【０００４】
【発明が解決しようとする課題】従来のＮＡＮＤ回路に
は、信号が入力されるＥＦＥＴ１，２が直列に接続され
ているために、入力端子から見た容量が異なることと、
またそれぞれのＥＦＥＴ１，２が充放電すべき容量も異
なることによって、入力信号を印加する端子によって遅
延時間が異なるという問題があった。
は、信号が入力されるＥＦＥＴ１，２が直列に接続され
ているために、入力端子から見た容量が異なることと、
またそれぞれのＥＦＥＴ１，２が充放電すべき容量も異
なることによって、入力信号を印加する端子によって遅
延時間が異なるという問題があった。
【０００５】本発明の目的は、このような問題を解決し
たＮＡＮＤ回路を提供することにある。
たＮＡＮＤ回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、複数個のエン
ハンスメント形ＦＥＴと１個のデプレッション形ＦＥＴ
から構成され、エンハンスメント形ＦＥＴのすべてのソ
ースは第１の電源に、すべてのドレインはデプレッショ
ン形ＦＥＴのゲートとソースに接続され、デプレッショ
ン形ＦＥＴのドレインは第１の電源より電圧が高い第２
の電源に接続され、入力はそれぞれのエンハンスメント
形ＦＥＴのゲートに入力され、デプレッション形ＦＥＴ
のゲートおよびソースとエンハンスメント形ＦＥＴのド
レインの接続点より出力信号を取り出すＮＡＮＤ回路で
あって、すべてのエンハンスメント形ＦＥＴがオン状態
の時のエンハンスメント形ＦＥＴのドレイン電流の総和
が、ゲート・ソース間電圧が０Ｖでドレイン・ゲート間
電圧が第１と第２の電源の電圧差に等しいときのデプレ
ッション形ＦＥＴのドレイン電流より大きく、かつ、少
なくとも１つのエンハンスメント形ＦＥＴがオフ状態の
時のエンハンスメント形ＦＥＴのドレイン電流の総和が
ゲート・ソース間電圧が０Ｖでドレイン・ゲート間電圧
が第１と第２の電源の電圧差に等しいときのデプレッシ
ョン形ＦＥＴのドレイン電流より小さくなるように各Ｆ
ＥＴの寸法を設定することを特徴とする。
ハンスメント形ＦＥＴと１個のデプレッション形ＦＥＴ
から構成され、エンハンスメント形ＦＥＴのすべてのソ
ースは第１の電源に、すべてのドレインはデプレッショ
ン形ＦＥＴのゲートとソースに接続され、デプレッショ
ン形ＦＥＴのドレインは第１の電源より電圧が高い第２
の電源に接続され、入力はそれぞれのエンハンスメント
形ＦＥＴのゲートに入力され、デプレッション形ＦＥＴ
のゲートおよびソースとエンハンスメント形ＦＥＴのド
レインの接続点より出力信号を取り出すＮＡＮＤ回路で
あって、すべてのエンハンスメント形ＦＥＴがオン状態
の時のエンハンスメント形ＦＥＴのドレイン電流の総和
が、ゲート・ソース間電圧が０Ｖでドレイン・ゲート間
電圧が第１と第２の電源の電圧差に等しいときのデプレ
ッション形ＦＥＴのドレイン電流より大きく、かつ、少
なくとも１つのエンハンスメント形ＦＥＴがオフ状態の
時のエンハンスメント形ＦＥＴのドレイン電流の総和が
ゲート・ソース間電圧が０Ｖでドレイン・ゲート間電圧
が第１と第２の電源の電圧差に等しいときのデプレッシ
ョン形ＦＥＴのドレイン電流より小さくなるように各Ｆ
ＥＴの寸法を設定することを特徴とする。
【０００７】
【実施例】図１に本発明の実施例である２入力ＮＡＮＤ
回路の回路図を示す。回路はソースおよびドレインが並
列に接続された２個のＥＦＥＴ１，２と、このＥＦＥＴ
１，２のドレインにゲートとソースが接続されたＤＦＥ
Ｔ３から構成され、ＥＦＥＴ１，２のゲートは２個の入
力端子５，６に、ＥＦＥＴ１，２のドレインとＤＦＥＴ
３のゲートおよびソースの接続点が出力端子に、ＥＦＥ
Ｔ１，２のソースが電源ＶＳＳに、ＤＦＥＴ３のドレイ
ンが電源ＶＤＤに接続されている。
回路の回路図を示す。回路はソースおよびドレインが並
列に接続された２個のＥＦＥＴ１，２と、このＥＦＥＴ
１，２のドレインにゲートとソースが接続されたＤＦＥ
Ｔ３から構成され、ＥＦＥＴ１，２のゲートは２個の入
力端子５，６に、ＥＦＥＴ１，２のドレインとＤＦＥＴ
３のゲートおよびソースの接続点が出力端子に、ＥＦＥ
Ｔ１，２のソースが電源ＶＳＳに、ＤＦＥＴ３のドレイ
ンが電源ＶＤＤに接続されている。
【０００８】図２は、本実施例に用いたＦＥＴの電流電
圧特性を示す図であり、電圧軸は出力電圧−ＶＳＳであ
る。図において１０は単独のＥＦＥＴのオン状態のソー
ス・ドレイン電流電圧特性、１１は２個のＥＦＥＴを並
列に接続し共にオン状態であるときのソース・ドレイン
電流電圧特性で電流は単独のＥＦＥＴの電流電圧特性１
０のちょうど２倍になる。さらに１２はＤＦＥＴのゲー
ト・ソース間電圧０Ｖの時のソース・ドレイン電流電圧
特性、１３はＥＦＥＴのゲート・ソース電流電圧特性で
あり次段のＤＣＦＬ回路の入力の特性に相当する。ま
た、ソース・ドレイン間にＶＤＤ−ＶＳＳを印加したと
きのＥＦＥＴのオン状態の電流をＩＥ、ＤＦＥＴのゲー
ト・ソース間電圧０Ｖでソース・ドレイン間にＶＤＤ−
ＶＳＳを印加した時の電流値（これは図２において電流
軸との切片にあたる）をＩＤ０としたとき ＩＤ０／２＜ＩＥ＜ＩＤ０ の条件を満たすように、ＦＥＴの寸法を設定した。
圧特性を示す図であり、電圧軸は出力電圧−ＶＳＳであ
る。図において１０は単独のＥＦＥＴのオン状態のソー
ス・ドレイン電流電圧特性、１１は２個のＥＦＥＴを並
列に接続し共にオン状態であるときのソース・ドレイン
電流電圧特性で電流は単独のＥＦＥＴの電流電圧特性１
０のちょうど２倍になる。さらに１２はＤＦＥＴのゲー
ト・ソース間電圧０Ｖの時のソース・ドレイン電流電圧
特性、１３はＥＦＥＴのゲート・ソース電流電圧特性で
あり次段のＤＣＦＬ回路の入力の特性に相当する。ま
た、ソース・ドレイン間にＶＤＤ−ＶＳＳを印加したと
きのＥＦＥＴのオン状態の電流をＩＥ、ＤＦＥＴのゲー
ト・ソース間電圧０Ｖでソース・ドレイン間にＶＤＤ−
ＶＳＳを印加した時の電流値（これは図２において電流
軸との切片にあたる）をＩＤ０としたとき ＩＤ０／２＜ＩＥ＜ＩＤ０ の条件を満たすように、ＦＥＴの寸法を設定した。
【０００９】図２を用いて本実施例の動作を以下説明す
る。まず２つの入力が共にローレベルの時にはＥＦＥＴ
１，２は共にオフ状態であり、ＤＦＥＴ３に流れる電流
は次段に流れ込むので、出力電圧はＤＦＥＴの電流電圧
特性１２とＥＦＥＴのゲート・ソース電圧電流特性１３
の交点Ａに相当する電圧が出力される。つぎにいずれか
一方の入力にハイレベル、他方にローレベルが入力され
た場合には、もしも次段のＤＣＦＬ回路のＥＦＥＴのゲ
ート・ソース間電流が存在しないときは、ＥＦＥＴが１
個の電流電圧特性１０とＤＦＥＴの電流電圧特性１２の
交点Ｂに相当する電圧が出力されるが、次段にＤＣＦＬ
回路が接続されているときの出力電圧は次段のゲートで
クランプされて、ＤＦＥＴの電流電圧特性１２とＥＦＥ
Ｔのゲート・ソース電圧電流特性１３の交点Ａに相当す
る電圧となる。また入力が共にハイレベルの時はＤＦＥ
Ｔ３の電流は２個のＥＦＥＴ１，２に流れるので並列接
続のＥＦＥＴの電流電圧特性１１とＤＦＥＴの電流電圧
特性１２の交点Ｃに相当する電圧が出力され、これはロ
ーレベルとなる。本実施例においては、ＥＦＥＴ１，２
が並列に接続されているためにどちらの入力端子も等価
であり、入力端子による遅延時間の相違は観測されなか
った。
る。まず２つの入力が共にローレベルの時にはＥＦＥＴ
１，２は共にオフ状態であり、ＤＦＥＴ３に流れる電流
は次段に流れ込むので、出力電圧はＤＦＥＴの電流電圧
特性１２とＥＦＥＴのゲート・ソース電圧電流特性１３
の交点Ａに相当する電圧が出力される。つぎにいずれか
一方の入力にハイレベル、他方にローレベルが入力され
た場合には、もしも次段のＤＣＦＬ回路のＥＦＥＴのゲ
ート・ソース間電流が存在しないときは、ＥＦＥＴが１
個の電流電圧特性１０とＤＦＥＴの電流電圧特性１２の
交点Ｂに相当する電圧が出力されるが、次段にＤＣＦＬ
回路が接続されているときの出力電圧は次段のゲートで
クランプされて、ＤＦＥＴの電流電圧特性１２とＥＦＥ
Ｔのゲート・ソース電圧電流特性１３の交点Ａに相当す
る電圧となる。また入力が共にハイレベルの時はＤＦＥ
Ｔ３の電流は２個のＥＦＥＴ１，２に流れるので並列接
続のＥＦＥＴの電流電圧特性１１とＤＦＥＴの電流電圧
特性１２の交点Ｃに相当する電圧が出力され、これはロ
ーレベルとなる。本実施例においては、ＥＦＥＴ１，２
が並列に接続されているためにどちらの入力端子も等価
であり、入力端子による遅延時間の相違は観測されなか
った。
【００１０】
【発明の効果】以上のように本発明によると、入力信号
が印加されるＥＦＥＴは並列に接続されているため、入
力からみた容量、それぞれのＥＦＥＴが充放電すべき容
量が等しいために、入力端子による遅延時間の差異は本
質的に起こらない。これにより、回路設計やレイアウト
設計時において入力端子を区別する必要がなくなるため
設計工数の低減が図られる。
が印加されるＥＦＥＴは並列に接続されているため、入
力からみた容量、それぞれのＥＦＥＴが充放電すべき容
量が等しいために、入力端子による遅延時間の差異は本
質的に起こらない。これにより、回路設計やレイアウト
設計時において入力端子を区別する必要がなくなるため
設計工数の低減が図られる。
【図１】本発明の実施例を示す回路図である。
【図２】図１に示した実施例に使用したＦＥＴの電流電
圧特性図である。
圧特性図である。
【図３】従来例を示す回路図である。
【図４】図３に示した例に使用したＦＥＴの電流電圧特
性図である。
性図である。
１，２ エンハンスメント形ＦＥＴ ３ デプレッション形ＦＥＴ ５，６ 入力端子 ８ 出力端子 １０ ＥＦＥＴのオン状態でのソース・ドレイン間電流
電圧特性 １１ ２個のＥＦＥＴを並列接続したときのオン状態で
のソース・ドレイン間電流電圧特性 １２ ＤＦＥＴのゲート・ソース間電圧０Ｖ時のソース
・ドレイン電流電圧特性 １３ ＥＦＥＴのゲート・ソース間電流電圧特性 １４ ２個のＥＦＥＴを直列接続したときのオン状態で
のソース・ドレイン間電流電圧特性
電圧特性 １１ ２個のＥＦＥＴを並列接続したときのオン状態で
のソース・ドレイン間電流電圧特性 １２ ＤＦＥＴのゲート・ソース間電圧０Ｖ時のソース
・ドレイン電流電圧特性 １３ ＥＦＥＴのゲート・ソース間電流電圧特性 １４ ２個のＥＦＥＴを直列接続したときのオン状態で
のソース・ドレイン間電流電圧特性
Claims (1)
- 【請求項１】複数個のエンハンスメント形ＦＥＴと１個
のデプレッション形ＦＥＴから構成され、エンハンスメ
ント形ＦＥＴのすべてのソースは第１の電源に、すべて
のドレインはデプレッション形ＦＥＴのゲートとソース
に接続され、デプレッション形ＦＥＴのドレインは第１
の電源より電圧が高い第２の電源に接続され、入力はそ
れぞれのエンハンスメント形ＦＥＴのゲートに入力さ
れ、デプレッション形ＦＥＴのゲートおよびソースとエ
ンハンスメント形ＦＥＴのドレインの接続点より出力信
号を取り出すＮＡＮＤ回路であって、 すべてのエンハンスメント形ＦＥＴがオン状態の時のエ
ンハンスメント形ＦＥＴのドレイン電流の総和が、ゲー
ト・ソース間電圧が０Ｖでドレイン・ゲート間電圧が第
１と第２の電源の電圧差に等しいときのデプレッション
形ＦＥＴのドレイン電流より大きく、 かつ、少なくとも１つのエンハンスメント形ＦＥＴがオ
フ状態の時のエンハンスメント形ＦＥＴのドレイン電流
の総和がゲート・ソース間電圧が０Ｖでドレイン・ゲー
ト間電圧が第１と第２の電源の電圧差に等しいときのデ
プレッション形ＦＥＴのドレイン電流より小さくなるよ
うに各ＦＥＴの寸法を設定することを特徴とするＮＡＮ
Ｄ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318276A JPH05160717A (ja) | 1991-12-03 | 1991-12-03 | Ｎａｎｄ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318276A JPH05160717A (ja) | 1991-12-03 | 1991-12-03 | Ｎａｎｄ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160717A true JPH05160717A (ja) | 1993-06-25 |
Family
ID=18097398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3318276A Pending JPH05160717A (ja) | 1991-12-03 | 1991-12-03 | Ｎａｎｄ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160717A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS539457A (en) * | 1976-07-14 | 1978-01-27 | Fujitsu Ltd | Complementary mos lsi circuit |
| JPS57192137A (en) * | 1981-05-20 | 1982-11-26 | Nec Corp | Positive logic multiinput nand gate circuit |
| JPS63285949A (ja) * | 1987-05-19 | 1988-11-22 | Fujitsu Ltd | 論理回路装置 |
| JPH03236274A (ja) * | 1990-02-14 | 1991-10-22 | Toshiba Corp | 半導体集積回路装置 |
| JPH04178023A (ja) * | 1990-11-13 | 1992-06-25 | Nec Corp | 化合物半導体論理回路 |
-
1991
- 1991-12-03 JP JP3318276A patent/JPH05160717A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63285949A (ja) * | 1987-05-19 | 1988-11-22 | Fujitsu Ltd | 論理回路装置 |
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| JPH04178023A (ja) * | 1990-11-13 | 1992-06-25 | Nec Corp | 化合物半導体論理回路 |
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