JPH04178023A - 化合物半導体論理回路 - Google Patents
化合物半導体論理回路Info
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- JPH04178023A JPH04178023A JP2306475A JP30647590A JPH04178023A JP H04178023 A JPH04178023 A JP H04178023A JP 2306475 A JP2306475 A JP 2306475A JP 30647590 A JP30647590 A JP 30647590A JP H04178023 A JPH04178023 A JP H04178023A
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体論理回路に関し、特に化合物半
導体電界効果トランジスタを用いた化合物半導体論理回
路に関する。
導体電界効果トランジスタを用いた化合物半導体論理回
路に関する。
ＧａＡｓを始めとする化合物半導体は、現在最も広く使
用されている半導体材料であるシリコンより数倍大きな
移動度をもっている。このためにシリコンを用いた集積
回路より高速、あるいは低消費電力で動作する集積回路
を実現できると考えられ、各所で活発な開発がなされる
とともに、−部では実用化も始まっている。
用されている半導体材料であるシリコンより数倍大きな
移動度をもっている。このためにシリコンを用いた集積
回路より高速、あるいは低消費電力で動作する集積回路
を実現できると考えられ、各所で活発な開発がなされる
とともに、−部では実用化も始まっている。
このような化合物半導体を用いた電界効果トランジスタ
（ＦＥＴ）を使用したディジタル集積回路を構成する場
合の基本回路の一つにＤＣＦＬ（ダイレクト・カップル
ド・エフ・イー・ティー・ロジック、旧ｒｅｃｔ−ｃｏ
ｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路がある。このＤ
ＣＦＬ回路の例として、２人力のＮＯＲ回路とＮＡＮＤ
回路をそれぞれ第５図（ａ）、第５図（ｂ）に示す。こ
の回路はともに、２個のエンハンスメント形電界効果ト
ランジスタ（Ｅ−ＦＥＴ）１．２と、ソースとゲートを
短絡したデプレッション形電界効果トランジスタ（Ｄ−
ＦＥＴ）３から構成され、Ｅ−ＦＥＴＩ、２を並列に接
続するとＮＯＲ回路、直列に接続するとＮＡＮＤ回路と
して動作する。
（ＦＥＴ）を使用したディジタル集積回路を構成する場
合の基本回路の一つにＤＣＦＬ（ダイレクト・カップル
ド・エフ・イー・ティー・ロジック、旧ｒｅｃｔ−ｃｏ
ｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路がある。このＤ
ＣＦＬ回路の例として、２人力のＮＯＲ回路とＮＡＮＤ
回路をそれぞれ第５図（ａ）、第５図（ｂ）に示す。こ
の回路はともに、２個のエンハンスメント形電界効果ト
ランジスタ（Ｅ−ＦＥＴ）１．２と、ソースとゲートを
短絡したデプレッション形電界効果トランジスタ（Ｄ−
ＦＥＴ）３から構成され、Ｅ−ＦＥＴＩ、２を並列に接
続するとＮＯＲ回路、直列に接続するとＮＡＮＤ回路と
して動作する。
次にこのＤＣＦＬ回路の動作を説明する。第５図（ａ）
の２人力ＮＯＲ回路を例にすると、２個のＥ−ＦＥＴＩ
、２のゲート端子が入力端子４，５であり、ここに印加
される電圧がＦＥＴのしきい値電圧（Ｖｔ）より低いと
きには、２個のＦＥＴ１．２のソースドレイン間はオフ
状態となって、出力端子６には、Ｄ−ＦＥＴ３の電源電
圧ＶＤＤ８すなわちハイレベルが出力される。ただし次
段にＦＥＴが接続されており、このＦＥＴのゲート順方
向立ち上がり電圧（ｖｆ）がＶＤＤ８より小さいときに
は、クランプされてほぼＶｆが出力電圧となる。
の２人力ＮＯＲ回路を例にすると、２個のＥ−ＦＥＴＩ
、２のゲート端子が入力端子４，５であり、ここに印加
される電圧がＦＥＴのしきい値電圧（Ｖｔ）より低いと
きには、２個のＦＥＴ１．２のソースドレイン間はオフ
状態となって、出力端子６には、Ｄ−ＦＥＴ３の電源電
圧ＶＤＤ８すなわちハイレベルが出力される。ただし次
段にＦＥＴが接続されており、このＦＥＴのゲート順方
向立ち上がり電圧（ｖｆ）がＶＤＤ８より小さいときに
は、クランプされてほぼＶｆが出力電圧となる。
また、入力端子４，５の少なくとも一方にＶｔより高い
電圧が印加されたときには、少なくとも一方のＥ−ＦＥ
Ｔがオン状態となって、グランド９の電圧より少し高い
電圧、すなわちローレベルが出力される。この電圧の値
はＥ−ＦＥＴＩ、２とＤ−ＦＥＴ３の特性の関係によっ
て決定されるが通常０．２Ｖ程度となる。以上のように
第５図（ａ）に示した回路はＮＯＲ回路として動作する
。
電圧が印加されたときには、少なくとも一方のＥ−ＦＥ
Ｔがオン状態となって、グランド９の電圧より少し高い
電圧、すなわちローレベルが出力される。この電圧の値
はＥ−ＦＥＴＩ、２とＤ−ＦＥＴ３の特性の関係によっ
て決定されるが通常０．２Ｖ程度となる。以上のように
第５図（ａ）に示した回路はＮＯＲ回路として動作する
。
また、第５図（ｂ）に示した回路では、２個のＥ−ＦＥ
Ｔの両方にＶｔ以上の電圧が印加された時にのみ出力端
子が接地電圧に接続されローレベルが出力され、他の時
はハイレベルが出力され、ＮＡＮＤ回路として動作する
。
Ｔの両方にＶｔ以上の電圧が印加された時にのみ出力端
子が接地電圧に接続されローレベルが出力され、他の時
はハイレベルが出力され、ＮＡＮＤ回路として動作する
。
以上説明したＤＣＦＬ回路は、回路構成が簡単であるた
めに高集積化に優れ、消費電力が小さいという特徴を持
っているために、超高速集積回路への応用が期待されて
いる。
めに高集積化に優れ、消費電力が小さいという特徴を持
っているために、超高速集積回路への応用が期待されて
いる。
ところで、化合物半導体集積回路の応用を考えた場合、
他の回路と論理レベルの整合を取ることが必要である。
他の回路と論理レベルの整合を取ることが必要である。
シリコン集積回路では、特に高速性が必要となる応用分
野ではＥＣＬ回路（エミ。
野ではＥＣＬ回路（エミ。
ター・カップルド−ｃ＋シック、ＥｌＩｌｉｔｔｅｒ
ＣｏｕｐｌｅｄＬｏｇｉｃ）が用いられることが多いの
で、この回路と論理レベルを合わせることは実用上意義
深い。
ＣｏｕｐｌｅｄＬｏｇｉｃ）が用いられることが多いの
で、この回路と論理レベルを合わせることは実用上意義
深い。
このＥＣＬの論理レベルはほぼ、ローレベルが一１７■
、ハイレベルが一〇、９Ｖと負電圧であるので、通常は
このレベルとＤＣＦＬ回路内の論理レベルを合わせるた
めに入出力にレベル変換回路が必要となり、入出力回路
が複雑になるという問題を有する。
、ハイレベルが一〇、９Ｖと負電圧であるので、通常は
このレベルとＤＣＦＬ回路内の論理レベルを合わせるた
めに入出力にレベル変換回路が必要となり、入出力回路
が複雑になるという問題を有する。
本発明は、以上の問題点を解決し、特別なレベル変換回
路を必要としない化合物半導体論理回路を提供するもの
である。
路を必要としない化合物半導体論理回路を提供するもの
である。
本発明の第１の化合物半導体論理回路の構成は、１個以
上のエンハンスメント形電界効果トランジスタと１個の
デプレッション形電界効果トランジスタから構成され、
エンハンスメント形電界効果トランジスタのすべてのソ
ース端子を第１の電源に接続し、エンハンスメント形電
界効果トランジスタのすべてのドレイン端子をデプレッ
ション形電界効果トランジスタのソース端子及びゲート
端子に接続し、デプレッション形電界効果トランジスタ
のドレイン端子を第２の電源に接続し、入力信号を各エ
ンハンスメント形電界効果トランジスタのゲート端子に
印加し、エンハンスメント形電界効果トランジスタのド
レイン端子から出力を取り出す回路において、第１の電
源の電圧を一２Ｖ。
上のエンハンスメント形電界効果トランジスタと１個の
デプレッション形電界効果トランジスタから構成され、
エンハンスメント形電界効果トランジスタのすべてのソ
ース端子を第１の電源に接続し、エンハンスメント形電
界効果トランジスタのすべてのドレイン端子をデプレッ
ション形電界効果トランジスタのソース端子及びゲート
端子に接続し、デプレッション形電界効果トランジスタ
のドレイン端子を第２の電源に接続し、入力信号を各エ
ンハンスメント形電界効果トランジスタのゲート端子に
印加し、エンハンスメント形電界効果トランジスタのド
レイン端子から出力を取り出す回路において、第１の電
源の電圧を一２Ｖ。
第２の電源の電圧を−０，９■以上とし、論理しきい値
をＥＣＬで規定されるハイレベルの最小値とローレベル
の最大値の間に設定することを特徴としている。
をＥＣＬで規定されるハイレベルの最小値とローレベル
の最大値の間に設定することを特徴としている。
また、第２の化合物半導体論理回路の構成は、２個以上
のエンハンスメント形電界効果トランジスタと１個のデ
プレッション形電界効果トランジスタから構成され、エ
ンハンスメント形電界効果トランジスタのソース端子を
別のエンハンスメント形電界効果トランジスタのドレイ
ン端子に接続するように直列に接続され、一方の端のソ
ース端子を第」の電源に接続し、もう一方のドレイン端
子をデプレッション形電界効果トランジスタのソース端
子及びゲート端子に接続し、デプレッション形電界効果
トランジスタのドレイン端子を第２の電源に接続し、入
力信号を各エンノ・ンスメント形電界効果トランジスタ
のゲート端子に印加し、デプレッション形電界効果トラ
ンジスタと接続シたエンハンスメント形電界効果トラン
ジスタのドレイン端子から出力を取り出す回路において
、第１の電源の電圧を一２■、第２の電源の電圧を−０
，９Ｖ以上とし、論理しきい値をＥＣＬで規定される２
、イレベルの最小値とローレベルの最大値の間に設定す
ることを特徴としている。
のエンハンスメント形電界効果トランジスタと１個のデ
プレッション形電界効果トランジスタから構成され、エ
ンハンスメント形電界効果トランジスタのソース端子を
別のエンハンスメント形電界効果トランジスタのドレイ
ン端子に接続するように直列に接続され、一方の端のソ
ース端子を第」の電源に接続し、もう一方のドレイン端
子をデプレッション形電界効果トランジスタのソース端
子及びゲート端子に接続し、デプレッション形電界効果
トランジスタのドレイン端子を第２の電源に接続し、入
力信号を各エンノ・ンスメント形電界効果トランジスタ
のゲート端子に印加し、デプレッション形電界効果トラ
ンジスタと接続シたエンハンスメント形電界効果トラン
ジスタのドレイン端子から出力を取り出す回路において
、第１の電源の電圧を一２■、第２の電源の電圧を−０
，９Ｖ以上とし、論理しきい値をＥＣＬで規定される２
、イレベルの最小値とローレベルの最大値の間に設定す
ることを特徴としている。
第１図は本発明の第１の実施例を示す回路図である。こ
こでは２人力ＮＯＲ回路を例に説明を行う。回路の構成
は２個のＥ−ＦＥＴＩ、２とＤ−ＦＥＴ３から構成され
、Ｅ−ＦＥＴ１．２を並列に接続し、それぞれのソース
端子を電源ＶＳＳ７に、ドレイン端子を、ゲート端子と
ソース端子を短絡したＤ−ＦＥＴ３に接続し、Ｄ−ＦＥ
Ｔ３のドレイン端子を電源ＶＤＤ８に接続している。な
お電源電圧は、ＶＤＤ＝−０，５Ｖ、ＶＳＳ＝−２■で
ある。回路は従来の技術で述べた第５図の回路と同じで
あるが電源電圧が異なっている。
こでは２人力ＮＯＲ回路を例に説明を行う。回路の構成
は２個のＥ−ＦＥＴＩ、２とＤ−ＦＥＴ３から構成され
、Ｅ−ＦＥＴ１．２を並列に接続し、それぞれのソース
端子を電源ＶＳＳ７に、ドレイン端子を、ゲート端子と
ソース端子を短絡したＤ−ＦＥＴ３に接続し、Ｄ−ＦＥ
Ｔ３のドレイン端子を電源ＶＤＤ８に接続している。な
お電源電圧は、ＶＤＤ＝−０，５Ｖ、ＶＳＳ＝−２■で
ある。回路は従来の技術で述べた第５図の回路と同じで
あるが電源電圧が異なっている。
また、このときの論理しきい値は、Ｅ−ＦＥＴ、Ｄ−Ｆ
ＥＴのに値、ゲート幅、しきい値電圧をそれぞれＫｘ、
ＫＤ、Ｗｚ、Ｗｎ、Ｖｔｘ、ＶｔＤとし、Ｅ−ＦＥＴ
の数をｆとすると で近似的に与えられる。従って、この値がＥＣＬで規定
されるハイレベルの最小値とローレベルの最大値の間に
なるようにしきい値電圧とゲート幅を設定すれば良い。
ＥＴのに値、ゲート幅、しきい値電圧をそれぞれＫｘ、
ＫＤ、Ｗｚ、Ｗｎ、Ｖｔｘ、ＶｔＤとし、Ｅ−ＦＥＴ
の数をｆとすると で近似的に与えられる。従って、この値がＥＣＬで規定
されるハイレベルの最小値とローレベルの最大値の間に
なるようにしきい値電圧とゲート幅を設定すれば良い。
ただしハイレベルの最小値、ローレベルの最大値はそれ
ぞれ、ＥＣＬＩＯＫの場合は、−１，１５Ｖと１．４７
Ｖ、ＥＣＬＩ ＯＯＫの場合暎−１，０２５Ｖと−１，
５５Ｖである。
ぞれ、ＥＣＬＩＯＫの場合は、−１，１５Ｖと１．４７
Ｖ、ＥＣＬＩ ＯＯＫの場合暎−１，０２５Ｖと−１，
５５Ｖである。
まず、入力にＥＣＬレベルの信号が入力された場合の動
作について説明する。まず、入力端子４にハイレベルと
して一〇、９ｖがＥ−ＦＥＴＩのゲートに印加された場
合には、Ｅ−ＦＥＴ１はオン状態になり、出力端子６の
電圧はＥ−ＦＥＴ １のソース・ドレイン間電圧だけｖ
ＳＳより上がって−１，８■程度になる。この電圧はＤ
−Ｆ’ＥＴとＥ−ＦＥＴの特性によって異なるが、設計
によりこの値付近の任意の電圧に設定することが可能で
ある。
作について説明する。まず、入力端子４にハイレベルと
して一〇、９ｖがＥ−ＦＥＴＩのゲートに印加された場
合には、Ｅ−ＦＥＴ１はオン状態になり、出力端子６の
電圧はＥ−ＦＥＴ １のソース・ドレイン間電圧だけｖ
ＳＳより上がって−１，８■程度になる。この電圧はＤ
−Ｆ’ＥＴとＥ−ＦＥＴの特性によって異なるが、設計
によりこの値付近の任意の電圧に設定することが可能で
ある。
また、ローレベルとして−１，７Ｖが入力端子４に入力
されたときは、Ｅ−ＦＥＴｌはオフ状態となッテ、出力
端子６の電圧は、ＶＤＤ＝−０，５Ｖまで上昇する。し
かしながら、通常は次段のＥ−ＦＥＴのゲートが接続さ
れるため、Ｖｆでクランプされ、ＶＳＳ十Ｖｆがほぼハ
イレベルとなる。
されたときは、Ｅ−ＦＥＴｌはオフ状態となッテ、出力
端子６の電圧は、ＶＤＤ＝−０，５Ｖまで上昇する。し
かしながら、通常は次段のＥ−ＦＥＴのゲートが接続さ
れるため、Ｖｆでクランプされ、ＶＳＳ十Ｖｆがほぼハ
イレベルとなる。
この値はＧａＡｓ ＭＥＳＦＥＴを用いた場合には、
はぼ−１，３Ｖとなる。
はぼ−１，３Ｖとなる。
以上説明した回路は、Ｅ−ＦＥＴＩ、２が並列に接続さ
れているためＮＯＲ回路として動作し、少なくとも一方
の入力が一〇、９■ならローレベルを出力し、ともに−
１，７ｖのときのみハイレベルを出力する。
れているためＮＯＲ回路として動作し、少なくとも一方
の入力が一〇、９■ならローレベルを出力し、ともに−
１，７ｖのときのみハイレベルを出力する。
次に、この回路を出力として用いたときについて説明す
る。ＥＣＬ回路と接続する場合には、出力端子とＶＴＴ
＝−２Ｖの間に終端抵抗として５０Ωを挿入して使用さ
れる。本実施例がノ・イレベルを出力する入力条件の時
には、Ｄ−ＦＥＴのゲート幅を調整して出力電流値を２
２ｍＡ程度に設定するとすることにより、出力電圧とし
て−０，９ＶのＥＣＬハイレベルを圧力させることが可
能である。
る。ＥＣＬ回路と接続する場合には、出力端子とＶＴＴ
＝−２Ｖの間に終端抵抗として５０Ωを挿入して使用さ
れる。本実施例がノ・イレベルを出力する入力条件の時
には、Ｄ−ＦＥＴのゲート幅を調整して出力電流値を２
２ｍＡ程度に設定するとすることにより、出力電圧とし
て−０，９ＶのＥＣＬハイレベルを圧力させることが可
能である。
またローレベル出力時には、出力電流値を６ｍＡに設定
スることにより−１，７ｖのＥＣＬローレベルを圧力さ
せることが可能である。なおこのときにハイレベルに一
〇、９ｖを圧力させるためにはＶＤＤを一〇、９ｖ以上
にすることが必要条件となる。またこのときの論理しき
い値は５０Ωの抵抗のため（１）式とは異なって、以下
の（２）式の解Ｖｔｃで与えられる。
スることにより−１，７ｖのＥＣＬローレベルを圧力さ
せることが可能である。なおこのときにハイレベルに一
〇、９ｖを圧力させるためにはＶＤＤを一〇、９ｖ以上
にすることが必要条件となる。またこのときの論理しき
い値は５０Ωの抵抗のため（１）式とは異なって、以下
の（２）式の解Ｖｔｃで与えられる。
ＷＤＫＤＶ ｔＤ”＝ ｆＷｘＫｘ （Ｖ ｔ ｃ −
ｖ ｔ、） ２＋Ｖｔｃ１５０ ・・・・・
・（２）このＶ ｔ ｃがＥＣＬで規定されるハイレベ
ルの最小値とローレベルの最大値の間になるようにしき
い値電圧とゲート幅を設定すれば良い。ただしノ・イレ
ベルの最小値、ローレベルの最大値はそれぞれ、ＥＣＬ
ｌｏにの場合−１，１５Ｖと１．４７Ｖ、ＥＣＬＩ ０
０にの場合−１，０２５Ｖと−１，５５Ｖである。
ｖ ｔ、） ２＋Ｖｔｃ１５０ ・・・・・
・（２）このＶ ｔ ｃがＥＣＬで規定されるハイレベ
ルの最小値とローレベルの最大値の間になるようにしき
い値電圧とゲート幅を設定すれば良い。ただしノ・イレ
ベルの最小値、ローレベルの最大値はそれぞれ、ＥＣＬ
ｌｏにの場合−１，１５Ｖと１．４７Ｖ、ＥＣＬＩ ０
０にの場合−１，０２５Ｖと−１，５５Ｖである。
第２図に本実施例の入力側、圧力側の入出力特性を示す
。この図は、入力では、ＥＣＬ入力に対しハイレベルと
口〜レベルが区別でき、また出力側でもＥＣＬの規格を
満足する出力かえられることを示している。
。この図は、入力では、ＥＣＬ入力に対しハイレベルと
口〜レベルが区別でき、また出力側でもＥＣＬの規格を
満足する出力かえられることを示している。
第３図は本発明の第２の実施例を示す回路図である。こ
こではこの２人力ＮＡＮＤ回路を例に説明を行う。回路
の構成は２個のＥ−ＦＥＴＩ、２とＤ−ＦＥＴ３から構
成され、Ｅ−ＦＥＴ１のソース端子とＥ−ＦＥＴ２のド
レイン端子を接続し、Ｅ−ＦＥＴ２のソース端子を電源
ｖＳＳに、Ｅ−ＦＥＴＩのドレイン端子を、ゲート端子
とソース端子を短絡したＤ−ＦＥＴに接続し、Ｄ−ＦＥ
Ｔのドレイン端子を電源ＶＤＤに接続している。なお電
源電圧は、ＶＤＤ＝−０，５Ｖ、ＶＳＳ＝−２■である
。回路は従来の技術て述べた第５図の回路と同じである
が電源電圧が異なっている。
こではこの２人力ＮＡＮＤ回路を例に説明を行う。回路
の構成は２個のＥ−ＦＥＴＩ、２とＤ−ＦＥＴ３から構
成され、Ｅ−ＦＥＴ１のソース端子とＥ−ＦＥＴ２のド
レイン端子を接続し、Ｅ−ＦＥＴ２のソース端子を電源
ｖＳＳに、Ｅ−ＦＥＴＩのドレイン端子を、ゲート端子
とソース端子を短絡したＤ−ＦＥＴに接続し、Ｄ−ＦＥ
Ｔのドレイン端子を電源ＶＤＤに接続している。なお電
源電圧は、ＶＤＤ＝−０，５Ｖ、ＶＳＳ＝−２■である
。回路は従来の技術て述べた第５図の回路と同じである
が電源電圧が異なっている。
また、このときの論理しきい値は、Ｅ−ＦＥＴ。
Ｄ−ＦＥＴのに値、ゲート幅、しきい値電圧をそれぞれ
ＫＥ、 ＫＤ、 ＷＥ、 ＷＤ、 Ｖ ｔ Ｅ、 Ｖ
ｔ Ｄとすると て近似的に与えられるので、この値がＥＣＬで規定され
るハイレベルの最小値とローレベルの最大値の間になる
ようにしきい値電圧とゲート幅を設定すれば良い。ただ
しハイレベルの最小値、ローレベルの最大値はそれぞれ
、ＥＣＬＩ ＯＫの場合−１，１５Ｖと１．４７Ｖ、Ｅ
ＣＬｌ ００にの場合−１，０２５Ｖと−１，５５Ｖで
ある。
ＫＥ、 ＫＤ、 ＷＥ、 ＷＤ、 Ｖ ｔ Ｅ、 Ｖ
ｔ Ｄとすると て近似的に与えられるので、この値がＥＣＬで規定され
るハイレベルの最小値とローレベルの最大値の間になる
ようにしきい値電圧とゲート幅を設定すれば良い。ただ
しハイレベルの最小値、ローレベルの最大値はそれぞれ
、ＥＣＬＩ ＯＫの場合−１，１５Ｖと１．４７Ｖ、Ｅ
ＣＬｌ ００にの場合−１，０２５Ｖと−１，５５Ｖで
ある。
まず、入力にＥＣＬレベルの信号が入力された場合の動
作について説明する。まず、入力端子４．５の両方にハ
イレベルとして一〇、９ｖがＥ−ＦＥＴＩ、２のゲート
に印加された場合には、Ｅ−ＦＥＴＩ、２は両方ともオ
ン状態になり、出力端子６の電圧はＥ−ＦＥＴＩ、２の
ソース・ドレイン間電圧だけｖＳＳより上がって−１，
７Ｖ程度になる。この電圧はＤ−ＦＥＴとＥ−ＦＥＴの
特性によって異なるが、設計によりこの値付近の任意の
電圧に設定することが可能である。
作について説明する。まず、入力端子４．５の両方にハ
イレベルとして一〇、９ｖがＥ−ＦＥＴＩ、２のゲート
に印加された場合には、Ｅ−ＦＥＴＩ、２は両方ともオ
ン状態になり、出力端子６の電圧はＥ−ＦＥＴＩ、２の
ソース・ドレイン間電圧だけｖＳＳより上がって−１，
７Ｖ程度になる。この電圧はＤ−ＦＥＴとＥ−ＦＥＴの
特性によって異なるが、設計によりこの値付近の任意の
電圧に設定することが可能である。
またローレベルとして、−１，７Ｖが入力端子４．５の
少なくとも一方に入力されたときは、Ｅ−ＦＥＴＩ、２
のうちローレベルが入力されたＦＥＴはオフ状態となっ
て、圧力端子６の電圧は、ＶＤＤ＝−０，５Ｖまで上昇
する。しかしながら、通常は次段のＥ−ＦＥＴのゲート
が接続されるためＶｆでクランプされ、ＶＳＳ＋Ｖｆが
ほぼハイレベルとなる。この値はＧａＡｓ ＭＥＳＦ
ＥＴを用いた場合には、はぼ−１，３Ｖである。
少なくとも一方に入力されたときは、Ｅ−ＦＥＴＩ、２
のうちローレベルが入力されたＦＥＴはオフ状態となっ
て、圧力端子６の電圧は、ＶＤＤ＝−０，５Ｖまで上昇
する。しかしながら、通常は次段のＥ−ＦＥＴのゲート
が接続されるためＶｆでクランプされ、ＶＳＳ＋Ｖｆが
ほぼハイレベルとなる。この値はＧａＡｓ ＭＥＳＦ
ＥＴを用いた場合には、はぼ−１，３Ｖである。
以上説明した回路は、Ｅ−ＦＥＴＩ、２が直列に接続さ
れているためＮＡＮＤ回路として動作し、少なくとも一
方の入力が−１，７ｖならハイレベルを圧力し、ともに
−〇、９ｖのときのみローレベルを出力する。
れているためＮＡＮＤ回路として動作し、少なくとも一
方の入力が−１，７ｖならハイレベルを圧力し、ともに
−〇、９ｖのときのみローレベルを出力する。
次に、この回路を出力として用いたときについて説明す
る。ＥＣＬ回路と接続する場合には、出刃端子とＶＴＴ
ニー２ｖの間に終端抵抗として５０Ωを挿入して使用さ
れる。本実施例がハイレベルを出力する入力条件の時に
は、Ｄ−ＦＥＴのゲート幅を調整して出力圧力電流値を
２２ｍＡ程度に設定するとすることにより、出力電圧と
して−０，９ＶのＥＣＬハイレベルを出力させることが
可能である。
る。ＥＣＬ回路と接続する場合には、出刃端子とＶＴＴ
ニー２ｖの間に終端抵抗として５０Ωを挿入して使用さ
れる。本実施例がハイレベルを出力する入力条件の時に
は、Ｄ−ＦＥＴのゲート幅を調整して出力圧力電流値を
２２ｍＡ程度に設定するとすることにより、出力電圧と
して−０，９ＶのＥＣＬハイレベルを出力させることが
可能である。
またローレベル出力時には、出力電流値を６ｍＡに設定
スることにより−１，７ｖのＥＣＬローレベルを出力さ
せることが可能である。なおこのときにハイレベルに一
〇、９Ｖを出力させるためにはＶＤＤを−０，９ｖ以上
にすることが必要条件となる。またこのときの論理しき
い値は５０Ωの抵抗のため（３）式とは異なって、以下
の（４）式の解Ｖｔｃで与えられる。
スることにより−１，７ｖのＥＣＬローレベルを出力さ
せることが可能である。なおこのときにハイレベルに一
〇、９Ｖを出力させるためにはＶＤＤを−０，９ｖ以上
にすることが必要条件となる。またこのときの論理しき
い値は５０Ωの抵抗のため（３）式とは異なって、以下
の（４）式の解Ｖｔｃで与えられる。
ＷＤＫＤＶ ｔｏ’＝ＷＥＫｒ： （Ｖ ｔ ｃ Ｖ
ｔｘ） ２＋ｖｔ ｃ１５０ −−−・−（
４＞このｔｃがＥＣＬで規定されるハイレベルの最小値
とローレベルの最大値の間になるようにしきい値電圧と
ゲート幅を設定すれば良い。ただしハイレベルの最小値
、ローレベルの最大値はそれぞれ、ＥＣＬｌＯＫの場合
−１，１５Ｖと１．４７Ｖ、ＥＣＬ１００Ｋｆ７）場合
で−１，０２５Ｖと−１，５５Ｖである。
ｔｘ） ２＋ｖｔ ｃ１５０ −−−・−（
４＞このｔｃがＥＣＬで規定されるハイレベルの最小値
とローレベルの最大値の間になるようにしきい値電圧と
ゲート幅を設定すれば良い。ただしハイレベルの最小値
、ローレベルの最大値はそれぞれ、ＥＣＬｌＯＫの場合
−１，１５Ｖと１．４７Ｖ、ＥＣＬ１００Ｋｆ７）場合
で−１，０２５Ｖと−１，５５Ｖである。
第４図に本実施例の入力側、８カ側の入圧力特性をしめ
す。この図は、入力では、ＥＣＬ入力に対しハイレベル
とローレベルが区別でき、また圧力側でもＥＣＬの規格
を満足する出力かえられることを示している。
す。この図は、入力では、ＥＣＬ入力に対しハイレベル
とローレベルが区別でき、また圧力側でもＥＣＬの規格
を満足する出力かえられることを示している。
本発明によって、特別なレベル変換回路を用いることな
しに、化合物半導体ＦＥＴを用いたＤＣＦＬ回路によっ
て構成した集積回路を、シリコンＥＣＬ回路を用いた集
積回路と接続する事が可能となった。現在高速性が必要
な分野で広く用いられているＥＣＬと整合性が取れるこ
とは、化合物半導体集積回路の応用分野を拡大する上で
非常に意義深い。
しに、化合物半導体ＦＥＴを用いたＤＣＦＬ回路によっ
て構成した集積回路を、シリコンＥＣＬ回路を用いた集
積回路と接続する事が可能となった。現在高速性が必要
な分野で広く用いられているＥＣＬと整合性が取れるこ
とは、化合物半導体集積回路の応用分野を拡大する上で
非常に意義深い。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第１の実施例の入出力特性を示すグラフ、第３
図は本発明の第２の実施例を示す回路図、第４図は本発
明の第２の実施例の入出力特性を示すグラフ、第５図は
従来例を示す回路図である。 １．２・・・・・・エンハンスメント形電界効果トラン
ジスタ、３・・・・・・デプレッション形電界効果トラ
ンジスタ、４，５・・・・・・入力端子、６・・・・・
・出力端子、７・・・・・・ＶＳＳ、８・・・・・・ｖ
ＤＤ、９・・・・・・グランド。 代理人 弁理士 内 原 晋 ３ Ｃ）−ＦＥＴ 渇 １ 図 土方電圧（Ｖ） 入力ｑＩＪ足（Ｖ） 第 ２ 囚 躬 ３ 図 出ｎｔ、尺（） 八７７ ？Ａ （Ｖ） 力４−ズ
本発明の第１の実施例の入出力特性を示すグラフ、第３
図は本発明の第２の実施例を示す回路図、第４図は本発
明の第２の実施例の入出力特性を示すグラフ、第５図は
従来例を示す回路図である。 １．２・・・・・・エンハンスメント形電界効果トラン
ジスタ、３・・・・・・デプレッション形電界効果トラ
ンジスタ、４，５・・・・・・入力端子、６・・・・・
・出力端子、７・・・・・・ＶＳＳ、８・・・・・・ｖ
ＤＤ、９・・・・・・グランド。 代理人 弁理士 内 原 晋 ３ Ｃ）−ＦＥＴ 渇 １ 図 土方電圧（Ｖ） 入力ｑＩＪ足（Ｖ） 第 ２ 囚 躬 ３ 図 出ｎｔ、尺（） 八７７ ？Ａ （Ｖ） 力４−ズ
Claims (1)
- 【特許請求の範囲】 １、複数のエンハンスメント形電界効果トランジスタと
１個のデプレッション形電界効果トランジスタから構成
され、前記複数のエンハンスメント形電界効果トランジ
スタのすべてのソース端子を第１の電源に接続し、前記
複数のエンハンスメント形電界効果トランジスタのすべ
てのドレイン端子を前記デプレッション形電界効果トラ
ンジスタのソース端子及びゲート端子に接続し、前記デ
プレッション形電界効果トランジスタのドレイン端子を
第２の電源に接続し、入力信号を各エンハンスメント形
電界効果トランジスタのゲート端子に印加し、論理しき
い値をＥＣＬで規定されるハイレベルの最小値とローレ
ベルの最大値の間に設定することを特徴とする化合物半
導体論理回路。 ２、複数のエンハンスメント形電界効果トランジスタと
１個のデプレッション形電界効果トランジスタから構成
され、前記複数のエンハンスメント形電界効果トランジ
スタのソース端子を別のエンハンスメント形電界効果ト
ランジスタのドレイン端子に接続するように直列に接続
され、一方の端のソース端子を第１の電源に接続し、も
う一方のドレイン端子を前記デプレッション形電界効果
トランジスタのソース端子及びゲート端子に接続し、前
記デプレッション形電界効果トランジスタのドレイン端
子を第２の電源に接続し、入力信号を各エンハンスメン
ト形電界効果トランジスタのゲート端子に印加し、論理
しきい値をＥＣＬで規定されるハイレベルの最小値とロ
ーレベルの最大値の間に設定することを特徴とする化合
物半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306475A JPH04178023A (ja) | 1990-11-13 | 1990-11-13 | 化合物半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306475A JPH04178023A (ja) | 1990-11-13 | 1990-11-13 | 化合物半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04178023A true JPH04178023A (ja) | 1992-06-25 |
Family
ID=17957465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306475A Pending JPH04178023A (ja) | 1990-11-13 | 1990-11-13 | 化合物半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04178023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160717A (ja) * | 1991-12-03 | 1993-06-25 | Nec Corp | Ｎａｎｄ回路 |
-
1990
- 1990-11-13 JP JP2306475A patent/JPH04178023A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160717A (ja) * | 1991-12-03 | 1993-06-25 | Nec Corp | Ｎａｎｄ回路 |
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