DE69727880T2 - Zwei-Moden Oszillatorschaltung - Google Patents

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Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft einen Oszillator, der zur Verwendung in einer integrierten Schaltung, wie beispielsweise einem Mikrocontroller, geeignet ist.
  • Mikrocontroller, die auch Mikrocontrollereinheiten (MCUs) oder Ein-Chip-Mikrocomputer genannt werden, verwenden eine Oszillatorschaltung auf dem Chip zum Erzeugen eines internen Taktsignals. Die Oszillatorschaltung weist herkömmlich einen Inverter auf, von welchem die Eingangs- und Ausgangsanschlüsse über einen Rückkopplungswiderstand aneinander gekoppelt sind, was veranlasst, dass der Inverter zwischen den hohen und niedrigen Ausgabezuständen oszilliert. Die Eingangs- und Ausgangsanschlüsse sind auch an externe Anschlussleitungen des Mikrocontroller-Pakets gekoppelt.
  • In einem ersten Betriebsmode sind diese externen Anschlussleitungen an einen externen Schwingquarz gekoppelt, der die Oszillationsfrequenz des Inverters bestimmt. In einem zweiten Betriebsmode wird ein externes Taktsignal zu der externen Anschlussleitung zugeführt, die an den Eingangsanschluss des Inverters gekoppelt ist, und oszilliert der Inverter bei der Frequenz des externen Taktsignals. Die andere externe Anschlussleitung kann offen bzw. im Leerlauf gelassen werden, oder ein komplementäres externes Taktsignal, das durch einen externen Inverter erzeugt wird, kann zu dieser externen Anschlussleitung zugeführt werden.
  • Zum Antreiben des externen Schwingquarzes, der im ersten Betriebsmode verwendet wird, erfordert der Inverter des Oszillators eine hohe Ausgangstreiberfähigkeit, aber diese Fähigkeit hat unerwünschte Konsequenzen, wenn der zweite Betriebsmode verwendet wird. Wenn die externe Anschlussleitung, die an den Ausgangsanschluss des Inverters gekoppelt ist, im Leerlauf gelassen wird, führt die hohe Ausgangstreiberfähigkeit des Inverters dazu, dass diese externe Anschlussleitung ein elektromagnetisches Wechselfeld mit steilen Übergängen zwischen den hohen und niedrigen Zuständen strahlt. Diese steilen Übergänge können leicht eine elektromagnetische Interferenz (EMI) in anderen Schaltungen in der Nähe erzeugen.
  • Wenn ein komplementäres externes Taktsignal von einem externen Inverter zu dieser externen Anschlussleitung zugeführt wird, können Unterschiede zwischen den Umschaltcharakteristiken des Inverters des Oszillators und dem externen Inverter momentane Kurzschlusszustände erzeugen, wobei die Ausgabe von einem Inverter hoch ist, während die Ausgabe des anderen Inverters niedrig ist. Die hohe Ausgangstreiberfähigkeit des Inverters des Oszillators kann einen beachtlichen Stromfluss durch die externe Anschlussleitung während dieser Momente erzeugen, was wiederum eine elektromagnetische Interferenz erzeugt, nicht zu reden von einer unerwünschten Dissipation von Strom und Leistung.
  • Strom und Leistung werden ungeachtet dessen, wie die externen Anschlussleitungen angeschlossen sind, während des zweiten Betriebsmodes auch unnötigerweise im Rückkopplungswiderstand zerstreut bzw. als Verlustleistung verbraucht.
  • In EP-A-0 642 222 ist ein Taktimpulsgenerator offenbart, der einen Inverter mit drei Zuständen und ein Übertragungsgatter hat, die in einem internen Oszillationsmode in Kombination eine Rückkopplungsschleife zum Oszillieren eines Ausgangs-Taktsignals in Kooperation mit einem Quarzoszillator bilden, und der Inverter mit drei Zuständen tritt in einem externen Oszillationsmode in einen Zustand hoher Impedanz ein, so dass ein externes Taktsignal zum Ausgangsknoten des Inverters mit drei Zuständen ohne Fehlfunktion übertragen wird.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist demgemäß eine Aufgabe der vorliegenden Erfindung, eine elektromagnetische Interferenz zu reduzieren, wenn eine Oszillatorschaltung durch ein externes Taktsignal angetrieben wird.
  • Eine weitere Aufgabe der Erfindung besteht im Reduzieren einer Strom- und Leistungsdissipation, wenn eine Oszillatorschaltung durch ein externes Taktsignal angetrieben wird.
  • Gemäß der vorliegenden Erfindung ist eine Oszillatorschaltung zur Verfügung gestellt, wie sie im Anspruch 1 definiert ist.
  • Gemäß einem ersten Aspekt weist eine Oszillatorschaltung einen Inverter mit Eingangs- und Ausgangsanschlüssen, eine erste Umschaltschaltung zum schaltba ren Reduzieren der Ausgangstreiberfähigkeit des Inverters und eine zweite Umschaltschaltung zum schaltbaren Koppeln der Eingangs- und Ausgangsanschlüsse des Inverters aneinander über einen bestimmten Widerstand auf. In einem ersten Betriebsmode wird die erste Umschaltschaltung geschaltet, um die Ausgangstreiberfähigkeit des Inverters zu reduzieren, wird die zweite Umschaltschaltung geschaltet, um die Eingangs- und Ausgangsanschlüsse des Inverters über den oben angegebenen Widerstand aneinander zu koppeln, und wird ein externer Resonator an die Eingangs- und Ausgangsanschlüsse gekoppelt. In einem zweiten Betriebsmode wird die erste Umschaltschaltung geschaltet, um die Ausgangstreiberfähigkeit des Inverters zu reduzieren, wird die zweite Umschaltschaltung geschaltet, um die Eingangs- und Ausgangsanschlüsse des Inverters nicht aneinander zu koppeln, und wird ein externes Taktsignal zum Eingangsanschluss zugeführt.
  • Bei einem weiteren Oszillator, der nicht zur vorliegenden Erfindung gehört, weist eine Oszillatorschaltung einen Inverter mit Eingangs- und Ausgangsanschlüssen, die oben beschriebene zweite Umschaltschaltung und eine dritte Umschaltschaltung zum schaltbaren Halten des Ausgangsanschlusses des Inverters auf einem festen Potential auf. Die Ausgabe der Oszillatorschaltung wird vom Eingangsanschluss des Inverters erzeugt. Die dritte Umschaltschaltung wird im zweiten Betriebsmode, in welchem ein externes Taktsignal zum Eingangsanschluss zugeführt wird, geschaltet, um den Ausgangsanschluss des Inverters auf einem festen Potential zu halten, und im ersten Betriebsmode, in welchem ein externer Resonator an die Eingangs- und Ausgangsanschlüsse gekoppelt ist, um den Ausgangsanschluss des Inverters nicht auf einem festen Potential zu halten.
  • Im zweiten Betriebsmode wird eine elektromagnetische Interferenz bei der Erfindung durch Reduzieren der Ausgangstreiberfähigkeit des Inverters reduziert, und bei dem anderen Oszillator durch Halten des Ausgangs des Inverters auf einem festen Potential. Bei den zwei obigen Oszillatorschaltungen werden eine Stromdissipation und eine Leistungsdissipation im zweiten Betriebsmode durch Ausschalten der Widerstandskopplung zwischen den Eingangs- und Ausgangsanschlüssen reduziert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die beigefügten Zeichnungen zeigen:
  • 1 eine schematische Zeichnung einer herkömmlichen Oszillatorschaltung;
  • 2 eine schematische Zeichnung eines ersten Ausführungsbeispiels der Erfindung;
  • 3 eine schematische Zeichnung einer weiteren Oszillatorschaltung, die nicht zur vorliegenden Erfindung gehört.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Nach einer detaillierteren Beschreibung der herkömmlichen Oszillatorschaltung werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die beigefügten illustrativen Zeichnungen beschrieben.
  • 1 ist ein schematisches Diagramm der herkömmlichen Oszillatorschaltung, das für einen Vergleich mit der vorliegenden Erfindung gezeigt ist. Der oben genannte Inverter 1 weist einen p-Kanal-Anreicherungsmode-Metalloxidhalbleiter-Feldeffekttransistor (der nachfolgend PMOS-Transistor genannt wird) TR1 und einen n-Kanal-Anreicherungsmode-Metalloxidhalbleiter-Feldeffekttransistor (der nachfolgend NMOS-Transistor genannt wird) TR2 auf. Die Transistoren TR1 und TR2 sind zwischen einem Paar von Leistungsversorgungspotentialen in Reihe geschaltet, die in der Zeichnung durch die Buchstaben VDD und das Erdungszeichen dargestellt sind, wobei VDD in Bezug auf die Erdung positiv ist. Der Eingangsanschluss 2 des Inverters 1 ist an die Gate-Anschlüsse der Transistoren TR1 und TR2, an ein Ende eines Rückkopplungswiderstands 4 und an eine externe Anschlussleitung OSC0 gekoppelt; der Ausgangsanschluss 3 des Inverters 1 ist an die Drain-Anschlüsse der Transistoren TR1 und TR2, das andere Ende des Rückkopplungswiderstands 4, an eine weitere externe Anschlussleitung OSC1 und an den Eingangsanschluss eines zweiten Inverters INV1 gekoppelt. Die Ausgabe des Inverters INV1 ist ein Taktsignal, das beispielsweise zu der Zentralverarbeitungseinheit (CPU, nicht zu sehen) eines Mikrocontrollers geführt wird, in welchem die Oszillatorschaltung verwendet wird.
  • Zu sagen, dass der Inverter 1 eine hohe Ausgangstreiberfähigkeit hat, bedeutet grundsätzlich, dass die Transistoren TR1 und TR2 breite Kanäle und niedrige Ein- Widerstände haben und daher zulassen können, dass relativ große Ströme von VDD zur externen Anschlussleitung OSC1 oder von OSC1 zur Erdung fließen.
  • 2 ist ein schematisches Diagramm eines ersten Ausführungsbeispiels der Erfindung. Ein Inverter 11 ist gleich dem Inverter 1 beim Stand der Technik und weist einen PMOS-Transistor TR3 und einen NMOS-Transistor TR4 auf, die zwischen VDD und der Erdung in Reihe geschaltet sind. Der Eingangsanschluss 12 und der Ausgangsanschluss 13 des Inverters 11 sind jeweils an externe Anschlussleitungen OSC0 und OSC1 gekoppelt. Der Ausgangsanschluss 13 ist auch an einen zweiten Inverter INV2 gekoppelt, der gleich dem Inverter INV1 in 1 ist.
  • Die Ausgangstreiberfähigkeit des Inverters 11 wird durch eine erste Umschaltschaltung gesteuert, die einen p-Kanal-Verarmungsmode-Metalloxidhalbleiter-Feldeffekttransistor TR5 und einen n-Kanal-Verarmungsmode-Metalloxidhalbleiter-Feldeffekttransistor TR6 aufweist. Beide Transistoren TR5 und TR6 sind vom normal eingeschalteten Typ. Wenn das Gate-Potential des Transistors TR5 VDD ist, ist der Transistor TR5 leitend, aber mit einem vergleichsweise hohen Widerstand. Wenn das Gate-Potential des Transistors TR5 das Erdungspotential ist, ist der Transistor TR5 mit einem vergleichsweise niedrigen Widerstand leitend. Der Transistor TR6 ist mit einem vergleichsweise hohen Widerstand leitend, wenn sein Gate-Potential das Erdungspotential ist, und mit einem vergleichsweise niedrigen Widerstand, wenn sein Gate-Potential VDD ist.
  • Der Eingangsanschluss 12 und der Ausgangsanschluss 13 des Inverters 11 sind über eine zweite Umschaltschaltung aneinander gekoppelt, die einen PMOS-Transistor TR7 und einen NMOS-Transistor TR8 aufweist. Diese zwei Transistoren TR7 und TR8 sind parallel geschaltet, was ein Übertragungsgatter 14 bildet, und sind entworfen, um einen vergleichsweise hohen Ein-Widerstand zu haben. Wenn das Gate-Potential des Transistors TR7 das Erdungspotential ist und das Gate-Potential des Transistors TR8 VDD ist, sind beide Transistoren leitend, während sie als Rückkopplungswiderstand wirken, der äquivalent zu R1 in 1 ist. Das bedeutet, dass die Kombination aus den parallelen Ein-Widerstände der Transistoren TR7 und TR8 im Wesentlichen gleich dem Widerstand R1 ist. Wenn das Gate-Potential des Transistors TR7 VDD ist und das Gate-Potential des Transistors TR8 das Erdungspotential ist, sind beide Transistoren ausgeschaltet.
  • Die erste und die zweite Umschaltschaltung werden durch ein Steuersignal (CONT) gesteuert, das an die Gate-Anschlüsse der Transistoren TR5 und TR7 angelegt wird. Dieses Steuersignal wird auch durch einen Inverter INV3 invertiert, und das invertierte Steuersignal wird an die Gate-Anschlüsse der Transistoren TR6 und TR8 angelegt. Wenn das erste Ausführungsbeispiel bei einem Mikrocontroller verwendet wird, wird das Steuersignal (CONT) dadurch erzeugt, dass man die Software des Mikrocontrollers ein Flag-Bit setzen oder löschen lässt.
  • Das erste Ausführungsbeispiel arbeitet wie folgt in einem ersten Mode und einem zweiten Mode.
  • Im ersten Mode ist ein externer Schwingquarz (nicht zu sehen) an die Anschlussleitungen OSC0 und OSC1 gekoppelt, und ist das oben angegebene Flag-Bit gelöscht, so dass CONT niedrig ist, das Übertragungsgatter 14 eingeschaltet ist und die Transistoren TR5 und TR6 mit einem niedrigen Widerstand leitend sind. In diesem Mode arbeitet das erste Ausführungsbeispiel im Wesentlichen auf dieselbe Weise wie die herkömmliche Oszillatorschaltung in 1. Dieser Mode wird beispielsweise bei einem Mikrocontroller verwendet, der als Master-Controller bzw. Haupt-Controller bzw. unabhängiger Controller arbeitet.
  • Im zweiten Betriebsmode wird ein externes Taktsignal zur externen Anschlussleitung OSC0 zugeführt. Die externe Anschlussleitung OSC1 kann offen bzw. im Leerlauf gelassen werden, oder ein komplementäres Taktsignal kann zugeführt werden. Das oben angegebene Flag-Bit wird gesetzt, so dass CONT hoch ist, das Übertragungsgatter 14 ausgeschaltet ist und die Transistoren TR5 und TR6 mit einem vergleichsweise hohen Widerstand leitend sind. Dieser hohe Widerstand reduziert die Ausgangstreiberfähigkeit des Inverters 11 durch Begrenzen des Stromflusses durch den Inverter 11. Dieser Mode wird beispielsweise bei einem Mikrocontroller verwendet, der als Slave-Controller bzw. Unter-Controller bzw. abhängiger Controller arbeitet.
  • Im zweiten Betriebsmode reduziert dann, wenn die externe Anschlussleitung OSC1 im Leerlauf gelassen wird, die reduzierte Ausgangstreiberfähigkeit des Inverters 11 die Rate, mit welcher die Kapazität der Anschlussleitung OSC1 und seine interne Verdrahtung geladen und entladen wird, so dass keine abrupten Hoch-Niedrig-Übergänge auftreten. Eine elektromagnetische Interferenz wird daher reduziert. Ebenso wird im Vergleich mit der herkömmlichen Oszillatorschaltung eine Strom- und Leistungsdissipation reduziert, weil kein Strom durch das Übertragungsgatter 14 fließt.
  • Wenn ein komplementäres externes Taktsignal zur Anschlussleitung OSC1 zugeführt wird, begrenzt die reduzierte Ausgangstreiberfähigkeit des Inverters 11 den Stromfluss durch diese Anschlussleitung selbst dann, wenn momentane Kurzschlusszustände zwischen dem Inverter 11 und dem externen Inverter (nicht zu sehen), der das komplementäre Taktsignal erzeugt, auftreten. Eine elektromagnetische Interferenz und eine Strom- und Leistungsdissipation werden daher reduziert. Eine Strom- und Leistungsdissipation wird auch deshalb reduziert, weil das Übertragungsgatter 14 ausgeschaltet ist.
  • 3 ist ein schematisches Diagramm einer weiteren Oszillatorschaltung, die nicht zu der vorliegenden Erfindung gehört. Ein Inverter 21 ist gleich dem Inverter 11 beim ersten Ausführungsbeispiel und weist einen PMOS-Transistor TR10 und einen NMOS-Transistor TR11 auf, die zwischen VDD und der Erdung in Reihe geschaltet sind, wobei ihre Gate-Anschlüsse an eine externe Anschlussleitung OSC0 gekoppelt sind und ihre Drain-Anschlüsse an eine externe Anschlussleitung OSC1. Die Ausgabe des weiteren Oszillators gemäß 3 wird aus dem Signal am Eingangsanschluss 22 des Inverters 21 durch ein weiteres Paar von Invertern INV4 und INV5 erzeugt.
  • Der weitere Oszillator gemäß 3 hat eine dritte Umschaltschaltung, die einen PMOS-Transistor TR12 und einen NMOS-Transistor TR13 aufweist. Der Transistor TR12 ist zu dem Transistor TR10 zwischen VDD und dem Ausgangsanschluss 23 des Inverters 21 parallel geschaltet. Der Transistor TR13 ist zwischen dem Ausgangsanschluss 23 des Inverters 21 und der Erdung in Reihe zum Transistor TR11 geschaltet.
  • Die zweite Umschaltschaltung oder das Übertragungsgatter 24, die einen NMOS-Transistor TR14 und einen PMOS-Transistor TR15 aufweist, ist gleich dem Übertragungsgatter 14 beim ersten Ausführungsbeispiel.
  • Die zweite und die dritte Umschaltschaltung werden durch ein Steuersignal (CONT) gesteuert, das zum Gate des Transistors TR15 und zu einem Inverter INV6 zugeführt wird. Das durch den Inverter INV6 ausgegebene invertierte Steuersignal wird zu den Gate-Anschlüssen der Transistoren TR12, TR13 und TR14 zugeführt.
  • Im ersten Betriebsmode wird, wenn ein externer Schwingquarz an die Anschlussleitungen OSC0 und OSC1 gekoppelt ist, das Steuersignal CONT niedrig, der Transistor TR12 ausgeschaltet, der Transistor TR13 eingeschaltet und das Übertragungsgatter 24 eingeschaltet. In diesem Mode arbeitet das erste Ausführungsbeispiel im Wesentlichen auf dieselbe Weise wie die herkömmliche Oszillatorschaltung in 1. Insbesondere ist die Phase des Ausgangssignals der weiteren Oszillatorschaltung gemäß 3 (die Ausgabe des Inverters INV5) dieselbe wie die Phase der Ausgabe in 1 (die Ausgabe des Inverters INV1), auch wenn das Ausgangssignal vom Eingangsanschluss 22 des Inverters 21 anstatt vom Ausgangsanschluss 23 erzeugt wird.
  • Im zweiten Betriebsmode wird ein externes Taktsignal zur externen Anschlussleitung OSC0 zugeführt und wird die externe Anschlussleitung OSC1 offen bzw. im Leerlauf gelassen. Das Steuersignal CONT ist hoch, der Transistor TR12 ist eingeschaltet, der Transistor TR13 ist ausgeschaltet und das Übertragungsgatter 24 ist ausgeschaltet. Der Ausgang des Inverters 21 wird auf dem hohen Pegel gehalten, während er über den Transistor TR12 an VDD gekoppelt ist und von der Erdung durch den Transistor TR13 getrennt ist. Das Ausgangssignal bei der weiteren Oszillatorschaltung gemäß 3 wird durch zweimaliges Invertieren des externen Taktsignals in den Invertern INV4 und INV5 erzeugt. Das Ausgangssignal hat dieselbe Phase wie beim ersten Ausführungsbeispiel und beim herkömmlichen Stand der Technik.
  • Im zweiten Mode wird keine elektromagnetische Interferenz an der externen Anschlussleitung OSC1 erzeugt, weil diese Anschlussleitung auf einem konstanten Potential gehalten wird. Kein Strom oder keine Leistung wird im Übertragungsgatter 24 dissipiert, welches ausgeschaltet ist. Ein weiterer Vorteil besteht darin, dass es niemals eine Notwendigkeit für eine Eingabe eines komplementären Taktsignals bei OSC1 gibt.
  • Das oben beschriebene Ausführungsbeispiel kann auf zahlreiche Arten variiert werden. Beispielsweise kann das Steuersignal (CONT) durch eine Eingabe bei einer weiteren externen Anschlussleitung erzeugt werden, anstatt dass es durch ein Flag-Bit erzeugt wird. Die Polarität des Steuersignals kann umgekehrt sein. Bei dem weiteren Oszillator gemäß 3, der nicht zu der vorliegenden Erfindung gehört, kann im zweiten Betriebsmode der Ausgangsanschluss 23 des Inverters 21 niedrig statt hoch gehalten werden, indem der Transistor TR12 in Reihe zu dem Transistor TR10 geschaltet wird, der Transistor TR3 parallel zu dem Transistor TR11 geschaltet wird und das nicht invertierte Steuersignal zu den Gate-Anschlüssen der Transistoren TR12 und TR12 zugeführt wird.
  • Fachleute auf dem Gebiet werden erkennen, dass weitere Variationen innerhalb des Schutzumfangs der Erfindung möglich sind, die durch den Anspruch 1 definiert ist.

Claims (1)

  1. Oszillatorschaltung mit einem ersten Inverter (11) mit einem Eingangsanschluss (12) und einem Ausgangsanschluss (13), die in einem ersten Mode betreibbar ist, in welchem ein externer Resonator an den Eingangsanschluss und den Ausgangsanschluss gekoppelt ist, und in einem zweiten Mode, in welchem ein externes Taktsignal zum Eingangsanschluss zugeführt wird, wobei der erste Inverter (11) einen ersten p-Kanal-Anreicherungsmode-Feldeffekttransistor (TR3) und einen ersten n-Kanal-Anreicherungsmode-Feldeffekttransistor (TR4) enthält, die zwischen einem Leistungsversorgungspotential (VDD) und einem Erdungspotential in Reihe geschaltet sind, wobei die Oszillatorschaltung auch einen Steuereingangsanschluss (CONT) und eine an den Inverter (11) gekoppelte Umschaltschaltung (14) hat, zum Koppeln des Eingangsanschlusses (12) und des Ausgangsanschlusses (13) des Inverters über einen bestimmten Widerstand im ersten Mode aneinander, wobei der Eingangsanschluss und der Ausgangsanschluss im zweiten Mode nicht aneinander gekoppelt sind, wobei die Umschaltschaltung einen zweiten Inverter (INV3) enthält, der einen zweiten p-Kanal-Anreicherungsmode-Feldeffekttransistor (TR7) und einen zweiten p-Kanal-Anreicherungsmode-Feldeffekttransistor (TR8) aufweist, die zwischen dem Eingangsanschluss (12) und dem Ausgangsanschluss (13) parallel geschaltet sind, wobei einer von den beiden p-Kanal- und n-Kanal-Anreicherungsmode-Feldeffekttransistoren (TR7) einen Gate-Anschluss hat, der an den Steuer-Eingangsanschluss gekoppelt ist, wobei der andere der beiden p-Kanal- und n-Kanal-Anreicherungsmode-Feldeffekttransistoren (TR8) einen Gate-Anschluss hat, der über den zweiten Inverter (INV3) an den Steuer-Eingangsanschluss gekoppelt ist, wobei die zweiten p-Kanal- und n-Kanal-Anreicherungsmode-Feldeffekttransistoren (TR7, TR8) einen kombinierten Ein-Widerstand haben, der gleich dem bestimmten Widerstand ist, dadurch gekennzeichnet, dass die Oszillatorschaltung folgendes aufweist: einen p-Kanal-Verarmungsmode-Feldeffekttransistor (TR5), der zwischen dem ersten p-Kanal-Anreicherungsmode-Feldeffekttransistor (TR3) und dem Leistungsversorgungspotential (VDD) in Reihe geschaltet ist; und einen n-Kanal-Verarmungsmode-Feldeffekttransistor (TR6), der zwischen dem ersten n-Kanal-Anreicherungsmode-Feldeffekttransistor (TR4) und dem Erdungspotential in Reihe geschaltet ist; wobei einer der p-Kanal- und n-Kanal-Verarmungsmode-Feldeffekttransistoren (TR5) einen Gate-Anschluss hat, der an den Steuer-Eingangsanschluss (CONT) gekoppelt ist, wobei der andere der p-Kanal- und n-Kanal-Verarmungsmode-Feldeffekttransistoren (TR6) einen Gate-Anschluss hat, der über den zweiten Inverter (INV3) an den Steuer-Eingangsanschluss (CONT) gekoppelt ist; wobei der Steuer-Eingangsanschluss (CONT) im ersten Mode auf einen ersten Pegel gesetzt ist, und im zweiten Mode auf einen zweiten Pegel, wobei die p-Kanal- und n-Kanal-Verarmungsmode-Feldeffekttransistoren (TR5, TR6) beides Feldeffekttransistoren vom normal eingeschalteten Typ sind, wobei beide ungeachtet dessen eingeschaltet sind, ob der Steuer-Eingangsanschluss (CONT) auf dem ersten Pegel oder dem zweiten Pegel ist, wobei beide einen niedrigeren Ein-Widerstand haben, wenn der Steuer-Eingangsanschluss (CONT) auf dem ersten Pegel ist, als dann, wenn der Steuer-Eingangsanschluss auf dem zweiten Pegel (CONT) ist, um die Ausgangstreiberfähigkeit des ersten Inverters im zweiten Mode zu reduzieren, wobei die Ausgangstreiberfähigkeit des ersten Inverters im ersten Mode nicht reduziert wird.
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