JPH10135789A - 発振回路 - Google Patents
発振回路Info
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- JPH10135789A JPH10135789A JP8284950A JP28495096A JPH10135789A JP H10135789 A JPH10135789 A JP H10135789A JP 8284950 A JP8284950 A JP 8284950A JP 28495096 A JP28495096 A JP 28495096A JP H10135789 A JPH10135789 A JP H10135789A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
- H03K3/3545—Stabilisation of output, e.g. using crystal
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Abstract
(57)【要約】
【課題】 ノイズの発生を減少させるとともに、消費電
流の増加を抑えることができる発振回路を提供する。 【解決手段】 発振回路１０は、発振用のインバータを
構成するΤＲ３，ＴＲ４と、ＴＲ３，ＴＲ４の高電位側
電源ＶＤＤとＧＮＤ側にＣＯＮＴ信号により制御可能な
電流制限用のＤ−ＭＯＳトランジスタＴＲ５，ＴＲ６
と、インバータＩＮＶ２，ＩＮＶ３と、帰還抵抗１２と
なるトランジスタＴＲ７，ＴＲ８と、端子ＯＳＣ０，Ｏ
ＳＣ１，ＣＯＮΤとを備える。
流の増加を抑えることができる発振回路を提供する。 【解決手段】 発振回路１０は、発振用のインバータを
構成するΤＲ３，ＴＲ４と、ＴＲ３，ＴＲ４の高電位側
電源ＶＤＤとＧＮＤ側にＣＯＮＴ信号により制御可能な
電流制限用のＤ−ＭＯＳトランジスタＴＲ５，ＴＲ６
と、インバータＩＮＶ２，ＩＮＶ３と、帰還抵抗１２と
なるトランジスタＴＲ７，ＴＲ８と、端子ＯＳＣ０，Ｏ
ＳＣ１，ＣＯＮΤとを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、１チップマイコン
等の発振回路に係り、詳細には、１チップマイコン等の
発振回路を内蔵した集積回路において、ノイズ低減を図
った発振回路に関する。
等の発振回路に係り、詳細には、１チップマイコン等の
発振回路を内蔵した集積回路において、ノイズ低減を図
った発振回路に関する。
【０００２】
【従来の技術】一般に、１チップマイクロコンピュータ
（ＭＣＵ）は内部にＲＯＭを持ち、このＲＯＭに書かれ
ているプログラムに従って動作するが、別途外部ＲＯＭ
にプログラムを書き込んでそれを１チップマイクロコン
ピュータのデータ入力端子に接続し、外部から命令を取
り込むことによって動作させることもできる。
（ＭＣＵ）は内部にＲＯＭを持ち、このＲＯＭに書かれ
ているプログラムに従って動作するが、別途外部ＲＯＭ
にプログラムを書き込んでそれを１チップマイクロコン
ピュータのデータ入力端子に接続し、外部から命令を取
り込むことによって動作させることもできる。
【０００３】従来の１チップマイクロコンピュータ（Ｍ
ＣＵ）等に用いられる発振回路は、図３に示すものがあ
る。
ＣＵ）等に用いられる発振回路は、図３に示すものがあ
る。
【０００４】図３は１チップマイクロコンピュータ（Ｍ
ＣＵ）の一般的な発振回路を示す回路図である。
ＣＵ）の一般的な発振回路を示す回路図である。
【０００５】図３に示すように、発振用のＰチャネルト
ランジスタＴＲ１、ＮチャネルトランジスタＴＲ２、帰
還抵抗Ｒ１及び発振端子ＯＳＣ０，ＯＳＣ１から構成さ
れ、発振端子の外部に水晶発振子等を接続することによ
り自己発振を行い、その発振出力をインバータＩＮＶ１
でＭＣＵ内部に伝達している。
ランジスタＴＲ１、ＮチャネルトランジスタＴＲ２、帰
還抵抗Ｒ１及び発振端子ＯＳＣ０，ＯＳＣ１から構成さ
れ、発振端子の外部に水晶発振子等を接続することによ
り自己発振を行い、その発振出力をインバータＩＮＶ１
でＭＣＵ内部に伝達している。
【０００６】また、外部で発振したクロックを入力する
場合は、上記ΟＳＣ０端子に入力しＯＳＣ１端子をオー
プンにし、トランジスタＴＲ１，ＴＲ２で構成されるイ
ンバータとＩＮＶ１を介してＭＣＵ内部に伝達する方法
と、上記ΟＳＣ０端子にクロックを入力すると共に、外
部のインバータを用いて逆相のクロックをＯＳＣ１端子
にも入力し、ＩＮＶ１を介してＭＣＵ内部に伝達する方
法があった。
場合は、上記ΟＳＣ０端子に入力しＯＳＣ１端子をオー
プンにし、トランジスタＴＲ１，ＴＲ２で構成されるイ
ンバータとＩＮＶ１を介してＭＣＵ内部に伝達する方法
と、上記ΟＳＣ０端子にクロックを入力すると共に、外
部のインバータを用いて逆相のクロックをＯＳＣ１端子
にも入力し、ＩＮＶ１を介してＭＣＵ内部に伝達する方
法があった。
【０００７】
【発明が解決しようとする課題】しかしながらこのよう
な従来の１チップマイクロコンピュータ等の発振回路に
あっては、外部で発振したクロックを入力する場合、Ｏ
ＳＣ０端子に入力し、ＯＳＣ１端子をオープンにする方
法では、ＴＲ１，ＴＲ２は発振用のインバータのためド
ライブ能力が大きく、ＯＳＣ１端子には立ち上がり／立
ち下がりの急峻な波形が出力され、ＥＭＩ等のノイズを
発生させる可能性があった。また、帰還抵抗Ｒ１が存在
するため、消費電流が増加するという問題点もあった。
な従来の１チップマイクロコンピュータ等の発振回路に
あっては、外部で発振したクロックを入力する場合、Ｏ
ＳＣ０端子に入力し、ＯＳＣ１端子をオープンにする方
法では、ＴＲ１，ＴＲ２は発振用のインバータのためド
ライブ能力が大きく、ＯＳＣ１端子には立ち上がり／立
ち下がりの急峻な波形が出力され、ＥＭＩ等のノイズを
発生させる可能性があった。また、帰還抵抗Ｒ１が存在
するため、消費電流が増加するという問題点もあった。
【０００８】また、ＯＳＣ０端子にクロックを入力する
と共に、ＯＳＣ１端子にも外部のインバータを用いて逆
相のクロックを入力する方法では、ＴＲ１，ＴＲ２で構
成されるインバータと外部のインバータの伝達特性の違
いから、ＯＳＣ１端子においてＴＲ１，ＴＲ２で構成さ
れるインバータと外部のインバータの出力が一瞬ショー
トする可能性がある。この場合、発振用のインバータは
一般的にドライブ能力が大きいため、ショートした瞬間
にノイズが発生したり、大きな貫通電流が流れる可能性
があった。また、この場合も帰還抵抗Ｒ１が存在するた
め、消費電流が増加するという問題点があった。
と共に、ＯＳＣ１端子にも外部のインバータを用いて逆
相のクロックを入力する方法では、ＴＲ１，ＴＲ２で構
成されるインバータと外部のインバータの伝達特性の違
いから、ＯＳＣ１端子においてＴＲ１，ＴＲ２で構成さ
れるインバータと外部のインバータの出力が一瞬ショー
トする可能性がある。この場合、発振用のインバータは
一般的にドライブ能力が大きいため、ショートした瞬間
にノイズが発生したり、大きな貫通電流が流れる可能性
があった。また、この場合も帰還抵抗Ｒ１が存在するた
め、消費電流が増加するという問題点があった。
【０００９】本発明は、ノイズの発生を減少させるとと
もに、消費電流の増加を抑えることができる発振回路を
提供することを目的とする。
もに、消費電流の増加を抑えることができる発振回路を
提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る発振回路
は、発振用インバータ、帰還抵抗及び発振端子を備え、
発振端子に発振子を接続して自己発振を行い、その発振
出力を集積回路装置に出力する発振回路において、発振
回路のドライブ能力を変更する変更手段と、帰還抵抗を
カット可能なカット手段と、変更手段及びカット手段を
制御する制御手段とを備えて構成する。
は、発振用インバータ、帰還抵抗及び発振端子を備え、
発振端子に発振子を接続して自己発振を行い、その発振
出力を集積回路装置に出力する発振回路において、発振
回路のドライブ能力を変更する変更手段と、帰還抵抗を
カット可能なカット手段と、変更手段及びカット手段を
制御する制御手段とを備えて構成する。
【００１１】また、本発明に係る発振回路は、発振用イ
ンバータ、帰還抵抗及び発振端子を備え、発振端子に発
振子を接続して自己発振を行い、その発振出力を集積回
路装置に出力する発振回路において、発振回路の出力側
レベルを固定可能なレベル固定手段と、帰還抵抗をカッ
ト可能なカット手段と、レベル固定手段により発振回路
の出力側のレベルが固定されたとき、入力側より外部か
らのクロックを入力できるように制御する制御手段とを
備えて構成する。
ンバータ、帰還抵抗及び発振端子を備え、発振端子に発
振子を接続して自己発振を行い、その発振出力を集積回
路装置に出力する発振回路において、発振回路の出力側
レベルを固定可能なレベル固定手段と、帰還抵抗をカッ
ト可能なカット手段と、レベル固定手段により発振回路
の出力側のレベルが固定されたとき、入力側より外部か
らのクロックを入力できるように制御する制御手段とを
備えて構成する。
【００１２】上記変更手段は、発振用インバータの電源
部にＤ−ＭＯＳトランジスタを設置し、制御手段により
Ｄ−ＭＯＳトランジスタを制御して、電流制限を行うこ
とにより発振回路のドライブ能力を変更するものであっ
てもよい。
部にＤ−ＭＯＳトランジスタを設置し、制御手段により
Ｄ−ＭＯＳトランジスタを制御して、電流制限を行うこ
とにより発振回路のドライブ能力を変更するものであっ
てもよい。
【００１３】上記帰還抵抗は、オン抵抗の大きいトラン
ジスタにより構成されたものであってもよい。
ジスタにより構成されたものであってもよい。
【００１４】
【発明の実施の形態】本発明に係る発振回路は、１チッ
プマイクロコンピュータ（ＭＣＵ）の一般的な発振回路
に適用することができる。
プマイクロコンピュータ（ＭＣＵ）の一般的な発振回路
に適用することができる。
【００１５】図１は本発明の第１の実施形態に係る発振
回路の構成を示す図であり、１チップマイクロコンピュ
ータにおける発振回路に適用した例である。
回路の構成を示す図であり、１チップマイクロコンピュ
ータにおける発振回路に適用した例である。
【００１６】図１において、１０は１チップマイクロコ
ンピュータ（ＭＣＵ）における発振回路であり、発振回
路１０は、ＰチャネルトランジスタΤＲ３、Ｎチャネル
トランジスタＴＲ４、ノーマリオン型のＤ−ＭＯＳ（De
pletion MOS）トランジスタＴＲ５，ＴＲ６（変更手
段）、インバータＩＮＶ２，ＩＮＶ３、伝送ゲートを構
成するトランジスタＴＲ７，ＴＲ８、及び端子ＯＳＣ
０，ＯＳＣ１，ＣＯＮΤ（制御手段）から構成される。
ンピュータ（ＭＣＵ）における発振回路であり、発振回
路１０は、ＰチャネルトランジスタΤＲ３、Ｎチャネル
トランジスタＴＲ４、ノーマリオン型のＤ−ＭＯＳ（De
pletion MOS）トランジスタＴＲ５，ＴＲ６（変更手
段）、インバータＩＮＶ２，ＩＮＶ３、伝送ゲートを構
成するトランジスタＴＲ７，ＴＲ８、及び端子ＯＳＣ
０，ＯＳＣ１，ＣＯＮΤ（制御手段）から構成される。
【００１７】上記ＰチャネルトランジスタΤＲ３及びＮ
チャネルトランジスタＴＲ４は、発振用インバータ１１
を構成し、この発振用インバータ１１の入力がＯＳＣ０
端子、出力がＯＳＣ１端子に接続される。
チャネルトランジスタＴＲ４は、発振用インバータ１１
を構成し、この発振用インバータ１１の入力がＯＳＣ０
端子、出力がＯＳＣ１端子に接続される。
【００１８】上記発振用インバータ１１の高電位電源Ｖ
ＤＤ側にはＤ−ＭＯＳのトランジスタＴＲ５が、ＧＮＤ
側にはＤ−ＭＯＳのトランジスタΤＲ６が接続され、電
流制限のためのトランジスタとして動作する。
ＤＤ側にはＤ−ＭＯＳのトランジスタＴＲ５が、ＧＮＤ
側にはＤ−ＭＯＳのトランジスタΤＲ６が接続され、電
流制限のためのトランジスタとして動作する。
【００１９】また、オン抵抗の大きいＰチャネルトラン
ジスタΤＲ７とＮチャネルトランジスタＴＲ８がＯＳＣ
０端子とΟＳＣ１端子の間に接続され、帰還抵抗１２を
構成している。
ジスタΤＲ７とＮチャネルトランジスタＴＲ８がＯＳＣ
０端子とΟＳＣ１端子の間に接続され、帰還抵抗１２を
構成している。
【００２０】また、ＭＣＵ内部にソフトで書き換え可能
なフラグ（ＣＯＮＴ）を設け、その出力をＣＯＮＴ信号
とし、ＣＯＮＴ信号はトランジスタＴＲ５とトランジス
タΤＲ７のゲート入力と、インバータＩＮＶ３を介して
ＣＯＮＴ信号の逆相信号がトランジスタＴＲ６とトラン
ジスタＴＲ８のゲート入力に接続される。
なフラグ（ＣＯＮＴ）を設け、その出力をＣＯＮＴ信号
とし、ＣＯＮＴ信号はトランジスタＴＲ５とトランジス
タΤＲ７のゲート入力と、インバータＩＮＶ３を介して
ＣＯＮＴ信号の逆相信号がトランジスタＴＲ６とトラン
ジスタＴＲ８のゲート入力に接続される。
【００２１】発振クロックはインバータＩＮＶ２を介し
てＣＰＵ内部に伝達される。
てＣＰＵ内部に伝達される。
【００２２】以下、上述のように構成された発振回路１
０の動作を説明する。
０の動作を説明する。
【００２３】ＯＳＣ０，ΟＳＣ１端子に水晶発振子等を
接続して自己発振をする場合は、ＣＯＮΤフラグを
“０”にしておく。ＣＯＮΤフラグを“０”にしておく
と、トランジスタＴＲ５，ＴＲ６はオン抵抗が小さくな
り電流制限をせず、トランジスタΤＲ７，ＴＲ８もオン
して帰還抵抗として働くため、発振用インバータ１１に
よって前記図３に示す従来回路と同様に自己発振を行
う。
接続して自己発振をする場合は、ＣＯＮΤフラグを
“０”にしておく。ＣＯＮΤフラグを“０”にしておく
と、トランジスタＴＲ５，ＴＲ６はオン抵抗が小さくな
り電流制限をせず、トランジスタΤＲ７，ＴＲ８もオン
して帰還抵抗として働くため、発振用インバータ１１に
よって前記図３に示す従来回路と同様に自己発振を行
う。
【００２４】一方、外部で発振したクロックをＯＳＣ０
端子に入力し、ＯＳＣ１端子をオープンにする場合は、
ＣＯＮＴフラグを“１”にすることにより、トランジス
タΤＲ５，ＴＲ６のオン抵抗が大きくなり電流制限を行
うため、ノイズの少ない発振クロックがＩＮＶ２を介し
てＣＰＵ内部に伝達される。
端子に入力し、ＯＳＣ１端子をオープンにする場合は、
ＣＯＮＴフラグを“１”にすることにより、トランジス
タΤＲ５，ＴＲ６のオン抵抗が大きくなり電流制限を行
うため、ノイズの少ない発振クロックがＩＮＶ２を介し
てＣＰＵ内部に伝達される。
【００２５】また、ＯＳＣ０端子にクロックを入力する
と共にＯＳＣ１端子にも逆相のクロックを入力する場合
でも、ＯＳＣ１端子から発振クロックがＩＮＶ２を介し
てＣＰＵ内部に伝達される。
と共にＯＳＣ１端子にも逆相のクロックを入力する場合
でも、ＯＳＣ１端子から発振クロックがＩＮＶ２を介し
てＣＰＵ内部に伝達される。
【００２６】以上説明したように、第１の実施形態に係
る発振回路１０は、発振用のインバータを構成するΤＲ
３，ＴＲ４と、ＴＲ３，ＴＲ４の高電位側電源ＶＤＤと
ＧＮＤ側にＣＯＮＴ信号により制御可能な電流制限用の
Ｄ−ＭＯＳトランジスタＴＲ５，ＴＲ６と、インバータ
ＩＮＶ２，ＩＮＶ３と、帰還抵抗１２となるトランジス
タＴＲ７，ＴＲ８と、端子ＯＳＣ０，ＯＳＣ１，ＣＯＮ
Τとを備えているので、外部で発振したクロックをＯＳ
Ｃ０端子に入力する場合、ΟＳＣ１端子から出力される
波形の立ち上がり、立ち下がり緩やかにすることがで
き、ノイズの発生の可能性が少なくなる。また、ＣＯＮ
Ｔ信号によりトランジスタＴＲ７，ＴＲ８をＯＦＦする
ことができ、ＯＳＣ０，ＯＳＣ１間がオープンとなるた
め、ＯＳＣ１端子の波形がＯＳＣ０端子の入力の影響を
受けることがなくなると共に、消費電流が増加すること
もなくなる。
る発振回路１０は、発振用のインバータを構成するΤＲ
３，ＴＲ４と、ＴＲ３，ＴＲ４の高電位側電源ＶＤＤと
ＧＮＤ側にＣＯＮＴ信号により制御可能な電流制限用の
Ｄ−ＭＯＳトランジスタＴＲ５，ＴＲ６と、インバータ
ＩＮＶ２，ＩＮＶ３と、帰還抵抗１２となるトランジス
タＴＲ７，ＴＲ８と、端子ＯＳＣ０，ＯＳＣ１，ＣＯＮ
Τとを備えているので、外部で発振したクロックをＯＳ
Ｃ０端子に入力する場合、ΟＳＣ１端子から出力される
波形の立ち上がり、立ち下がり緩やかにすることがで
き、ノイズの発生の可能性が少なくなる。また、ＣＯＮ
Ｔ信号によりトランジスタＴＲ７，ＴＲ８をＯＦＦする
ことができ、ＯＳＣ０，ＯＳＣ１間がオープンとなるた
め、ＯＳＣ１端子の波形がＯＳＣ０端子の入力の影響を
受けることがなくなると共に、消費電流が増加すること
もなくなる。
【００２７】また、ΟＳＣ０端子にクロックを入力する
と共にΟＳＣ１端子にも逆相のクロックを入力する場
合、ΟＳＣ１端子において発振用インバータと外部のイ
ンバータが一瞬ショートしても、ＣＯＮＴ信号によりト
ランジスタＴＲ５，ＴＲ６が電流制限を行うため、ノイ
ズが発生する可能性が少なくなり、大きな貫通電流も流
れる可能性が少ない。さらにＣＯＮＴ信号によりトラン
ジスタＴＲ７，ＴＲ８をＯＦＦすることができ、ΟＳＣ
０，ΟＳＣ１端子間がオープンとなるため、消費電流が
増加することもなくなる。
と共にΟＳＣ１端子にも逆相のクロックを入力する場
合、ΟＳＣ１端子において発振用インバータと外部のイ
ンバータが一瞬ショートしても、ＣＯＮＴ信号によりト
ランジスタＴＲ５，ＴＲ６が電流制限を行うため、ノイ
ズが発生する可能性が少なくなり、大きな貫通電流も流
れる可能性が少ない。さらにＣＯＮＴ信号によりトラン
ジスタＴＲ７，ＴＲ８をＯＦＦすることができ、ΟＳＣ
０，ΟＳＣ１端子間がオープンとなるため、消費電流が
増加することもなくなる。
【００２８】図２は本発明の第２の実施形態に係る発振
回路の構成を示す図であり、１チップマイクロコンピュ
ータにおける発振回路に適用した例である。
回路の構成を示す図であり、１チップマイクロコンピュ
ータにおける発振回路に適用した例である。
【００２９】図２において、２０は１チップマイクロコ
ンピュータ（ＭＣＵ）における発振回路であり、発振回
路２０は、ＰチャネルトランジスタΤＲ１０，ＴＲ１
２、ＮチャネルトランジスタＴＲ１１，ＴＲ１３、イン
バータＩＮＶ４，ＩＮＶ５，ＩＮＶ６、伝送ゲートを構
成するトランジスタＴＲ１４，ＴＲ１５、及び端子ＯＳ
Ｃ０，ＯＳＣ１，ＣＯＮΤから構成される。
ンピュータ（ＭＣＵ）における発振回路であり、発振回
路２０は、ＰチャネルトランジスタΤＲ１０，ＴＲ１
２、ＮチャネルトランジスタＴＲ１１，ＴＲ１３、イン
バータＩＮＶ４，ＩＮＶ５，ＩＮＶ６、伝送ゲートを構
成するトランジスタＴＲ１４，ＴＲ１５、及び端子ＯＳ
Ｃ０，ＯＳＣ１，ＣＯＮΤから構成される。
【００３０】上記ＰチャネルトランジスタＴＲ１０及び
ＮチャネルトランジスタＴＲ１１は、発振用インバータ
２１を構成し、この発振用インバータ２１の入力がＯＳ
Ｃ０端子、出力がＯＳＣ１端子に接続される。
ＮチャネルトランジスタＴＲ１１は、発振用インバータ
２１を構成し、この発振用インバータ２１の入力がＯＳ
Ｃ０端子、出力がＯＳＣ１端子に接続される。
【００３１】上記ＰチャネルトランジスタＴＲ１２及び
ＮチャネルトランジスタΤＲ１３は、発振用インバータ
２１の出力のレベルをΗレベルに固定するトランジスタ
である。
ＮチャネルトランジスタΤＲ１３は、発振用インバータ
２１の出力のレベルをΗレベルに固定するトランジスタ
である。
【００３２】また、オン抵抗の大きいＰチャネルトラン
ジスタＴＲ１４とＮチャネルトランジスタＴＲ１５がＯ
ＳＣ０端子とＯＳＣ１端子の間に接続され、帰還抵抗２
２を構成している。
ジスタＴＲ１４とＮチャネルトランジスタＴＲ１５がＯ
ＳＣ０端子とＯＳＣ１端子の間に接続され、帰還抵抗２
２を構成している。
【００３３】また、ＭＣＵ内部にソフトウェアで書き換
え可能なフラグを設け、その出力（ＣＯＮＴ）は帰還抵
抗２２を構成するＴＲ１５のゲートと、インバータＩＮ
Ｖ６を介して逆相信号がＴＲ１４と、発振用インバータ
２１の出力のレベルをΗレベルに固定するトランジスタ
ＴＲ１２，ＴＲ１３の入力に接続される。
え可能なフラグを設け、その出力（ＣＯＮＴ）は帰還抵
抗２２を構成するＴＲ１５のゲートと、インバータＩＮ
Ｖ６を介して逆相信号がＴＲ１４と、発振用インバータ
２１の出力のレベルをΗレベルに固定するトランジスタ
ＴＲ１２，ＴＲ１３の入力に接続される。
【００３４】発振クロックは、ＯＳＣ０端子側よりイン
バータＩＮＶ４，ＩＮＶ５を介してＣＰＵ内部に伝達さ
れる。
バータＩＮＶ４，ＩＮＶ５を介してＣＰＵ内部に伝達さ
れる。
【００３５】以下、上述のように構成された発振回路２
０の動作を説明する。
０の動作を説明する。
【００３６】ＯＳＣ０，ＯＳＣ１端子に水晶発振子等を
接続して発振をする場合は、ＣＯＮＴフラグを“０”に
しておくと、トランジスタＴＲ１２がオフ、ＴＲ１３が
オンし、トランジスタＴＲ１０とＴＲ１１が発振インバ
ータ２１として働き、従来回路と同様に自己発振を行
う。
接続して発振をする場合は、ＣＯＮＴフラグを“０”に
しておくと、トランジスタＴＲ１２がオフ、ＴＲ１３が
オンし、トランジスタＴＲ１０とＴＲ１１が発振インバ
ータ２１として働き、従来回路と同様に自己発振を行
う。
【００３７】一方、外部で発振したクロックを入力する
場合は、ＯＳＣ０端子に入力し、ソフトウェアでＣＯＮ
Ｔフラグを“１”にすることにより、トランジスタＴＲ
１２がオン、ＴＲ１３がオフし、ＯＳＣ１端子はΗレベ
ルに固定されるが、外部からのクロックはＩＮＶ４，Ｉ
ＮＶ５を通してＣＰＵへ伝達される。
場合は、ＯＳＣ０端子に入力し、ソフトウェアでＣＯＮ
Ｔフラグを“１”にすることにより、トランジスタＴＲ
１２がオン、ＴＲ１３がオフし、ＯＳＣ１端子はΗレベ
ルに固定されるが、外部からのクロックはＩＮＶ４，Ｉ
ＮＶ５を通してＣＰＵへ伝達される。
【００３８】また、ＣＯＮＴ信号によりトランジスタＴ
Ｒ１４，ＴＲ１５がオフし、ＯＳＣ０、ＯＳＣ１端子間
がオープンになる。
Ｒ１４，ＴＲ１５がオフし、ＯＳＣ０、ＯＳＣ１端子間
がオープンになる。
【００３９】以上説明したように、第２の実施形態に係
る発振回路２０は、発振用インバータ２１を構成するト
ランジスタＴＲ１０，ＴＲ１１の出力のレベルを固定す
るトランジスタＴＲ１２，ＴＲ１３を設けているので、
外部で発振したクロックを入力する場合、ＣＯＮＴ信号
でＯＳＣ１端子がΗレベルに固定できるため、ＯＳＣ１
端子からのノイズの発生の可能性がなくなる。また、Ｃ
ＯＮＴ信号によりトランジスタＴＲ１４，ＴＲ１５がオ
ープンとなるため、消費電流が増加することもなくな
る。
る発振回路２０は、発振用インバータ２１を構成するト
ランジスタＴＲ１０，ＴＲ１１の出力のレベルを固定す
るトランジスタＴＲ１２，ＴＲ１３を設けているので、
外部で発振したクロックを入力する場合、ＣＯＮＴ信号
でＯＳＣ１端子がΗレベルに固定できるため、ＯＳＣ１
端子からのノイズの発生の可能性がなくなる。また、Ｃ
ＯＮＴ信号によりトランジスタＴＲ１４，ＴＲ１５がオ
ープンとなるため、消費電流が増加することもなくな
る。
【００４０】ここで、上記各実施形態では、ＣＯＮＴ信
号を内部のフラグの出力としているが、外部からの端子
の入力としても同様な効果を得ることができる。
号を内部のフラグの出力としているが、外部からの端子
の入力としても同様な効果を得ることができる。
【００４１】また、第２の実施形態において、ＯＳＣ１
端子をＬレベルに固定しても同様な効果が得られる。
端子をＬレベルに固定しても同様な効果が得られる。
【００４２】したがって、このような優れた特長を有す
る発振回路を、１チップマイクロコンピュータ等の集積
回路装置の発振回路に適用すれば、この集積回路装置に
おいてノイズの発生を減少させるとともに、消費電流の
増加を抑えることができる。なお、上記各実施形態に係
る発振回路を、上述したような１チップマイクロコンピ
ュータ等に適用することもできるが、勿論これには限定
されず、上記集積回路装置の発振回路であれば全ての装
置に適用可能であることは言うまでもない。
る発振回路を、１チップマイクロコンピュータ等の集積
回路装置の発振回路に適用すれば、この集積回路装置に
おいてノイズの発生を減少させるとともに、消費電流の
増加を抑えることができる。なお、上記各実施形態に係
る発振回路を、上述したような１チップマイクロコンピ
ュータ等に適用することもできるが、勿論これには限定
されず、上記集積回路装置の発振回路であれば全ての装
置に適用可能であることは言うまでもない。
【００４３】また、上記発振回路を構成するトランジス
タ、インバータ等の種類、数などは前述した上述の実施
形態に限られないことは言うまでもない。
タ、インバータ等の種類、数などは前述した上述の実施
形態に限られないことは言うまでもない。
【００４４】
【発明の効果】本発明に係る発振回路では、発振回路の
ドライブ能力を変更する変更手段と、帰還抵抗をカット
可能なカット手段と、変更手段及びカット手段を制御す
る制御手段とを備えて構成したので、ノイズの発生を減
少させるとともに、消費電流の増加を抑えることができ
る。
ドライブ能力を変更する変更手段と、帰還抵抗をカット
可能なカット手段と、変更手段及びカット手段を制御す
る制御手段とを備えて構成したので、ノイズの発生を減
少させるとともに、消費電流の増加を抑えることができ
る。
【００４５】また、本発明に係る発振回路では、発振回
路の出力側レベルを固定可能なレベル固定手段と、帰還
抵抗をカット可能なカット手段と、レベル固定手段によ
り発振回路の出力側のレベルが固定されたとき、入力側
より外部からのクロックを入力できるように制御する制
御手段とを備えて構成したので、ノイズの発生を減少さ
せるとともに、消費電流の増加を抑えることができる。
路の出力側レベルを固定可能なレベル固定手段と、帰還
抵抗をカット可能なカット手段と、レベル固定手段によ
り発振回路の出力側のレベルが固定されたとき、入力側
より外部からのクロックを入力できるように制御する制
御手段とを備えて構成したので、ノイズの発生を減少さ
せるとともに、消費電流の増加を抑えることができる。
【図１】本発明を適用した第１の実施形態に係る発振回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図２】本発明を適用した第２の実施形態に係る発振回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図３】従来の発振回路の構成を示す回路図である。
１０，２０ 発振回路、１１，２１ 発振用インバー
タ、ΤＲ３，ＴＲ４，ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ
８，ＴＲ１０，ＴＲ１１，ＴＲ１２，ＴＲ１３，ＴＲ１
４，ＴＲ１５ トランジスタ、ＩＮＶ２，ＩＮＶ３，Ｉ
ＮＶ４，ＩＮＶ５，ＩＮＶ６ インバータ、ＯＳＣ０，
ＯＳＣ１，ＣＯＮΤ 端子
タ、ΤＲ３，ＴＲ４，ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ
８，ＴＲ１０，ＴＲ１１，ＴＲ１２，ＴＲ１３，ＴＲ１
４，ＴＲ１５ トランジスタ、ＩＮＶ２，ＩＮＶ３，Ｉ
ＮＶ４，ＩＮＶ５，ＩＮＶ６ インバータ、ＯＳＣ０，
ＯＳＣ１，ＣＯＮΤ 端子
Claims (4)
- 【請求項１】 発振用インバータ、帰還抵抗及び発振端
子を備え、 前記発振端子に発振子を接続して自己発振を行い、その
発振出力を集積回路装置に出力する発振回路において、 発振回路のドライブ能力を変更する変更手段と、 前記帰還抵抗をカット可能なカット手段と、 前記変更手段及び前記カット手段を制御する制御手段と
を備えたことを特徴とする発振回路。 - 【請求項２】 発振用インバータ、帰還抵抗及び発振端
子を備え、 前記発振端子に発振子を接続して自己発振を行い、その
発振出力を集積回路装置に出力する発振回路において、 発振回路の出力側レベルを固定可能なレベル固定手段
と、 前記帰還抵抗をカット可能なカット手段と、 前記レベル固定手段により発振回路の出力側のレベルが
固定されたとき、入力側より外部からのクロックを入力
できるように制御する制御手段とを備えたことを特徴と
する発振回路。 - 【請求項３】 前記変更手段は、 前記発振用インバータの電源部にＤ−ＭＯＳトランジス
タを設置し、 前記制御手段により前記Ｄ−ＭＯＳトランジスタを制御
して、電流制限を行うことにより発振回路のドライブ能
力を変更することを特徴とする請求項１記載の発振回
路。 - 【請求項４】 前記帰還抵抗は、オン抵抗の大きいトラ
ンジスタにより構成されたことを特徴とする請求項１又
は２の何れかに記載の記載の発振回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8284950A JPH10135789A (ja) | 1996-10-28 | 1996-10-28 | 発振回路 |
| US08/917,348 US5900787A (en) | 1996-10-28 | 1997-08-26 | Dual-mode, crystal resonator/external clock, oscillator circuit |
| TW086113153A TW346583B (en) | 1996-10-28 | 1997-09-11 | Dual-mode oscillator circuit |
| DE69727880T DE69727880T2 (de) | 1996-10-28 | 1997-09-26 | Zwei-Moden Oszillatorschaltung |
| EP97116812A EP0838898B1 (en) | 1996-10-28 | 1997-09-26 | Dual-mode oscillator circuit |
| KR1019970050035A KR19980032435A (ko) | 1996-10-28 | 1997-09-30 | 듀얼 모드 발진회로 |
| CN97121580.4A CN1182230A (zh) | 1996-10-28 | 1997-10-28 | 双模振荡器电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8284950A JPH10135789A (ja) | 1996-10-28 | 1996-10-28 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135789A true JPH10135789A (ja) | 1998-05-22 |
Family
ID=17685179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8284950A Withdrawn JPH10135789A (ja) | 1996-10-28 | 1996-10-28 | 発振回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5900787A (ja) |
| EP (1) | EP0838898B1 (ja) |
| JP (1) | JPH10135789A (ja) |
| KR (1) | KR19980032435A (ja) |
| CN (1) | CN1182230A (ja) |
| DE (1) | DE69727880T2 (ja) |
| TW (1) | TW346583B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229405B1 (en) * | 1997-11-14 | 2001-05-08 | Seiko Epson Corporation | Low-voltage oscillation amplifying circuit |
| JPH11308103A (ja) * | 1998-04-17 | 1999-11-05 | Nec Corp | Ｐｌｌ発振回路のノイズ低減方法とその回路 |
| JP2004104565A (ja) * | 2002-09-11 | 2004-04-02 | Seiko Epson Corp | 半導体装置 |
| JP2005025613A (ja) * | 2003-07-04 | 2005-01-27 | Alps Electric Co Ltd | 信号処理回路モジュール |
| US7126389B1 (en) * | 2004-01-27 | 2006-10-24 | Integrated Device Technology, Inc. | Method and apparatus for an output buffer with dynamic impedance control |
| US7196589B1 (en) * | 2004-10-21 | 2007-03-27 | National Semiconductor Corporation | Apparatus and method for dual features of frequency setting and frequency synchronization in one pin |
| WO2009147770A1 (ja) * | 2008-06-02 | 2009-12-10 | パナソニック株式会社 | クロック信号増幅回路 |
| US7977995B2 (en) * | 2009-06-30 | 2011-07-12 | Oracle America, Inc. | Configurable pulse generator |
| TWI493864B (zh) * | 2010-03-31 | 2015-07-21 | Silicon Motion Inc | 振盪訊號產生裝置與其相關方法 |
| JP2012182663A (ja) * | 2011-03-01 | 2012-09-20 | Seiko Instruments Inc | 発振回路及び発振回路を搭載した電子機器 |
| CN105207641B (zh) * | 2014-06-19 | 2019-04-12 | 日本电波工业株式会社 | 双模晶体振荡器 |
| US10367462B2 (en) | 2017-06-30 | 2019-07-30 | Silicon Laboratories Inc. | Crystal amplifier with additional high gain amplifier core to optimize startup operation |
| US10536115B2 (en) | 2017-06-30 | 2020-01-14 | Silicon Laboratories Inc. | Crystal driver circuit with external oscillation signal amplitude control |
| US10574185B2 (en) | 2017-06-30 | 2020-02-25 | Silicon Laboratories Inc. | Crystal driver circuit with core amplifier having unbalanced tune capacitors |
| US10454420B2 (en) * | 2017-06-30 | 2019-10-22 | Silicon Laboratories Inc. | Crystal driver circuit configurable for daisy chaining |
| US10601369B2 (en) | 2018-07-11 | 2020-03-24 | Silicon Laboratories Inc. | Crystal oscillator startup time optimization |
| US10491157B1 (en) | 2018-07-11 | 2019-11-26 | Silicon Laboratories Inc. | Crystal oscillator adaptive startup energy minimization |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0372669A (ja) * | 1989-05-17 | 1991-03-27 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| US5416445A (en) * | 1993-08-02 | 1995-05-16 | Nec Corporation | Low power-consumption clock pulse generator with two clock sources selectively available |
| JPH07162237A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | 発振回路 |
| US5453719A (en) * | 1993-12-17 | 1995-09-26 | Nec Corporation | Oscillator circuit generating oscillation signal responsive to one of resonant element and external clock signal |
| US5532652A (en) * | 1994-04-01 | 1996-07-02 | Mitsubishi Denki Kabushiki Kaisha | Oscillation circuit with enable/disable frequency stabilization |
-
1996
- 1996-10-28 JP JP8284950A patent/JPH10135789A/ja not_active Withdrawn
-
1997
- 1997-08-26 US US08/917,348 patent/US5900787A/en not_active Expired - Lifetime
- 1997-09-11 TW TW086113153A patent/TW346583B/zh not_active IP Right Cessation
- 1997-09-26 EP EP97116812A patent/EP0838898B1/en not_active Expired - Lifetime
- 1997-09-26 DE DE69727880T patent/DE69727880T2/de not_active Expired - Lifetime
- 1997-09-30 KR KR1019970050035A patent/KR19980032435A/ko not_active Application Discontinuation
- 1997-10-28 CN CN97121580.4A patent/CN1182230A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0838898B1 (en) | 2004-03-03 |
| TW346583B (en) | 1998-12-01 |
| US5900787A (en) | 1999-05-04 |
| CN1182230A (zh) | 1998-05-20 |
| DE69727880T2 (de) | 2005-01-20 |
| DE69727880D1 (de) | 2004-04-08 |
| EP0838898A1 (en) | 1998-04-29 |
| KR19980032435A (ko) | 1998-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |