WO2009147770A1 - クロック信号増幅回路 - Google Patents

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木下雅善
曽川和昭
山田祐嗣
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パナソニック株式会社
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
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    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS

Definitions

  • the present invention relates to a clock signal amplification circuit that amplifies an input small amplitude clock signal to a voltage usable in a digital circuit.
  • a clock signal is required for a digital circuit that performs arithmetic processing.
  • a clock signal is often generated by a crystal oscillator or a clock generation IC outside the semiconductor integrated circuit and input to the semiconductor integrated circuit.
  • the input clock signal can be used as it is.
  • the amplitude of the clock signal input to the semiconductor integrated circuit is smaller than the power supply amplitude of the semiconductor integrated circuit, the clock signal may be lost without being taken into the semiconductor integrated circuit. Therefore, a clock signal amplifying circuit for amplifying a small amplitude clock signal to the power supply amplitude of the semiconductor integrated circuit is required.
  • a typical clock signal amplifier circuit includes an inverter, a coupling capacitor connected to the input side of the inverter, and a feedback resistor connected between the input and output of the inverter.
  • the coupling capacitor removes the DC component of the input clock signal and propagates only the AC component to the subsequent inverter.
  • the feedback resistor feeds back the average DC voltage of the output signal of the inverter to the input of the inverter.
  • a signal determined by the AC component of the clock signal propagated from the coupling capacitor and the average DC voltage of the inverter output given by the feedback resistor is input to the inverter. Thereby, the inputted small amplitude clock signal can be amplified.
  • a typical clock signal amplifier circuit has a problem that the rise time is long, that is, it takes a relatively long time to output an amplified clock signal after starting. Therefore, there is a typical clock signal amplifier circuit in which a counter circuit, an operational amplifier, an operational amplifier control circuit, and a reference voltage source are added.
  • This clock signal amplifying circuit can be started at high speed by forcibly inputting a DC voltage from an operational amplifier to an inverter during a certain period of time counted by the counter circuit after the operation starts (for example, see Patent Document 1). Japanese Patent Laid-Open No. 2002-14741 (FIGS. 1 and 8)
  • an object of the present invention is to increase the speed of start-up and reduce the power consumption during stop without significantly increasing the circuit scale of the clock signal amplifier circuit.
  • the present invention has taken the following measures. That is, as a clock signal amplifying circuit for amplifying an input clock signal, an inverter, a coupling capacitor connected to the input of the inverter, a power supply potential and a ground potential are connected in series, and the connection point is connected to the inverter. Two resistors connected to the input, a feedback resistor provided between the input and output of the inverter, a power supply potential supply path to the inverter, a ground potential supply path to the inverter, and an inverter feedback via the feedback resistance It is assumed that two switches that are provided at any two places in the path and perform the same opening / closing operation according to the control signal are provided.
  • the inverter stops because no through current flows through the inverter, and the inverter feedback path becomes high impedance, so the inverter input is supplied from the connection point of the two resistors. Is charged at an intermediate potential. Thereafter, when the two switches are turned on, the inverter starts operating. At this time, the input of the inverter is already in the vicinity of the logical threshold potential. Therefore, the inverter can immediately output a clock signal having a large amplitude in response to a slight AC level fluctuation input through the coupling capacitor.
  • a clock signal amplifier circuit that amplifies the input clock signal is connected to a logic circuit that outputs a logical sum inversion or a logical product inversion of the first and second inputs, and a first input of the logic circuit.
  • a coupling capacitor, two resistors connected in series between the power supply potential and the ground potential, the connection point being connected to the first input of the logic circuit, the output of the logic circuit, and the first of the logic circuit A feedback resistor provided between the input and the input, and a switch provided in a feedback path to the first input of the logic circuit via the feedback resistor, and opening and closing using the second input of the logic circuit as a control signal; It shall be equipped with.
  • the logic circuit stops because no through current flows in the logic circuit, and the feedback path to the first input of the logic circuit becomes high impedance, so the first input is It is charged with an intermediate potential supplied from the connection point of the two resistors. Thereafter, when the switch is turned on, the logic circuit starts to operate. At this time, the first input of the logic circuit is already in the vicinity of the logic threshold potential. Therefore, the logic circuit can immediately output a clock signal having a large amplitude in response to a slight AC level fluctuation input through the coupling capacitor.
  • the clock signal amplifier circuit is preferably provided with a resistor circuit that is connected in parallel to the feedback resistor and whose resistance value increases with a predetermined time constant after the switch is turned on.
  • the resistance circuit includes an integration circuit that integrates and outputs the control signal, and a transistor that is connected in parallel to the feedback resistor and to which the output of the integration circuit is applied to the gate.
  • the inverter or the logic circuit can output a clock signal having a large amplitude earlier according to a slight AC level fluctuation input through the coupling capacitor.
  • the two resistors are composed of transistors having opposite polarities in which the gate and the source are connected, or transistors having opposite polarities in which the gate and the drain are connected.
  • the clock signal amplification circuit that amplifies a clock signal having a small amplitude can reduce the power consumption at the time of stop and speed up the start-up.
  • the circuit configuration is relatively simple, development costs and manufacturing costs can be suppressed.
  • FIG. 1 is a configuration diagram of a clock signal amplifier circuit according to the first embodiment.
  • FIG. 2 is a specific circuit configuration diagram of the clock signal amplifier circuit of FIG.
  • FIG. 3 is an operation waveform diagram of the clock signal amplifier circuit according to the first embodiment.
  • FIG. 4 is a configuration diagram of a clock signal amplifier circuit according to a modification of the first embodiment.
  • FIG. 5 is a configuration diagram of a clock signal amplifier circuit according to a modification of the first embodiment.
  • FIG. 6 is a configuration diagram of a clock signal amplifier circuit according to the second embodiment.
  • FIG. 7 is a specific circuit configuration diagram of the clock signal amplifier circuit of FIG.
  • FIG. 8 is a configuration diagram of a clock signal amplifier circuit according to a modification of the second embodiment.
  • FIG. 9 is a configuration diagram of a clock signal amplifier circuit according to the third embodiment.
  • FIG. 1 shows a configuration of a clock signal amplifier circuit according to the first embodiment.
  • a feedback resistor 12 is connected between the input and output of the inverter 11.
  • the inverter 11 amplifies the AC component of the small amplitude clock signal Fin input via the coupling capacitor 13 and outputs the clock signal Fout.
  • a switch 14 is provided in each of the power supply potential supply path and the ground potential supply path to the inverter 11. These switches 14 perform the same opening / closing operation according to the control signal CTL. For example, these switches 14 are turned on when the control signal CTL is at H level, and are turned off when the control signal CTL is at L level.
  • the control signal CTL can also be used as a hardware reset signal for the entire system including the clock signal amplifier circuit. That is, it is possible to perform control such that the clock amplitude amplifier circuit is stopped when the entire system is reset, and the clock signal amplifier circuit is operated after reset is released.
  • connection point of two resistors 15 connected in series between the power supply potential and the ground potential is connected to the input of the inverter 11.
  • resistors 15 provide an intermediate potential between the power supply potential and the ground potential to the input of the inverter 11, it is preferable that both of them have a high resistance of several M ⁇ .
  • FIG. 2 shows a specific circuit configuration of the clock signal amplifier circuit of FIG.
  • symbol in a figure is abbreviate
  • each of the two resistors 15 can be composed of a P-type transistor and an N-type transistor having a gate and a source connected to each other. In the transistor having such a connection form, a leak current flows between the drain and the source. Therefore, the input of the inverter 11 can be set to the intermediate potential by the leak current.
  • the P-type transistor and the N-type transistor constituting the inverter 11 are designed to have the same driving capability. Therefore, the inverter 11 performs a logic inversion with a potential (VDD / 2) just between the power supply potential and the ground potential as a logic threshold potential.
  • VDD / 2 a potential just between the power supply potential and the ground potential
  • the logical threshold potential of the inverter 11 deviates from VDD / 2.
  • the connection point of these resistors 15 supplies a potential of VDD / 2 regardless of manufacturing variations. It cannot be charged with an actual logic threshold potential.
  • the two resistors 15 are composed of a P-type transistor and an N-type transistor in the same manner as the inverter 11, a connection point between these resistors 15 according to a shift in the logical threshold potential of the inverter 11 due to manufacturing variations. Similarly, the potential of the current shifts. Therefore, the input of the inverter 11 can be charged with the actual logic threshold potential.
  • the two switches 14 become conductive.
  • the inverter 11 is connected to the power supply potential and the ground potential, and starts operating.
  • the input of the inverter 11 is already charged to the vicinity of the operable logic threshold potential. Therefore, the inverter 11 can output the clock signal Fout as soon as it receives the AC component of the small amplitude clock signal Fin via the coupling capacitor 13.
  • the two resistors 15 are composed of transistors, the input of the inverter 11 can be charged with the actual logic threshold potential even if the logic threshold potential of the inverter 11 deviates from VDD / 2 due to manufacturing variations. Therefore, the clock signal Fout can be output immediately upon receiving the AC component of the clock signal Fin.
  • the clock signal amplifier circuit can be started up at a high speed, and the current consumption when stopped can be greatly reduced.
  • the clock signal amplifier circuit according to the present embodiment can be configured only by adding two switches 14 and two resistors 15 to a typical clock signal amplifier circuit, thereby reducing development costs and manufacturing costs. it can.
  • either one of the two switches 14 may be eliminated, and the switch 14 may be provided in the feedback path of the output of the inverter 11 via the feedback resistor 12 to the input of the inverter 11 instead.
  • 4 and 5 show modifications of the clock signal amplifier circuit of FIG.
  • FIG. 6 shows a configuration of a clock signal amplifier circuit according to the second embodiment.
  • the feedback resistor 12 and the switch 14 are connected between the output of the two-input NAND element 16 and one input.
  • the switch 14 opens and closes according to the H active control signal CTL. That is, the switch 14 becomes conductive when the control signal CTL is at H level, and becomes non-conductive when the control signal CTL is at L level.
  • a control signal CTL is input to the other input of the NAND element 16.
  • the NAND element 16 amplifies the AC component of the small-amplitude clock signal Fin input through the coupling capacitor 13 and outputs the clock signal Fout.
  • the coupling capacitor 13 and the two resistors 15 are as described above.
  • FIG. 7 shows a specific circuit configuration of the clock signal amplifier circuit of FIG.
  • symbol in a figure is abbreviate
  • each of the two resistors 15 can be composed of a P-type transistor and an N-type transistor having a gate and a drain connected to each other. In such a connection form, more drain current flows than when the gate and the source are connected, but the drain current can be reduced by increasing the channel length of the transistor.
  • the control signal CTL is at L level
  • the clock signal amplifier circuit is in a stopped state
  • the output of the NAND element 16 is at H level.
  • the switch 14 since the switch 14 is in a non-conductive state, the output feedback path of the NAND element 16 has a high impedance. Accordingly, the output of the NAND element 16 is not fed back to the input of the NAND element 16 via the feedback resistor 12, but the input is gradually charged with the potential at the connection point of the two resistors 15 and stabilized at the intermediate potential. Even if one input of the NAND element 16 has an intermediate potential, the through current does not flow through the NAND element 16 because the switch 14 is off. Therefore, only a small amount of current flowing through the two resistors 15 is consumed while the clock signal amplifier circuit is stopped.
  • the NAND element 16 When the control signal CTL becomes H level, the NAND element 16 starts to function as an inverter, and the switch 14 is turned on to enable the output feedback of the NAND element 16. At this time, the input of the NAND element 16 is already charged to the vicinity of the logic threshold potential at which the inverter operation is possible. Therefore, the NAND element 16 can output the clock signal Fout as soon as it receives the AC component of the small amplitude clock signal Fin via the coupling capacitor 13.
  • the clock signal amplifier circuit can be started up at a high speed, and the current consumption when stopped can be greatly reduced. Further, since the clock signal amplifier circuit according to the present embodiment has a very simple configuration, it is possible to reduce development costs and manufacturing costs.
  • FIG. 8 shows a modification of the clock signal amplifier circuit of FIG. As described above, the same effect as described above can be obtained for the clock signal amplifier circuit using the NOR element 16 '.
  • FIG. 9 shows a configuration of a clock signal amplifier circuit according to the third embodiment.
  • the clock signal amplifier circuit according to this embodiment is obtained by adding a resistor circuit 17 in parallel to the feedback resistor 12 in the clock signal amplifier circuit according to the first embodiment. Only differences from the first embodiment will be described below.
  • the resistance circuit 17 includes an integration circuit 171 that integrates and outputs the control signal CTL, and a transistor 172 that is connected in parallel to the feedback resistor 12 and to which the output of the integration circuit 171 is applied to the gate. That is, the resistance value of the resistance circuit 17 increases with the CR time constant of the integration circuit 171 after the control signal CTL changes from the L level to the H level.
  • the transistor 172 since it is assumed that the control signal CTL is H active, the transistor 172 is P type. However, when the control signal CTL is L active, the transistor 172 should be N type. is there.
  • the operation of the clock signal amplifier circuit according to this embodiment will be described.
  • the control signal CTL is at L level
  • the on-resistance of the transistor 172 in the resistance circuit 17 is small.
  • the output of the inverter 11 has a high impedance, it does not feed back to the input of the inverter 11 via the feedback resistor 12 and the resistor circuit 17. Therefore, the input of the inverter 11 is gradually charged with the potential at the connection point of the two resistors 15 and stabilized at the intermediate potential.
  • the inverter 11 When the control signal CTL becomes H level, the inverter 11 starts operating. At this time, the input of the inverter 11 is already charged to the vicinity of the operable logic threshold potential. Further, immediately after the control signal CTL transits from the L level to the H level, the transistor 172 is still turned on, so that the combined resistance of the feedback resistor 12 and the on-resistance of the transistor 172 is small. For this reason, the DC voltage propagation capability from the output of the inverter 11 to the input of the inverter 11 is high. Therefore, the inverter 11 can output the clock signal Fout as soon as it receives the AC component of the small amplitude clock signal Fin via the coupling capacitor 13.
  • the resistance value of the resistance circuit 17 gradually increases, and becomes high impedance when the transistor 172 is turned off.
  • the output of the inverter 11 is fed back to the input of the inverter 11 only through the feedback resistor 12, and the clock signal Fin with a small amplitude can be amplified.
  • the clock signal amplifier circuit can be started up more quickly.
  • the clock signal amplifier circuit according to the second embodiment can be started up more quickly.
  • the clock signal amplifier circuit according to the present invention has low power consumption and high speed, it is useful as a waveform shaping circuit for a clock signal incorporated in a system LSI.

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Abstract

　クロック信号増幅回路は、インバータ（１１）と、インバータの入力に接続されたカップリング容量（１３）と、電源電位とグランド電位との間で直列接続され、当該接続点がインバータの入力に接続された二つの抵抗（１５）と、インバータの入出力間に設けられた帰還抵抗（１２）と、インバータへの電源電位の供給経路、インバータへのグランド電位の供給経路、及び帰還抵抗を介したインバータの帰還経路のうちのいずれか二箇所に設けられ、制御信号に従って互いに同じ開閉動作をする二つのスイッチ（１４）とを備えている。

Description

クロック信号増幅回路
　本発明は、入力された小振幅のクロック信号を、デジタル回路で使用可能な電圧にまで増幅するクロック信号増幅回路に関する。
　半導体集積回路において、演算処理を行うデジタル回路にはクロック信号が必要である。一般的に、クロック信号は、半導体集積回路の外部の水晶発振器やクロック生成ＩＣで生成され、半導体集積回路に入力されることが多い。このとき、半導体集積回路に入力されたクロック信号の振幅が半導体集積回路の電源振幅と同じであれば、入力されたクロック信号はそのまま使用できる。しかし、半導体集積回路に入力されたクロック信号の振幅が半導体集積回路の電源振幅よりも小さいと、クロック信号は半導体集積回路内に取り込まれずに消失してしまう可能性がある。そのため、小振幅のクロック信号を半導体集積回路の電源振幅まで増幅するためのクロック信号増幅回路が必要となる。
　典型的なクロック信号増幅回路は、インバータと、インバータの入力側に接続されたカップリング容量と、インバータの入出力間に接続された帰還抵抗とで構成される。カップリング容量は、入力されたクロック信号のＤＣ成分を除去してそのＡＣ成分のみを後段のインバータに伝播させる。帰還抵抗は、インバータの出力信号の平均ＤＣ電圧をインバータの入力に帰還する。インバータには、カップリング容量から伝播したクロック信号のＡＣ成分と、帰還抵抗によって与えられたインバータ出力の平均ＤＣ電圧とによって決定された信号が入力される。これにより、入力された小振幅のクロック信号を増幅することができる。
　しかし、典型的なクロック信号増幅回路には、立ち上がり時間が長い、すなわち、起動してから増幅されたクロック信号を出力するまでに比較的長い時間を要するといった問題がある。そこで、典型的なクロック信号増幅回路に、カウンタ回路、オペアンプ、オペアンプ制御回路、リファレンス電圧源を追加しているものがある。このクロック信号増幅回路は、動作開始後に、カウンタ回路が刻む一定期間中にオペアンプからのＤＣ電圧をインバータに強制的に入力することで高速起動を可能としている（例えば、特許文献１参照）。
特開２００２－１４７４１号公報（第１図及び第８図）
　上記の従来技術によると、クロック信号増幅回路の高速起動を実現できる反面、多数の回路を追加することによる開発コストの増加や製造コストの増加を招いてしまう。さらに、クロック信号が入力されていないときや増幅したクロック信号の出力が不要のときには、インバータの入力が中間電位となることによってインバータに貫通電流が流れ、無駄な電力を消費してしまう。これら問題に鑑み、本発明は、クロック信号増幅回路について、回路規模をあまり増大させることなく、起動を高速化するとともに停止時の消費電力を低減することを課題とする。
　上記課題を解決するために本発明は下記のような手段を講じた。すなわち、入力されたクロック信号を増幅するクロック信号増幅回路として、インバータと、インバータの入力に接続されたカップリング容量と、電源電位とグランド電位との間で直列接続され、当該接続点がインバータの入力に接続された二つの抵抗と、インバータの入出力間に設けられた帰還抵抗と、インバータへの電源電位の供給経路、インバータへのグランド電位の供給経路、及び帰還抵抗を介したインバータの帰還経路のうちのいずれか二箇所に設けられ、制御信号に従って互いに同じ開閉動作をする二つのスイッチとを備えているものとする。
　これによると、二つのスイッチがオフしているとき、インバータに貫通電流が流れないためインバータが停止するとともに、インバータの帰還経路がハイインピーダンスとなるためインバータの入力は二つの抵抗の接続点から供給される中間電位で充電される。その後、二つのスイッチがオンすると、インバータは動作を開始するが、このとき、インバータの入力はすでに論理閾値電位近傍となっている。したがって、インバータは、カップリング容量を介して入力されるわずかなＡＣレベル変動に応じてすぐさま大振幅のクロック信号を出力することができる。
　また、入力されたクロック信号を増幅するクロック信号増幅回路として、第１及び第２の入力の論理和の反転又は論理積の反転を出力する論理回路と、論理回路の第１の入力に接続されたカップリング容量と、電源電位とグランド電位との間で直列接続され、当該接続点が論理回路の第１の入力に接続された二つの抵抗と、論理回路の出力と論理回路の第１の入力との間に設けられた帰還抵抗と、帰還抵抗を介した論理回路の第１の入力への帰還経路に設けられ、論理回路の前記第２の入力を制御信号として開閉動作をするスイッチとを備えているものとする。
　これによると、スイッチがオフしているとき、論理回路に貫通電流が流れないため論理回路が停止するとともに、論理回路の第１の入力への帰還経路がハイインピーダンスとなるため第１の入力は二つの抵抗の接続点から供給される中間電位で充電される。その後、スイッチがオンすると、論理回路は動作を開始するが、このとき、論理回路の第１の入力はすでに論理閾値電位近傍となっている。したがって、論理回路は、カップリング容量を介して入力されるわずかなＡＣレベル変動に応じてすぐさま大振幅のクロック信号を出力することができる。
　さらに、クロック信号増幅回路には、帰還抵抗に並列接続され、スイッチがオンしてしてから所定の時定数で抵抗値が上昇する抵抗回路が備わっていることが好ましい。具体的には、抵抗回路は、制御信号を積分出力する積分回路と、帰還抵抗に並列接続され、ゲートに積分回路の出力が印加されるトランジスタとを備えている。
　これによると、スイッチがオンした直後はインバータあるいは論理回路の第１の入力への帰還経路のインピーダンスが通常よりも低くなっているため、インバータあるいは論理回路の出力から入力へのＤＣ電圧伝播能力が高い状態にある。したがって、インバータあるいは論理回路は、カップリング容量を介して入力されるわずかなＡＣレベル変動に応じてより早く大振幅のクロック信号を出力することができる。
　好ましくは、二つの抵抗は、ゲートとソースとが接続された互いに逆極性のトランジスタ、あるいは、ゲートとドレインとが接続された互いに逆極性のトランジスタで構成するものとする。
　これによると、ＣＭＯＳプロセスにおける製造ばらつきによってインバータあるいは論理回路の論理閾値電位が理想値からずれても、二つの抵抗の接続点の電位も同様にずれる。したがって、インバータの入力あるいは論理回路の第１の入力を実際の論理閾値電位で充電することができるため、クロック信号増幅回路の起動をより高速化することができる。
　本発明によると、小振幅のクロック信号を増幅するクロック信号増幅回路について、停止時の消費電力を低減するとともに起動を高速化することができる。また、回路構成が比較的簡単であるため、開発コストや製造コストを抑制することができる。
図１は、第１の実施形態に係るクロック信号増幅回路の構成図である。 図２は、図１のクロック信号増幅回路の具体的な回路構成図である。 図３は、第１の実施形態に係るクロック信号増幅回路の動作波形図である。 図４は、第１の実施形態の変形例に係るクロック信号増幅回路の構成図である。 図５は、第１の実施形態の変形例に係るクロック信号増幅回路の構成図である。 図６は、第２の実施形態に係るクロック信号増幅回路の構成図である。 図７は、図６のクロック信号増幅回路の具体的な回路構成図である。 図８は、第２の実施形態の変形例に係るクロック信号増幅回路の構成図である。 図９は、第３の実施形態に係るクロック信号増幅回路の構成図である。
符号の説明
１１　　インバータ
１２　　帰還抵抗
１３　　カップリング容量
１４　　スイッチ
１５　　抵抗
１６　　ＮＡＮＤ素子（論理回路）
１６’　ＮＯＲ素子（論理回路）
１７　　抵抗回路
１７１　積分器
１７２　トランジスタ
　以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
　（第１の実施形態）
　図１は、第１の実施形態に係るクロック信号増幅回路の構成を示す。本実施形態に係るクロック信号増幅回路において、インバータ１１の入出力間には帰還抵抗１２が接続されている。インバータ１１は、カップリング容量１３を介して入力される小振幅のクロック信号ＦｉｎのＡＣ成分を増幅して、クロック信号Ｆｏｕｔを出力する。
　インバータ１１への電源電位の供給経路及びグランド電位の供給経路のそれぞれにはスイッチ１４が設けられている。これらスイッチ１４は、制御信号ＣＴＬに従って互いに同じ開閉動作をする。例えば、これらスイッチ１４は、制御信号ＣＴＬがＨレベルのとき、導通状態となり、制御信号ＣＴＬがＬレベルのとき、非導通状態となる。
　制御信号ＣＴＬは、クロック信号増幅回路を含むシステム全体のハードウェアリセット信号と兼用することができる。すなわち、システム全体にリセットがかかっているときにはクロック振幅増幅回路を停止させ、リセット解除後はクロック信号増幅回路を動作させるといった制御が可能である。
　さらに、インバータ１１の入力には、電源電位とグランド電位との間で直列接続された二つの抵抗１５の接続点が接続されている。後述するように、これら抵抗１５は、インバータ１１の入力に電源電位とグランド電位との中間の電位を与えるものであるため、いずれも数ＭΩの高抵抗であることが好ましい。
　図２は、図１のクロック信号増幅回路の具体的な回路構成を示す。なお、図中の符号は省略している。図２に示したように、二つの抵抗１５は、それぞれ、ゲートとソースとが接続されたＰ型トランジスタ及びＮ型トランジスタで構成することができる。このような接続形態のトランジスタではドレイン－ソース間にリーク電流が流れる。したがって、リーク電流によってインバータ１１の入力を中間電位にすることができる。
　また、通常、インバータ１１を構成するＰ型トランジスタとＮ型トランジスタの駆動能力は同じになるように設計される。したがって、インバータ１１は、電源電位とグランド電位のちょうど中間の電位（ＶＤＤ／２）を論理閾値電位にして論理反転を実行する。しかし、ＣＭＯＳプロセスの製造ばらつきなどによってＰ型トランジスタとＮ型トランジスタの駆動能力バランスが崩れると、インバータ１１の論理閾値電位はＶＤＤ／２からずれてしまう。ここで、二つの抵抗１５が同じ抵抗値の抵抗素子で構成されている場合、製造ばらつきにかかわらず、これら抵抗１５の接続点はちょうどＶＤＤ／２の電位を供給するため、インバータ１１の入力を実際の論理閾値電位で充電することができない。これに対して、二つの抵抗１５が、インバータ１１と同様にＰ型トランジスタ及びＮ型トランジスタで構成されている場合、製造ばらつきによるインバータ１１の論理閾値電位のずれに応じてこれら抵抗１５の接続点の電位も同様にずれる。したがって、インバータ１１の入力を実際の論理閾値電位で充電することができる。
　次に、本実施形態に係るクロック信号増幅回路の動作について図３の動作波形図を参照しながら説明する。クロック信号増幅回路が停止しているとき、すなわち、制御信号ＣＴＬがアクティブではないとき、二つのスイッチ１４は非導通状態となっている。このため、インバータ１１は電源電位及びグランド電位のいずれからも切り離された状態となり、インバータ１１の出力はハイインピーダンスとなる。したがって、インバータ１１の出力が帰還抵抗１２を介してインバータ１１の入力に帰還せずに、インバータ１１の入力は、二つの抵抗１５の接続点の電位で徐々に充電されて中間電位で安定する。インバータ１１の入力が中間電位となっても、二つのスイッチ１４がオフしているため、インバータ１１に貫通電流が流れない。したがって、クロック信号増幅回路の停止中は、二つの抵抗１５に流れるわずかな電流しか消費されない。
　制御信号ＣＴＬがアクティブとなると、二つのスイッチ１４は導通状態となる。これにより、インバータ１１は電源電位及びグランド電位に接続され、動作を開始する。このとき、インバータ１１の入力は既に動作可能な論理閾値電位近傍にまで充電されている。したがって、インバータ１１は、カップリング容量１３を介して小振幅のクロック信号ＦｉｎのＡＣ成分を受けるとすぐさまクロック信号Ｆｏｕｔを出力することができる。特に、二つの抵抗１５がトランジスタで構成されている場合、製造ばらつきによってインバータ１１の論理閾値電位がＶＤＤ／２からずれていたとしてもインバータ１１の入力を実際の論理閾値電位で充電することができるため、クロック信号ＦｉｎのＡＣ成分を受けると直ちにクロック信号Ｆｏｕｔを出力することができる。
　以上、本実施形態によると、クロック信号増幅回路の起動を高速化できるとともに停止時の電流消費を大幅に低減することができる。また、本実施形態に係るクロック信号増幅回路は、典型的なクロック信号増幅回路に二つのスイッチ１４及び二つの抵抗１５を追加するだけで構成可能であるため、開発コストや製造コストを抑えることができる。
　なお、二つのスイッチ１４のいずれか一方をなくして、その代わりに、帰還抵抗１２を介したインバータ１１の出力のインバータ１１の入力への帰還経路にスイッチ１４を設けてもよい。図４及び図５は、図１のクロック信号増幅回路の変形例を示す。このように二つのスイッチ１４の挿入位置が異なっていても、クロック信号増幅回路の停止中は、インバータ１１の電流消費を抑止するとともにインバータ１１の出力帰還経路をハイインピーダンスにすることができるため、上記と同様の効果を得ることができる。
　（第２の実施形態）
　図６は、第２の実施形態に係るクロック信号増幅回路の構成を示す。本実施形態に係るクロック信号増幅回路において、２入力ＮＡＮＤ素子１６の出力と一方の入力との間には帰還抵抗１２及びスイッチ１４が接続されている。スイッチ１４は、Ｈアクティブの制御信号ＣＴＬに従って開閉動作をする。すなわち、スイッチ１４は、制御信号ＣＴＬがＨレベルのとき、導通状態となり、制御信号ＣＴＬがＬレベルのとき、非導通状態となる。ＮＡＮＤ素子１６の他方の入力には制御信号ＣＴＬが入力される。ＮＡＮＤ素子１６は、カップリング容量１３を介して入力される小振幅のクロック信号ＦｉｎのＡＣ成分を増幅して、クロック信号Ｆｏｕｔを出力する。カップリング容量１３及び二つの抵抗１５については上述したとおりである。
　図７は、図６のクロック信号増幅回路の具体的な回路構成を示す。なお、図中の符号は省略している。図７に示したように、二つの抵抗１５は、それぞれ、ゲートとドレインとが接続されたＰ型トランジスタ及びＮ型トランジスタで構成することができる。このような接続形態では、ゲートとソースとが接続された場合よりも多くのドレイン電流が流れてしまうが、トランジスタのチャネル長を大きくするなどしてドレイン電流を絞ることができる。
　次に、本実施形態に係るクロック信号増幅回路の動作について説明する。制御信号ＣＴＬがＬレベルのとき、クロック信号増幅回路は停止状態となっており、ＮＡＮＤ素子１６の出力はＨレベルである。このとき、スイッチ１４は非導通状態であるため、ＮＡＮＤ素子１６の出力帰還経路はハイインピーダンスとなる。したがって、ＮＡＮＤ素子１６の出力が帰還抵抗１２を介してＮＡＮＤ素子１６の入力に帰還せずに、当該入力は、二つの抵抗１５の接続点の電位で徐々に充電されて中間電位で安定する。また、ＮＡＮＤ素子１６の一方の入力が中間電位となっていても、スイッチ１４がオフしているため、ＮＡＮＤ素子１６に貫通電流が流れない。したがって、クロック信号増幅回路の停止中は、二つの抵抗１５に流れるわずかな電流しか消費されない。
　制御信号ＣＴＬがＨレベルになると、ＮＡＮＤ素子１６はインバータとして機能し始めるとともに、スイッチ１４が導通状態となってＮＡＮＤ素子１６の出力帰還が有効となる。このとき、ＮＡＮＤ素子１６の入力は既にインバータ動作可能な論理閾値電位近傍にまで充電されている。したがって、ＮＡＮＤ素子１６は、カップリング容量１３を介して小振幅のクロック信号ＦｉｎのＡＣ成分を受けるとすぐさまクロック信号Ｆｏｕｔを出力することができる。
　以上、本実施形態によると、クロック信号増幅回路の起動を高速化できるとともに停止時の電流消費を大幅に低減することができる。また、本実施形態に係るクロック信号増幅回路は極めて単純な構成であるため、開発コストや製造コストを抑えることができる。
　なお、制御信号ＣＴＬがＬアクティブの場合、ＮＡＮＤ素子１６をＮＯＲ素子に置き換えればよい。図８は、図６のクロック信号増幅回路の変形例を示す。このようにＮＯＲ素子１６’を用いたクロック信号増幅回路についても上記と同様の効果を得ることができる。
　（第３の実施形態）
　図９は、第３の実施形態に係るクロック信号増幅回路の構成を示す。本実施形態に係るクロック信号増幅回路は、第１の実施形態に係るクロック信号増幅回路における帰還抵抗１２に並列に抵抗回路１７を追加したものである。以下、第１の実施形態と異なる点についてのみ説明する。
　抵抗回路１７は、制御信号ＣＴＬを積分出力する積分回路１７１と、帰還抵抗１２に並列接続され、ゲートに積分回路１７１の出力が印加されるトランジスタ１７２とからなる。すなわち、抵抗回路１７は、制御信号ＣＴＬがＬレベルからＨレベルに遷移してから積分回路１７１のＣＲ時定数で抵抗値が上昇するようになっている。本実施形態では、制御信号ＣＴＬがＨアクティブであることを想定しているため、トランジスタ１７２はＰ型であるが、制御信号ＣＴＬがＬアクティブの場合には、トランジスタ１７２はＮ型にすべきである。
　次に、本実施形態に係るクロック信号増幅回路の動作について説明する。制御信号ＣＴＬがＬレベルのとき、抵抗回路１７におけるトランジスタ１７２のオン抵抗は小さくなっている。しかし、インバータ１１の出力はハイインピーダンスとなっているため、帰還抵抗１２及び抵抗回路１７を介してインバータ１１の入力に帰還しない。したがって、インバータ１１の入力は、二つの抵抗１５の接続点の電位で徐々に充電されて中間電位で安定する。
　制御信号ＣＴＬがＨレベルになると、インバータ１１が動作を開始する。このとき、インバータ１１の入力は既に動作可能な論理閾値電位近傍にまで充電されている。また、制御信号ＣＴＬがＬレベルからＨレベルに遷移した直後は、トランジスタ１７２はまだターンオンした状態であるため、帰還抵抗１２とトランジスタ１７２のオン抵抗との合成抵抗は小さい。このため、インバータ１１の出力からインバータ１１の入力へのＤＣ電圧伝播能力が高い状態にある。したがって、インバータ１１は、カップリング容量１３を介して小振幅のクロック信号ＦｉｎのＡＣ成分を受けるとすぐさまクロック信号Ｆｏｕｔを出力することができる。
　その後、抵抗回路１７の抵抗値は漸増し、トランジスタ１７２がターンオフするとハイインピーダンスとなる。これにより、インバータ１１の出力は帰還抵抗１２のみを介してインバータ１１の入力に帰還されるようになり、小振幅のクロック信号Ｆｉｎを増幅できるようになる。
　以上、本実施形態によると、クロック信号増幅回路の起動をより高速化することができる。上記と同様に、第２の実施形態に係るクロック信号増幅回路に抵抗回路１７を追加することで、第２の実施形態に係るクロック信号増幅回路の起動をより高速化することができる。
　本発明に係るクロック信号増幅回路は、低消費電力かつ高速であるため、システムＬＳＩに内蔵されるクロック信号の波形整形回路などとして有用である。

Claims (6)

  1. 入力されたクロック信号を増幅する回路であって、
    　インバータと、
    　前記インバータの入力に接続されたカップリング容量と、
    　電源電位とグランド電位との間で直列接続され、当該接続点が前記インバータの入力に接続された二つの抵抗と、
    　前記インバータの入出力間に設けられた帰還抵抗と、
    　前記インバータへの前記電源電位の供給経路、前記インバータへの前記グランド電位の供給経路、及び前記帰還抵抗を介した前記インバータの帰還経路のうちのいずれか二箇所に設けられ、制御信号に従って互いに同じ開閉動作をする二つのスイッチとを備えている
    ことを特徴とするクロック信号増幅回路。
  2. 入力されたクロック信号を増幅する回路であって、
    　第１及び第２の入力の論理和の反転又は論理積の反転を出力する論理回路と、
    　前記論理回路の前記第１の入力に接続されたカップリング容量と、
    　電源電位とグランド電位との間で直列接続され、当該接続点が前記論理回路の前記第１の入力に接続された二つの抵抗と、
    　前記論理回路の出力と前記論理回路の前記第１の入力との間に設けられた帰還抵抗と、
    　前記帰還抵抗を介した前記論理回路の前記第１の入力への帰還経路に設けられ、前記論理回路の前記第２の入力を制御信号として開閉動作をするスイッチとを備えている
    ことを特徴とするクロック信号増幅回路。
  3. 請求項１及び２のいずれか一つのクロック信号増幅回路において、
    　前記帰還抵抗に並列接続され、前記スイッチがオンしてから所定の時定数で抵抗値が上昇する抵抗回路を備えている
    ことを特徴とするクロック信号増幅回路。
  4. 請求項３のクロック信号増幅回路において、
    　前記抵抗回路は、
    　　前記制御信号を積分出力する積分回路と、
    　　前記帰還抵抗に並列接続され、ゲートに前記積分回路の出力が印加されるトランジスタとを備えている
    ことを特徴とするクロック信号増幅回路。
  5. 請求項１及び２のいずれか一つのクロック信号増幅回路において、
    　前記二つの抵抗は、ゲートとソースとが接続された互いに逆極性のトランジスタである
    ことを特徴とするクロック信号増幅回路。
  6. 請求項１及び２のいずれか一つのクロック信号増幅回路において、
    　前記二つの抵抗は、ゲートとドレインとが接続された互いに逆極性のトランジスタである
    ことを特徴とするクロック信号増幅回路。
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