JP3492351B1 - マスタクロック入力回路 - Google Patents
マスタクロック入力回路Info
- Publication number
- JP3492351B1 JP3492351B1 JP2002151359A JP2002151359A JP3492351B1 JP 3492351 B1 JP3492351 B1 JP 3492351B1 JP 2002151359 A JP2002151359 A JP 2002151359A JP 2002151359 A JP2002151359 A JP 2002151359A JP 3492351 B1 JP3492351 B1 JP 3492351B1
- Authority
- JP
- Japan
- Prior art keywords
- master clock
- gate
- output
- circuit
- mode signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Abstract
【要約】
【課題】 増幅特性に優れ且つモード切り換え時の発生
ノイズが小さいマスタクロック入力回路を提供する。 【解決手段】 トランスミッションゲート１２０はオン
抵抗が小さいＭＯＳトランジスタ１２１，１２２で構成
され、インピーダンス調整ゲート１３０はオン抵抗が大
きいＭＯＳトランジスタ１３１，１３２で構成される。
トランスミッションゲート１２０のゲート長が小さいの
で、ＭＯＳトランジスタ１２１，１２２のゲート・ドレ
イン間寄生容量のインピーダンスは大きく、さらには、
インピーダンス調整ゲート１３０のインピーダンスが大
きい。したがって、モード信号ＰＤがローレベルからハ
イレベルに切り換わったときにマスタクロックＭＣＬＫ
に重畳されるノイズは小さい。インピーダンス調整ゲー
ト１３０のオン抵抗が大きいので、トランスミッション
ゲート１２０が開いているときの、ＮＯＲゲート１１０
の入力インピーダンスは、十分に大きくなる。
ノイズが小さいマスタクロック入力回路を提供する。 【解決手段】 トランスミッションゲート１２０はオン
抵抗が小さいＭＯＳトランジスタ１２１，１２２で構成
され、インピーダンス調整ゲート１３０はオン抵抗が大
きいＭＯＳトランジスタ１３１，１３２で構成される。
トランスミッションゲート１２０のゲート長が小さいの
で、ＭＯＳトランジスタ１２１，１２２のゲート・ドレ
イン間寄生容量のインピーダンスは大きく、さらには、
インピーダンス調整ゲート１３０のインピーダンスが大
きい。したがって、モード信号ＰＤがローレベルからハ
イレベルに切り換わったときにマスタクロックＭＣＬＫ
に重畳されるノイズは小さい。インピーダンス調整ゲー
ト１３０のオン抵抗が大きいので、トランスミッション
ゲート１２０が開いているときの、ＮＯＲゲート１１０
の入力インピーダンスは、十分に大きくなる。
Description
【０００１】
【発明の属する技術分野】この発明は、モード信号がア
クティブレベルのときに、発振器等から入力されたマス
タクロックを増幅して出力する、マスタクロック入力回
路に関する。
クティブレベルのときに、発振器等から入力されたマス
タクロックを増幅して出力する、マスタクロック入力回
路に関する。
【０００２】
【従来の技術】従来より、マスタクロック入力回路の一
種として、低消費電流モードを備えるものが知られてい
る。かかるマスタクロック入力回路は、通常モードで動
作するときにはクロックを出力するが、低消費電流モー
ドで動作するときには出力レベルを固定する。
種として、低消費電流モードを備えるものが知られてい
る。かかるマスタクロック入力回路は、通常モードで動
作するときにはクロックを出力するが、低消費電流モー
ドで動作するときには出力レベルを固定する。
【０００３】図１１は、従来の、この種のマスタクロッ
ク入力回路の構成例を示す回路図である。
ク入力回路の構成例を示す回路図である。
【０００４】図１１に示したように、発振器モジュール
１１５０には、カップリングコンデンサ１１６０，１１
６０，・・・（例えば０．０１μＦ）およびクロック入
力端子１１７０，１１７０，・・・を介して、複数のマ
スタクロック入力回路１１００，１１００，・・・が接
続される。
１１５０には、カップリングコンデンサ１１６０，１１
６０，・・・（例えば０．０１μＦ）およびクロック入
力端子１１７０，１１７０，・・・を介して、複数のマ
スタクロック入力回路１１００，１１００，・・・が接
続される。
【０００５】各マスタクロック入力回路１１００におい
て、ＮＯＲゲート１１１０は、一方の入力端子から、低
消費電流モード信号ＰＤ（ＰＤ１，ＰＤ２，・・・のい
ずれか）を入力する。さらに、ＮＯＲゲート１１１０
は、発振器モジュール１１５０で生成されたマスタクロ
ックＭＣＬＫを、他方の入力端子から入力する。ＮＯＲ
ゲート１１１０の出力端子とマスタクロック用入力端子
とは、トランスミッションゲート１１２０を介して、接
続されている。トランスミッションゲート１１２０は、
ｐＭＯＳトランジスタ１１２１とｎＭＯＳトランジスタ
１１２２とを備えている。ｐＭＯＳトランジスタ１１２
１のゲートは、低消費電流モード信号ＰＤを入力する。
一方、ｎＭＯＳトランジスタ１１２２のゲートは、ＮＯ
Ｔゲート１１３０から、低消費電流モード信号ＰＤの反
転値を入力する。ＮＯＲゲート１１１０の出力は、ＮＯ
Ｔゲート１１４０を介して、内部回路に供給される。
て、ＮＯＲゲート１１１０は、一方の入力端子から、低
消費電流モード信号ＰＤ（ＰＤ１，ＰＤ２，・・・のい
ずれか）を入力する。さらに、ＮＯＲゲート１１１０
は、発振器モジュール１１５０で生成されたマスタクロ
ックＭＣＬＫを、他方の入力端子から入力する。ＮＯＲ
ゲート１１１０の出力端子とマスタクロック用入力端子
とは、トランスミッションゲート１１２０を介して、接
続されている。トランスミッションゲート１１２０は、
ｐＭＯＳトランジスタ１１２１とｎＭＯＳトランジスタ
１１２２とを備えている。ｐＭＯＳトランジスタ１１２
１のゲートは、低消費電流モード信号ＰＤを入力する。
一方、ｎＭＯＳトランジスタ１１２２のゲートは、ＮＯ
Ｔゲート１１３０から、低消費電流モード信号ＰＤの反
転値を入力する。ＮＯＲゲート１１１０の出力は、ＮＯ
Ｔゲート１１４０を介して、内部回路に供給される。
【０００６】通常モードでは、低消費電流モード信号Ｐ
Ｄは、ローレベルに設定される。このため、ＮＯＲゲー
ト１１１０は、マスタクロックＭＣＬＫを、反転出力す
る。また、低消費電流モード信号ＰＤがローレベルなの
で、ＭＯＳトランジスタ１１２１，１１２２はオンす
る。このため、ＮＯＲゲート１１１０の出力は、トラン
スミッションゲート１１２０を通過して、マスタクロッ
クＭＣＬＫに重畳される。この重畳により、本来のマス
タクロックＭＣＬＫに、直流成分が付加されたことにな
る。したがって、重畳後のマスタクロックＭＣＬＫは、
ＮＯＲゲート１１１０で増幅される。増幅後のマスタク
ロックＭＣＬＫは、ＮＯＴゲート１１４０で反転され
て、内部回路に供給される。
Ｄは、ローレベルに設定される。このため、ＮＯＲゲー
ト１１１０は、マスタクロックＭＣＬＫを、反転出力す
る。また、低消費電流モード信号ＰＤがローレベルなの
で、ＭＯＳトランジスタ１１２１，１１２２はオンす
る。このため、ＮＯＲゲート１１１０の出力は、トラン
スミッションゲート１１２０を通過して、マスタクロッ
クＭＣＬＫに重畳される。この重畳により、本来のマス
タクロックＭＣＬＫに、直流成分が付加されたことにな
る。したがって、重畳後のマスタクロックＭＣＬＫは、
ＮＯＲゲート１１１０で増幅される。増幅後のマスタク
ロックＭＣＬＫは、ＮＯＴゲート１１４０で反転され
て、内部回路に供給される。
【０００７】一方、低消費電流モードでは、低消費電流
モード信号ＰＤは、ハイレベルに設定される。このた
め、ＮＯＲゲート１１１０の出力は、ローレベルに固定
される。したがって、ＮＯＴゲート１１４０の出力は、
ハイレベルに固定される。また、低消費電流モード信号
ＰＤがハイレベルのとき、ｐＭＯＳトランジスタ１１２
１およびｎＭＯＳトランジスタ１１２２は、オフする。
このため、トランスミッションゲートの出力は、ハイイ
ンピーダンスになる。したがって、ＮＯＲゲート１１１
０の出力は、マスタクロックＭＣＬＫに重畳されない。
モード信号ＰＤは、ハイレベルに設定される。このた
め、ＮＯＲゲート１１１０の出力は、ローレベルに固定
される。したがって、ＮＯＴゲート１１４０の出力は、
ハイレベルに固定される。また、低消費電流モード信号
ＰＤがハイレベルのとき、ｐＭＯＳトランジスタ１１２
１およびｎＭＯＳトランジスタ１１２２は、オフする。
このため、トランスミッションゲートの出力は、ハイイ
ンピーダンスになる。したがって、ＮＯＲゲート１１１
０の出力は、マスタクロックＭＣＬＫに重畳されない。
【０００８】図１１に示したようなマスタクロック入力
回路１１００では、ＮＯＲゲート１１１０のゲインおよ
び入力インピーダンスを適切な値にするために、ＭＯＳ
トランジスタ１１２１，１１２２のオン抵抗を十分に大
きい値（例えば１ＭΩ程度）に設定する。オン抵抗を大
きくするためには、例えば、ＭＯＳトランジスタ１１２
１，１１２２のゲート長を、大きくすればよい。
回路１１００では、ＮＯＲゲート１１１０のゲインおよ
び入力インピーダンスを適切な値にするために、ＭＯＳ
トランジスタ１１２１，１１２２のオン抵抗を十分に大
きい値（例えば１ＭΩ程度）に設定する。オン抵抗を大
きくするためには、例えば、ＭＯＳトランジスタ１１２
１，１１２２のゲート長を、大きくすればよい。
【０００９】
【発明が解決しようとする課題】しかしながら、図１１
に示したようなマスタクロック入力回路には、低消費電
流モード信号ＰＤの論理値を切り換えるときに、ノイズ
が発生してしまうという欠点があった。
に示したようなマスタクロック入力回路には、低消費電
流モード信号ＰＤの論理値を切り換えるときに、ノイズ
が発生してしまうという欠点があった。
【００１０】ＭＯＳトランジスタ１１２１，１１２２の
ゲート・ドレイン間には、図１２に示したように、寄生
容量１２０１，１２０２が発生する。このため、低消費
電流モード信号ＰＤがローレベルからハイレベルに変化
した場合（図１３（Ａ）参照）、寄生容量１２０１によ
って、クロック入力端子１１７０の電位が、瞬間的に正
方向に引き上げられる（図１３（Ｃ）参照）。その後、
ＮＯＴゲート１１３０の出力電位がハイレベルからロー
レベルに変化すると（図１３（Ｂ）参照）、寄生容量１
２０２によって、クロック入力端子１１７０の電位が、
瞬間的に負方向に引き下げられる（図１３（Ｃ）参
照）。
ゲート・ドレイン間には、図１２に示したように、寄生
容量１２０１，１２０２が発生する。このため、低消費
電流モード信号ＰＤがローレベルからハイレベルに変化
した場合（図１３（Ａ）参照）、寄生容量１２０１によ
って、クロック入力端子１１７０の電位が、瞬間的に正
方向に引き上げられる（図１３（Ｃ）参照）。その後、
ＮＯＴゲート１１３０の出力電位がハイレベルからロー
レベルに変化すると（図１３（Ｂ）参照）、寄生容量１
２０２によって、クロック入力端子１１７０の電位が、
瞬間的に負方向に引き下げられる（図１３（Ｃ）参
照）。
【００１１】クロック入力端子１１７０に対する寄生容
量１２０１，１２０２のインピーダンスＺは、それぞ
れ、下式（１）で与えられる。ここで、ｆは、ＭＯＳト
ランジスタ１１２１，１１２２のゲートに印加される電
圧変化の周波数、すなわち低消費電流モード信号ＰＤが
変化するときの周波数である。また、Ｃは、寄生容量１
２０１，１２０２のキャパシタンスである。
量１２０１，１２０２のインピーダンスＺは、それぞ
れ、下式（１）で与えられる。ここで、ｆは、ＭＯＳト
ランジスタ１１２１，１１２２のゲートに印加される電
圧変化の周波数、すなわち低消費電流モード信号ＰＤが
変化するときの周波数である。また、Ｃは、寄生容量１
２０１，１２０２のキャパシタンスである。
【００１２】Ｚ＝１／（２πｆＣ）・・・（１）
式（１）から解るように、周波数ｆおよびキャパシタン
スＣが大きくなるほどインピーダンスは小さくなり、し
たがって、発生するノイズは大きくなる。上述のよう
に、ＭＯＳトランジスタ１１２１，１１２２は、ゲート
長を十分に大きくすることが望ましい。しかしながら、
ＭＯＳトランジスタ１１２１，１１２２のゲート長を大
きくするほど、寄生容量１２０１，１２０２のキャパシ
タンスも大きくなるので、発生ノイズは大きくなる。
スＣが大きくなるほどインピーダンスは小さくなり、し
たがって、発生するノイズは大きくなる。上述のよう
に、ＭＯＳトランジスタ１１２１，１１２２は、ゲート
長を十分に大きくすることが望ましい。しかしながら、
ＭＯＳトランジスタ１１２１，１１２２のゲート長を大
きくするほど、寄生容量１２０１，１２０２のキャパシ
タンスも大きくなるので、発生ノイズは大きくなる。
【００１３】このようにして発生したノイズは、カップ
リングコンデンサ１１６０を通過してマスタクロックＭ
ＣＬＫに重畳され、他のマスタクロック入力回路１１０
０に供給される。このため、かかるノイズは、他のマス
タクロック入力回路１１００を誤動作させる原因にな
る。
リングコンデンサ１１６０を通過してマスタクロックＭ
ＣＬＫに重畳され、他のマスタクロック入力回路１１０
０に供給される。このため、かかるノイズは、他のマス
タクロック入力回路１１００を誤動作させる原因にな
る。
【００１４】
【課題を解決するための手段】（１）第１の発明に係る
マスタクロック入力回路は、モード信号がアクティブレ
ベルのときに、マスタクロック入力端子の入力電位を増
幅してマスタクロック出力端子から出力するとともに、
外部から入力されたマスタクロックとマスタクロック出
力端子の出力電位との重畳電位を所定の入力インピーダ
ンスでマスタクロック入力端子から入力し、且つ、モー
ド信号がノンアクティブレベルのときに、マスタクロッ
ク出力端子からの出力電位を固定する増幅用ゲート回路
と、増幅用ゲート回路のマスタクロック出力端子に信号
入力端子が接続され、モード信号のアクティブレベル／
ノンアクティブレベルに応じて開／閉し、且つ、開状態
での抵抗を増幅用ゲート回路が所定の入力インピーダン
スを得られる抵抗値よりも低く設定した、トランスミッ
ション用ゲート回路と、トランスミッション用ゲート回
路の信号出力端子と増幅用ゲート回路のマスタクロック
入力端子との間に常に開いている状態で設けられ、増幅
用ゲート回路が所定の入力インピーダンスを得られるよ
うな抵抗値を有する、インピーダンス調整回路とを備え
る。
マスタクロック入力回路は、モード信号がアクティブレ
ベルのときに、マスタクロック入力端子の入力電位を増
幅してマスタクロック出力端子から出力するとともに、
外部から入力されたマスタクロックとマスタクロック出
力端子の出力電位との重畳電位を所定の入力インピーダ
ンスでマスタクロック入力端子から入力し、且つ、モー
ド信号がノンアクティブレベルのときに、マスタクロッ
ク出力端子からの出力電位を固定する増幅用ゲート回路
と、増幅用ゲート回路のマスタクロック出力端子に信号
入力端子が接続され、モード信号のアクティブレベル／
ノンアクティブレベルに応じて開／閉し、且つ、開状態
での抵抗を増幅用ゲート回路が所定の入力インピーダン
スを得られる抵抗値よりも低く設定した、トランスミッ
ション用ゲート回路と、トランスミッション用ゲート回
路の信号出力端子と増幅用ゲート回路のマスタクロック
入力端子との間に常に開いている状態で設けられ、増幅
用ゲート回路が所定の入力インピーダンスを得られるよ
うな抵抗値を有する、インピーダンス調整回路とを備え
る。
【００１５】 かかる構成によれば、インピーダンス調
整回路の抵抗を十分に高く設定することにより、トラン
スミッション用ゲート回路のオン抵抗に拘わらず、増幅
用ゲート回路のゲインおよび入力インピーダンスを十分
に高い値に設定することができる。このため、トランス
ミッション用ゲート回路のオン抵抗を十分に低く設定す
ることが可能になるので、モード信号の切り換え時に発
生するノイズを抑制できる。
整回路の抵抗を十分に高く設定することにより、トラン
スミッション用ゲート回路のオン抵抗に拘わらず、増幅
用ゲート回路のゲインおよび入力インピーダンスを十分
に高い値に設定することができる。このため、トランス
ミッション用ゲート回路のオン抵抗を十分に低く設定す
ることが可能になるので、モード信号の切り換え時に発
生するノイズを抑制できる。
【００１６】 （２）第２の発明に係るマスタクロック
調整回路は、モード信号がアクティブレベルのときは、
マスタクロック入力端子の入力電位を増幅して所定の出
力インピーダンスでマスタクロック出力端子から出力す
るとともに、外部から入力されたマスタクロックとマス
タクロック出力端子の出力電位との重畳電位を所定の出
力インピーダンスよりも大きい所定の入力インピーダン
スでマスタクロック入力端子から入力し、且つ、モード
信号がノンアクティブレベルのときには、マスタクロッ
ク出力端子をハイインピーダンスにする増幅用ゲート回
路と、増幅用ゲート回路のマスタクロック出力端子とマ
スタクロック入力端子との間に常に開いている状態で設
けられ、増幅用ゲート回路が所定の入力インピーダンス
を得られるような抵抗値を有する、インピーダンス調整
回路と、モード信号がアクティブレベルのときに増幅用
ゲート回路の出力クロックに対応する信号を出力し且つ
モード信号がノンアクティブレベルのときに出力電位を
固定する、出力用ゲート回路とを備える。
調整回路は、モード信号がアクティブレベルのときは、
マスタクロック入力端子の入力電位を増幅して所定の出
力インピーダンスでマスタクロック出力端子から出力す
るとともに、外部から入力されたマスタクロックとマス
タクロック出力端子の出力電位との重畳電位を所定の出
力インピーダンスよりも大きい所定の入力インピーダン
スでマスタクロック入力端子から入力し、且つ、モード
信号がノンアクティブレベルのときには、マスタクロッ
ク出力端子をハイインピーダンスにする増幅用ゲート回
路と、増幅用ゲート回路のマスタクロック出力端子とマ
スタクロック入力端子との間に常に開いている状態で設
けられ、増幅用ゲート回路が所定の入力インピーダンス
を得られるような抵抗値を有する、インピーダンス調整
回路と、モード信号がアクティブレベルのときに増幅用
ゲート回路の出力クロックに対応する信号を出力し且つ
モード信号がノンアクティブレベルのときに出力電位を
固定する、出力用ゲート回路とを備える。
【００１７】 かかる構成によれば、インピーダンス調
整回路の抵抗を十分に高く設定することにより、増幅用
ゲート回路のオン抵抗に拘わらず、増幅用ゲート回路の
ゲインおよび入力インピーダンスを十分に高い値に設定
することができる。このため、増幅用ゲート回路のオン
抵抗を十分に低く設定することが可能になるので、モー
ド信号の切り換え時に発生するノイズを抑制できる。
整回路の抵抗を十分に高く設定することにより、増幅用
ゲート回路のオン抵抗に拘わらず、増幅用ゲート回路の
ゲインおよび入力インピーダンスを十分に高い値に設定
することができる。このため、増幅用ゲート回路のオン
抵抗を十分に低く設定することが可能になるので、モー
ド信号の切り換え時に発生するノイズを抑制できる。
【００１８】 （３）第３の発明に係るマスタクロック
入力回路は、モード信号がアクティブレベルのときは、
マスタクロック入力端子の入力電位を増幅してマスタク
ロック出力端子から出力するとともに、外部から入力さ
れたマスタクロックとマスタクロック出力端子の出力電
位との重畳電位を所定の入力インピーダンスでマスタク
ロック入力端子から入力し、且つ、モード信号がノンア
クティブレベルのときには、マスタクロック出力端子か
らの出力電位を固定する増幅用ゲート回路と、増幅用ゲ
ート回路のマスタクロック出力端子とマスタクロック入
力端子との間に設けられ、モード信号のアクティブレベ
ル／ノンアクティブレベルに応じて開／閉し、且つ、開
状態での抵抗を増幅用ゲート回路が所定の入力インピー
ダンスを得られる抵抗値に設定した、トランスミッショ
ン用ゲート回路と、トランスミッション用ゲート回路の
アクティブ／ノンアクティブが切り換わるときの切り換
え周波数を小さくする周波数調整回路とを備える。
入力回路は、モード信号がアクティブレベルのときは、
マスタクロック入力端子の入力電位を増幅してマスタク
ロック出力端子から出力するとともに、外部から入力さ
れたマスタクロックとマスタクロック出力端子の出力電
位との重畳電位を所定の入力インピーダンスでマスタク
ロック入力端子から入力し、且つ、モード信号がノンア
クティブレベルのときには、マスタクロック出力端子か
らの出力電位を固定する増幅用ゲート回路と、増幅用ゲ
ート回路のマスタクロック出力端子とマスタクロック入
力端子との間に設けられ、モード信号のアクティブレベ
ル／ノンアクティブレベルに応じて開／閉し、且つ、開
状態での抵抗を増幅用ゲート回路が所定の入力インピー
ダンスを得られる抵抗値に設定した、トランスミッショ
ン用ゲート回路と、トランスミッション用ゲート回路の
アクティブ／ノンアクティブが切り換わるときの切り換
え周波数を小さくする周波数調整回路とを備える。
【００１９】 かかる構成によれば、トランスミッショ
ン用ゲート回路の開／閉周波数を十分に小さくすること
ができるので、トランスミッション用ゲート回路のオン
抵抗に拘わらず、モード信号の切り換え時に発生するノ
イズを抑制できる。このため、トランスミッション用ゲ
ート回路のオン抵抗を十分に高く設定することが可能に
なるので、増幅用ゲート回路のゲインおよび入力インピ
ーダンスを十分に高い値に設定することができる。
ン用ゲート回路の開／閉周波数を十分に小さくすること
ができるので、トランスミッション用ゲート回路のオン
抵抗に拘わらず、モード信号の切り換え時に発生するノ
イズを抑制できる。このため、トランスミッション用ゲ
ート回路のオン抵抗を十分に高く設定することが可能に
なるので、増幅用ゲート回路のゲインおよび入力インピ
ーダンスを十分に高い値に設定することができる。
【００２０】 （４）第４の発明に係るマスタクロック
入力回路は、モード信号がアクティブレベルのときは、
マスタクロック入力端子の入力電位を増幅してマスタク
ロック出力端子から出力するとともに、外部から入力さ
れたマスタクロックとマスタクロック出力端子の出力電
位との重畳電位を所定の入力インピーダンスでマスタク
ロック入力端子から入力し、且つ、モード信号がノンア
クティブレベルのときには、マスタクロック出力端子か
らの出力電位を固定する増幅用ゲート回路と、一方の主
電極がトランスミッション用ゲート回路の信号出力端子
に接続され且つ他方の主電極が増幅用ゲート回路のマス
タクロック入力端子に接続され、増幅用ゲート回路が所
定の入力インピーダンスを得られるようなオン抵抗を有
する第１導電型第１トランジスタおよび第２導電型第２
トランジスタを備えるトランスミッション用ゲート回路
と、第１トランジスタの制御電極に供給されるモード信
号と第２トランジスタの制御電極に供給されるモード信
号の反転信号との、変化タイミングを揃えるタイミング
調整回路とを備える。
入力回路は、モード信号がアクティブレベルのときは、
マスタクロック入力端子の入力電位を増幅してマスタク
ロック出力端子から出力するとともに、外部から入力さ
れたマスタクロックとマスタクロック出力端子の出力電
位との重畳電位を所定の入力インピーダンスでマスタク
ロック入力端子から入力し、且つ、モード信号がノンア
クティブレベルのときには、マスタクロック出力端子か
らの出力電位を固定する増幅用ゲート回路と、一方の主
電極がトランスミッション用ゲート回路の信号出力端子
に接続され且つ他方の主電極が増幅用ゲート回路のマス
タクロック入力端子に接続され、増幅用ゲート回路が所
定の入力インピーダンスを得られるようなオン抵抗を有
する第１導電型第１トランジスタおよび第２導電型第２
トランジスタを備えるトランスミッション用ゲート回路
と、第１トランジスタの制御電極に供給されるモード信
号と第２トランジスタの制御電極に供給されるモード信
号の反転信号との、変化タイミングを揃えるタイミング
調整回路とを備える。
【００２１】 かかる構成によれば、トランスミッショ
ン用ゲート回路に供給されるモード信号およびその反転
信号の変化タイミングを揃えることにより、トランスミ
ッション用ゲート回路のオン抵抗に拘わらず、モード信
号の切り換え時に発生するノイズを抑制できる。このた
め、トランスミッション用ゲート回路のオン抵抗を十分
に高く設定することができるので、増幅用ゲート回路の
ゲインおよび入力インピーダンスを十分に高い値に設定
することができる。
ン用ゲート回路に供給されるモード信号およびその反転
信号の変化タイミングを揃えることにより、トランスミ
ッション用ゲート回路のオン抵抗に拘わらず、モード信
号の切り換え時に発生するノイズを抑制できる。このた
め、トランスミッション用ゲート回路のオン抵抗を十分
に高く設定することができるので、増幅用ゲート回路の
ゲインおよび入力インピーダンスを十分に高い値に設定
することができる。
【００２２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、本発明が理解できる
程度に概略的に示してあるにすぎず、また、以下に説明
する数値的条件は単なる例示にすぎない。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、本発明が理解できる
程度に概略的に示してあるにすぎず、また、以下に説明
する数値的条件は単なる例示にすぎない。
【００２３】第１の実施の形態
以下、第１の発明に係るマスタクロック入力回路の実施
の形態について、図１を用いて説明する。
の形態について、図１を用いて説明する。
【００２４】図１は、この実施の形態に係るマスタクロ
ック入力回路の回路図である。
ック入力回路の回路図である。
【００２５】図１に示したように、このマスタクロック
入力回路１００は、ＮＯＲゲート１１０と、トランスミ
ッションゲート１２０と、インピーダンス調整ゲート１
３０と、ＮＯＴゲート１４０，１５０とを備えている。
なお、従来の例（図１１参照）と同様、発振器モジュー
ル（図示せず）には、複数のマスタクロック入力回路
が、カップリングコンデンサ（図示せず）を介して接続
される。
入力回路１００は、ＮＯＲゲート１１０と、トランスミ
ッションゲート１２０と、インピーダンス調整ゲート１
３０と、ＮＯＴゲート１４０，１５０とを備えている。
なお、従来の例（図１１参照）と同様、発振器モジュー
ル（図示せず）には、複数のマスタクロック入力回路
が、カップリングコンデンサ（図示せず）を介して接続
される。
【００２６】図１に示したように、ＮＯＲゲート１１０
は、一方の入力端子から低消費電流モード信号ＰＤを入
力し、他方の入力端子からマスタクロックＭＣＬＫを入
力する。このマスタクロックＭＣＬＫは、図１１のマス
タクロック入力回路と同様、カップリングコンデンサお
よびクロック入力端子（ともに、図１では示さず）を介
して、発振器モジュール（図１では示さず）から入力さ
れる。
は、一方の入力端子から低消費電流モード信号ＰＤを入
力し、他方の入力端子からマスタクロックＭＣＬＫを入
力する。このマスタクロックＭＣＬＫは、図１１のマス
タクロック入力回路と同様、カップリングコンデンサお
よびクロック入力端子（ともに、図１では示さず）を介
して、発振器モジュール（図１では示さず）から入力さ
れる。
【００２７】トランスミッションゲート１２０は、ｐＭ
ＯＳトランジスタ１２１とｎＭＯＳトランジスタ１２２
とを備えている。ｐＭＯＳトランジスタ１２１のゲート
は、低消費電流モード信号ＰＤを入力する。一方、ｎＭ
ＯＳトランジスタ１２２のゲートは、ＮＯＴゲート１４
０を介して、低消費電流モード信号ＰＤを入力する。ま
た、これらのＭＯＳトランジスタ１２１，１２２のソー
スは、ＮＯＲゲート１１０の出力端子に共通接続されて
いる。
ＯＳトランジスタ１２１とｎＭＯＳトランジスタ１２２
とを備えている。ｐＭＯＳトランジスタ１２１のゲート
は、低消費電流モード信号ＰＤを入力する。一方、ｎＭ
ＯＳトランジスタ１２２のゲートは、ＮＯＴゲート１４
０を介して、低消費電流モード信号ＰＤを入力する。ま
た、これらのＭＯＳトランジスタ１２１，１２２のソー
スは、ＮＯＲゲート１１０の出力端子に共通接続されて
いる。
【００２８】インピーダンス調整ゲート１３０は、ｐＭ
ＯＳトランジスタ１３１とｎＭＯＳトランジスタ１３２
とを備えている。ｐＭＯＳトランジスタ１３１のゲート
は、グランドラインに接続されている。一方、ｎＭＯＳ
トランジスタ１３２のゲートは、電源ラインに接続され
ている。これにより、これらのＭＯＳトランジスタ１３
１，１３２は、常時オンする。また、これらのＭＯＳト
ランジスタ１３１，１３２のソースは、ＭＯＳトランジ
スタ１２１，１２２のドレインに共通接続されている。
さらに、ＭＯＳトランジスタ１３１，１３２のドレイン
は、ＮＯＲゲート１１０のマスタクロック用入力端子に
共通接続されている。
ＯＳトランジスタ１３１とｎＭＯＳトランジスタ１３２
とを備えている。ｐＭＯＳトランジスタ１３１のゲート
は、グランドラインに接続されている。一方、ｎＭＯＳ
トランジスタ１３２のゲートは、電源ラインに接続され
ている。これにより、これらのＭＯＳトランジスタ１３
１，１３２は、常時オンする。また、これらのＭＯＳト
ランジスタ１３１，１３２のソースは、ＭＯＳトランジ
スタ１２１，１２２のドレインに共通接続されている。
さらに、ＭＯＳトランジスタ１３１，１３２のドレイン
は、ＮＯＲゲート１１０のマスタクロック用入力端子に
共通接続されている。
【００２９】ＮＯＴゲート１５０は、ＮＯＲゲート１１
０の出力信号を入力して反転し、図示しない内部回路に
供給する。
０の出力信号を入力して反転し、図示しない内部回路に
供給する。
【００３０】図１に示したマスタクロック入力回路１０
０では、トランスミッションゲート１２０のＭＯＳトラ
ンジスタ１２１，１２２としては、オン抵抗が十分に小
さいものを使用する。このため、ＭＯＳトランジスタ１
２１，１２２は、ゲート長を十分に小さくする。一方、
インピーダンス調整ゲート１３０のＭＯＳトランジスタ
１３１，１３２としては、オン抵抗が十分に大きいもの
（例えば１ＭΩ）を使用する。このため、ＭＯＳトラン
ジスタ１３１，１３２は、ゲート長を十分に大きくす
る。
０では、トランスミッションゲート１２０のＭＯＳトラ
ンジスタ１２１，１２２としては、オン抵抗が十分に小
さいものを使用する。このため、ＭＯＳトランジスタ１
２１，１２２は、ゲート長を十分に小さくする。一方、
インピーダンス調整ゲート１３０のＭＯＳトランジスタ
１３１，１３２としては、オン抵抗が十分に大きいもの
（例えば１ＭΩ）を使用する。このため、ＭＯＳトラン
ジスタ１３１，１３２は、ゲート長を十分に大きくす
る。
【００３１】次に、マスタクロック入力回路１００の動
作を説明する。
作を説明する。
【００３２】通常モードでは、低消費電流モード信号Ｐ
Ｄは、ローレベルに設定される。このため、ＮＯＲゲー
ト１１０の出力は、マスタクロックＭＣＬＫの信号レベ
ルに応じて変化する。すなわち、ＮＯＲゲートは、マス
タクロックＭＣＬＫを反転して出力する。また、低消費
電流モード信号ＰＤがローレベルなので、ＭＯＳトラン
ジスタ１２１，１２２はオンする。加えて、上述のよう
に、ＭＯＳトランジスタ１３１，１３２は常にオンして
いる。このため、ＮＯＲゲート１１０の出力は、トラン
スミッションゲート１２０およびインピーダンス調整ゲ
ート１３０を通過して、マスタクロックＭＣＬＫに重畳
される。重畳後のマスタクロックＭＣＬＫは、ＮＯＲゲ
ート１１０で反転増幅される。このようにして、マスタ
クロックＭＣＬＫは、ＮＯＲゲート１１０のゲインに応
じた信号レベルに増幅される。増幅後のマスタクロック
ＭＣＬＫは、ＮＯＴゲート１５０で反転されて、内部回
路に供給される。上述したように、この実施の形態で
は、インピーダンス調整ゲート１３０を、オン抵抗が十
分に大きいＭＯＳトランジスタ１３１，１３２で構成す
る。このため、トランスミッションゲート１２０のオン
抵抗が小さいにも拘わらず、ＮＯＲゲート１１０は、適
切なゲインおよび入力インピーダンスを得ることができ
る。
Ｄは、ローレベルに設定される。このため、ＮＯＲゲー
ト１１０の出力は、マスタクロックＭＣＬＫの信号レベ
ルに応じて変化する。すなわち、ＮＯＲゲートは、マス
タクロックＭＣＬＫを反転して出力する。また、低消費
電流モード信号ＰＤがローレベルなので、ＭＯＳトラン
ジスタ１２１，１２２はオンする。加えて、上述のよう
に、ＭＯＳトランジスタ１３１，１３２は常にオンして
いる。このため、ＮＯＲゲート１１０の出力は、トラン
スミッションゲート１２０およびインピーダンス調整ゲ
ート１３０を通過して、マスタクロックＭＣＬＫに重畳
される。重畳後のマスタクロックＭＣＬＫは、ＮＯＲゲ
ート１１０で反転増幅される。このようにして、マスタ
クロックＭＣＬＫは、ＮＯＲゲート１１０のゲインに応
じた信号レベルに増幅される。増幅後のマスタクロック
ＭＣＬＫは、ＮＯＴゲート１５０で反転されて、内部回
路に供給される。上述したように、この実施の形態で
は、インピーダンス調整ゲート１３０を、オン抵抗が十
分に大きいＭＯＳトランジスタ１３１，１３２で構成す
る。このため、トランスミッションゲート１２０のオン
抵抗が小さいにも拘わらず、ＮＯＲゲート１１０は、適
切なゲインおよび入力インピーダンスを得ることができ
る。
【００３３】次に、低消費電流モード信号ＰＤが、ロー
レベルからハイレベルに変化した場合を説明する。この
場合、ｐＭＯＳトランジスタ１２１のゲート電位はロー
レベルからハイレベルに変化し、ｎＭＯＳトランジスタ
１２２のゲート電位はハイレベルからローレベルに変化
する。このため、上述したような理由により、ノイズが
発生する（図１２および図１３参照）。しかし、この実
施の形態では、ＭＯＳトランジスタ１２１，１２２のゲ
ート長が十分に小さく、したがって、寄生容量（図１２
参照）のキャパシタンスは十分に小さくなる。また、ノ
イズ源であるトランスミッションゲート１２０とマスタ
クロック入力端子（図１では示さず。図１２参照）との
間には、高インピーダンスのインピーダンス調整ゲート
１３０が設けられている。このため、低消費電流モード
信号ＰＤがローレベルからハイレベルに変化するときに
発生するノイズ（図１３参照）は十分に小さい。したが
って、他のマスタクロック入力回路（図示せず）に悪影
響を及ぼすことなく、マスタクロック入力回路１００を
低消費電流モードに切り換えることができる。なお、低
消費電流モード信号ＰＤがハイレベルからローレベルに
変化した場合も、同様である。
レベルからハイレベルに変化した場合を説明する。この
場合、ｐＭＯＳトランジスタ１２１のゲート電位はロー
レベルからハイレベルに変化し、ｎＭＯＳトランジスタ
１２２のゲート電位はハイレベルからローレベルに変化
する。このため、上述したような理由により、ノイズが
発生する（図１２および図１３参照）。しかし、この実
施の形態では、ＭＯＳトランジスタ１２１，１２２のゲ
ート長が十分に小さく、したがって、寄生容量（図１２
参照）のキャパシタンスは十分に小さくなる。また、ノ
イズ源であるトランスミッションゲート１２０とマスタ
クロック入力端子（図１では示さず。図１２参照）との
間には、高インピーダンスのインピーダンス調整ゲート
１３０が設けられている。このため、低消費電流モード
信号ＰＤがローレベルからハイレベルに変化するときに
発生するノイズ（図１３参照）は十分に小さい。したが
って、他のマスタクロック入力回路（図示せず）に悪影
響を及ぼすことなく、マスタクロック入力回路１００を
低消費電流モードに切り換えることができる。なお、低
消費電流モード信号ＰＤがハイレベルからローレベルに
変化した場合も、同様である。
【００３４】低消費電流モードでは、低消費電流モード
信号ＰＤがハイレベルなので、ＮＯＲゲート１１０の出
力は、ローレベルに固定される。したがって、ＮＯＴゲ
ート１４０の出力は、ハイレベルに固定される。また、
低消費電流モード信号ＰＤがローレベルのとき、ｐＭＯ
Ｓトランジスタ１２１およびｎＭＯＳトランジスタ１２
２は、オフする。このため、トランスミッションゲート
１２０の出力は、ハイインピーダンスになる。したがっ
て、ＮＯＲゲート１１０の出力は、マスタクロックＭＣ
ＬＫに重畳されない。
信号ＰＤがハイレベルなので、ＮＯＲゲート１１０の出
力は、ローレベルに固定される。したがって、ＮＯＴゲ
ート１４０の出力は、ハイレベルに固定される。また、
低消費電流モード信号ＰＤがローレベルのとき、ｐＭＯ
Ｓトランジスタ１２１およびｎＭＯＳトランジスタ１２
２は、オフする。このため、トランスミッションゲート
１２０の出力は、ハイインピーダンスになる。したがっ
て、ＮＯＲゲート１１０の出力は、マスタクロックＭＣ
ＬＫに重畳されない。
【００３５】次に、マスタクロック入力回路１００を用
いた回路のシミュレーション結果を説明する。
いた回路のシミュレーション結果を説明する。
【００３６】図２は、このシミュレーションに使用した
回路の構成を示す回路図である。図２において、図１と
同じ符号が付された構成要素は、それぞれ図１と同じも
のを示している。
回路の構成を示す回路図である。図２において、図１と
同じ符号が付された構成要素は、それぞれ図１と同じも
のを示している。
【００３７】図２に示したように、発振器モジュール３
００は、カップリングコンデンサ１６０，２５０（ここ
では０．０１μＦとする）を介して、マスタクロック入
力回路１００，２００に、マスタクロックＭＣＬＫを供
給する。発振器モジュール３００は、４０ＭＨｚの水晶
発振器と５００Ωの抵抗素子とで構成した。マスタクロ
ック入力回路１００は、図１に示された、この実施の形
態のマスタクロック入力回路である。一方、マスタクロ
ック入力回路２００は、図２に示したように、ゲート１
２０，１３０の代わりに抵抗素子２２０（ここでは５０
０ｋΩとした）を設け、且つ、出力段に２個のＮＯＴゲ
ート２３０，２４０を設けた。さらに、回路２００で
は、ＮＯＲゲート２１０の低消費電流モード信号ＰＤを
入力する側の入力端子を、接地した。これにより、低消
費電流モード信号ＰＤがローレベルのときのマスタクロ
ック入力回路とほぼ等価な回路が得られる。また、比較
のために、マスタクロック入力回路１００に代えて従来
のマスタクロック入力回路１１００（図１１参照）を使
用した回路のシミュレーションも行った。
００は、カップリングコンデンサ１６０，２５０（ここ
では０．０１μＦとする）を介して、マスタクロック入
力回路１００，２００に、マスタクロックＭＣＬＫを供
給する。発振器モジュール３００は、４０ＭＨｚの水晶
発振器と５００Ωの抵抗素子とで構成した。マスタクロ
ック入力回路１００は、図１に示された、この実施の形
態のマスタクロック入力回路である。一方、マスタクロ
ック入力回路２００は、図２に示したように、ゲート１
２０，１３０の代わりに抵抗素子２２０（ここでは５０
０ｋΩとした）を設け、且つ、出力段に２個のＮＯＴゲ
ート２３０，２４０を設けた。さらに、回路２００で
は、ＮＯＲゲート２１０の低消費電流モード信号ＰＤを
入力する側の入力端子を、接地した。これにより、低消
費電流モード信号ＰＤがローレベルのときのマスタクロ
ック入力回路とほぼ等価な回路が得られる。また、比較
のために、マスタクロック入力回路１００に代えて従来
のマスタクロック入力回路１１００（図１１参照）を使
用した回路のシミュレーションも行った。
【００３８】図３は図２に示された回路のシミュレーシ
ョン結果であり、図４は図３の部分拡大図である。ま
た、図５は比較用の回路のシミュレーション結果であ
り、図６は図５の部分拡大図である。図３〜図６におい
て、‘ＰＤ’はマスタクロック入力回路１００（または
１１００）に供給される低消費電流モード信号、‘Ｉ
Ｎ’はＮＯＲゲート２１０に入力されるマスタクロック
ＭＣＬＫ、‘Ｓ’はＮＯＲゲート２１０の出力、‘ＯＵ
Ｔ’はＮＯＴゲート２４０の出力である。
ョン結果であり、図４は図３の部分拡大図である。ま
た、図５は比較用の回路のシミュレーション結果であ
り、図６は図５の部分拡大図である。図３〜図６におい
て、‘ＰＤ’はマスタクロック入力回路１００（または
１１００）に供給される低消費電流モード信号、‘Ｉ
Ｎ’はＮＯＲゲート２１０に入力されるマスタクロック
ＭＣＬＫ、‘Ｓ’はＮＯＲゲート２１０の出力、‘ＯＵ
Ｔ’はＮＯＴゲート２４０の出力である。
【００３９】図５および図６に示したように、比較用の
回路では、マスタクロック入力回路に供給される低消費
電流モード信号ＰＤがローレベルからハイレベルに変化
して正方向のノイズ（図１３（Ｃ）参照）が発生する
と、回路２００の信号ＩＮが一時的に急上昇する（図６
のＡ参照）。このため、ＮＯＲゲート２１０の出力Ｓ
は、一時的に急低下する（図６のＢ参照）。したがっ
て、ＮＯＴゲート２４０の出力ＯＵＴから、増幅された
ノイズが出力される（図６のＣ参照）。このノイズは、
回路２００の後段の回路が誤動作する原因になる。
回路では、マスタクロック入力回路に供給される低消費
電流モード信号ＰＤがローレベルからハイレベルに変化
して正方向のノイズ（図１３（Ｃ）参照）が発生する
と、回路２００の信号ＩＮが一時的に急上昇する（図６
のＡ参照）。このため、ＮＯＲゲート２１０の出力Ｓ
は、一時的に急低下する（図６のＢ参照）。したがっ
て、ＮＯＴゲート２４０の出力ＯＵＴから、増幅された
ノイズが出力される（図６のＣ参照）。このノイズは、
回路２００の後段の回路が誤動作する原因になる。
【００４０】これに対して、図３および図４に示したよ
うに、図２の回路では、低消費電流モード信号ＰＤがロ
ーレベルからハイレベルに変化したときに、ノイズが発
生しない。このため、ＮＯＲゲート２１０の入力信号Ｉ
Ｎにノイズが重畳させることはなく、したがって、ＮＯ
Ｔゲート２４０からノイズが出力されることもない。よ
って、回路２００の後段の回路が誤動作するおそれはな
い。
うに、図２の回路では、低消費電流モード信号ＰＤがロ
ーレベルからハイレベルに変化したときに、ノイズが発
生しない。このため、ＮＯＲゲート２１０の入力信号Ｉ
Ｎにノイズが重畳させることはなく、したがって、ＮＯ
Ｔゲート２４０からノイズが出力されることもない。よ
って、回路２００の後段の回路が誤動作するおそれはな
い。
【００４１】このように、この実施の形態によれば、マ
スタクロック入力回路１００の増幅特性を損なうことな
く、モード切り換え時のノイズ発生を抑えることが可能
になる。
スタクロック入力回路１００の増幅特性を損なうことな
く、モード切り換え時のノイズ発生を抑えることが可能
になる。
【００４２】第２の実施の形態
次に、第２の発明に係るマスタクロック入力回路の一実
施形態について、図７を用いて説明する。
施形態について、図７を用いて説明する。
【００４３】図７は、この実施の形態に係るマスタクロ
ック入力回路の回路図である。
ック入力回路の回路図である。
【００４４】図７に示したように、この実施の形態に係
るマスタクロック入力回路７００は、クロックドインバ
ータ７１０と、インピーダンス調整ゲート７２０と、Ｎ
ＯＲゲート７３０とを備えている。なお、従来の例（図
１１参照）と同様、発振器モジュール（図示せず）に
は、複数のマスタクロック入力回路が、カップリングコ
ンデンサ（図示せず）を介して接続される。
るマスタクロック入力回路７００は、クロックドインバ
ータ７１０と、インピーダンス調整ゲート７２０と、Ｎ
ＯＲゲート７３０とを備えている。なお、従来の例（図
１１参照）と同様、発振器モジュール（図示せず）に
は、複数のマスタクロック入力回路が、カップリングコ
ンデンサ（図示せず）を介して接続される。
【００４５】クロックドインバータ７１０は、入力端子
からマスタクロックＭＣＬＫを入力し、且つ、コントロ
ール端子から低消費電流モード信号ＰＤを入力する。そ
して、低消費電流モード信号ＰＤがローレベルのとき、
クロックドインバータ７１０は、マスタクロックＭＣＬ
Ｋを反転して出力する。一方、低消費電流モード信号Ｐ
Ｄがハイレベルのとき、クロックドインバータ７１０
は、出力をハイインピーダンスにする。
からマスタクロックＭＣＬＫを入力し、且つ、コントロ
ール端子から低消費電流モード信号ＰＤを入力する。そ
して、低消費電流モード信号ＰＤがローレベルのとき、
クロックドインバータ７１０は、マスタクロックＭＣＬ
Ｋを反転して出力する。一方、低消費電流モード信号Ｐ
Ｄがハイレベルのとき、クロックドインバータ７１０
は、出力をハイインピーダンスにする。
【００４６】インピーダンス調整ゲート７２０は、ｐＭ
ＯＳトランジスタ７２１とｎＭＯＳトランジスタ７２２
とを備えている。ｐＭＯＳトランジスタ７２１のゲート
は、グランドラインに接続されている。一方、ｎＭＯＳ
トランジスタ７２２のゲートは、電源ラインに接続され
ている。これにより、これらのＭＯＳトランジスタ７２
１，７２２は、常時オンする。これらのＭＯＳトランジ
スタ７２１，７２２のソースは、クロックドインバータ
７１０の出力端子に共通接続されている。さらに、ＭＯ
Ｓトランジスタ７２１，７２２のドレインは、クロック
ドインバータ７１０の入力端子に共通接続されている。
インピーダンス調整ゲート７２０のＭＯＳトランジスタ
７２１，７２２としては、オン抵抗が十分に大きいもの
（例えば１ＭΩ）を使用する。このため、ＭＯＳトラン
ジスタ７２１，７２２は、ゲート長を十分に大きくす
る。
ＯＳトランジスタ７２１とｎＭＯＳトランジスタ７２２
とを備えている。ｐＭＯＳトランジスタ７２１のゲート
は、グランドラインに接続されている。一方、ｎＭＯＳ
トランジスタ７２２のゲートは、電源ラインに接続され
ている。これにより、これらのＭＯＳトランジスタ７２
１，７２２は、常時オンする。これらのＭＯＳトランジ
スタ７２１，７２２のソースは、クロックドインバータ
７１０の出力端子に共通接続されている。さらに、ＭＯ
Ｓトランジスタ７２１，７２２のドレインは、クロック
ドインバータ７１０の入力端子に共通接続されている。
インピーダンス調整ゲート７２０のＭＯＳトランジスタ
７２１，７２２としては、オン抵抗が十分に大きいもの
（例えば１ＭΩ）を使用する。このため、ＭＯＳトラン
ジスタ７２１，７２２は、ゲート長を十分に大きくす
る。
【００４７】ＮＯＲゲート７３０は、一方の入力端子か
ら低消費電流モード信号ＰＤを入力し、且つ、他方の入
力端子からクロックドインバータ７１０の出力信号を入
力する。そして、これらの信号の論理和の反転値を出力
する。
ら低消費電流モード信号ＰＤを入力し、且つ、他方の入
力端子からクロックドインバータ７１０の出力信号を入
力する。そして、これらの信号の論理和の反転値を出力
する。
【００４８】次に、マスタクロック入力回路７００の動
作を説明する。
作を説明する。
【００４９】通常モードでは、低消費電流モード信号Ｐ
Ｄは、ローレベルに設定される。このため、クロックド
インバータ７１０は、マスタクロックＭＣＬＫを反転し
て出力する。また、ＭＯＳトランジスタ７２１，７２２
は、常にオンしている。このため、クロックドインバー
タ７１０の出力は、インピーダンス調整ゲート７２０を
通過して、マスタクロックＭＣＬＫに重畳される。重畳
後のマスタクロックＭＣＬＫは、クロックドインバータ
７１０で反転増幅される。このようにして、マスタクロ
ックＭＣＬＫは、クロックドインバータ７１０のゲイン
に応じた信号レベルに増幅される。増幅後のマスタクロ
ックＭＣＬＫは、ＮＯＲゲート７３０で反転されて、内
部回路に供給される。上述したように、この実施の形態
では、インピーダンス調整ゲート７２０を、オン抵抗が
十分に大きいＭＯＳトランジスタ７２１，７２２で構成
する。このため、クロックドインバータ７１０は、適切
なゲインおよび入力インピーダンスを得ることができ
る。
Ｄは、ローレベルに設定される。このため、クロックド
インバータ７１０は、マスタクロックＭＣＬＫを反転し
て出力する。また、ＭＯＳトランジスタ７２１，７２２
は、常にオンしている。このため、クロックドインバー
タ７１０の出力は、インピーダンス調整ゲート７２０を
通過して、マスタクロックＭＣＬＫに重畳される。重畳
後のマスタクロックＭＣＬＫは、クロックドインバータ
７１０で反転増幅される。このようにして、マスタクロ
ックＭＣＬＫは、クロックドインバータ７１０のゲイン
に応じた信号レベルに増幅される。増幅後のマスタクロ
ックＭＣＬＫは、ＮＯＲゲート７３０で反転されて、内
部回路に供給される。上述したように、この実施の形態
では、インピーダンス調整ゲート７２０を、オン抵抗が
十分に大きいＭＯＳトランジスタ７２１，７２２で構成
する。このため、クロックドインバータ７１０は、適切
なゲインおよび入力インピーダンスを得ることができ
る。
【００５０】次に、低消費電流モード信号ＰＤが、ロー
レベルからハイレベルに変化した場合を説明する。この
場合、クロックドインバータ７１０は、出力をハイイン
ピーダンスに切り換える。クロックドインバータ７１０
は、トランスミッションゲート１１２０（図１２参照）
と同様、オン／オフの切り換え時にノイズを発生する。
しかし、この実施の形態では、インピーダンス調整ゲー
ト７２０が設けられているので、このノイズの影響は十
分に小さくなる。したがって、他のマスタクロック入力
回路（図示せず）に悪影響を及ぼすことなく、マスタク
ロック入力回路７００を低消費電流モードに切り換える
ことができる。なお、低消費電流モード信号ＰＤがハイ
レベルからローレベルに変化した場合も、同様である。
レベルからハイレベルに変化した場合を説明する。この
場合、クロックドインバータ７１０は、出力をハイイン
ピーダンスに切り換える。クロックドインバータ７１０
は、トランスミッションゲート１１２０（図１２参照）
と同様、オン／オフの切り換え時にノイズを発生する。
しかし、この実施の形態では、インピーダンス調整ゲー
ト７２０が設けられているので、このノイズの影響は十
分に小さくなる。したがって、他のマスタクロック入力
回路（図示せず）に悪影響を及ぼすことなく、マスタク
ロック入力回路７００を低消費電流モードに切り換える
ことができる。なお、低消費電流モード信号ＰＤがハイ
レベルからローレベルに変化した場合も、同様である。
【００５１】低消費電流モードでは、低消費電流モード
信号ＰＤがハイレベルになり、且つ、クロックドインバ
ータ７１０の出力はハイインピーダンスになる。低消費
電流モード信号ＰＤがハイレベルであるため、ＮＯＲゲ
ート７３０の出力はローレベルに固定される。また、ク
ロックドインバータ７１０の出力がハイインピーダンス
であるため、マスタクロックＭＣＬＫには増幅信号が重
畳されない。
信号ＰＤがハイレベルになり、且つ、クロックドインバ
ータ７１０の出力はハイインピーダンスになる。低消費
電流モード信号ＰＤがハイレベルであるため、ＮＯＲゲ
ート７３０の出力はローレベルに固定される。また、ク
ロックドインバータ７１０の出力がハイインピーダンス
であるため、マスタクロックＭＣＬＫには増幅信号が重
畳されない。
【００５２】マスタクロック入力回路７００を用いて第
１の実施の形態と同様のシミュレーション（図２〜図６
参照）を行ったところ、第１の実施の形態と同様の結果
が得られた。
１の実施の形態と同様のシミュレーション（図２〜図６
参照）を行ったところ、第１の実施の形態と同様の結果
が得られた。
【００５３】このように、この実施の形態によれば、マ
スタクロック入力回路７００の増幅特性を損なうことな
く、モード切り換え時のノイズ発生を抑えることが可能
になる。
スタクロック入力回路７００の増幅特性を損なうことな
く、モード切り換え時のノイズ発生を抑えることが可能
になる。
【００５４】第３の実施の形態
次に、第３の発明に係るマスタクロック入力回路の他の
実施形態について、図８を用いて説明する。
実施形態について、図８を用いて説明する。
【００５５】図８は、この実施の形態に係るマスタクロ
ック入力回路の回路図である。
ック入力回路の回路図である。
【００５６】図８に示したように、この実施の形態に係
るマスタクロック入力回路８００は、ＮＯＲゲート８１
０，８５０と、ｎＭＯＳトランジスタ８２０と、ＮＯＴ
ゲート８３０と、インピーダンス調整ゲート８４０とを
備えている。なお、従来の例（図１１参照）と同様、発
振器モジュール（図示せず）には、複数のマスタクロッ
ク入力回路が、カップリングコンデンサ（図示せず）を
介して接続される。
るマスタクロック入力回路８００は、ＮＯＲゲート８１
０，８５０と、ｎＭＯＳトランジスタ８２０と、ＮＯＴ
ゲート８３０と、インピーダンス調整ゲート８４０とを
備えている。なお、従来の例（図１１参照）と同様、発
振器モジュール（図示せず）には、複数のマスタクロッ
ク入力回路が、カップリングコンデンサ（図示せず）を
介して接続される。
【００５７】ＮＯＲゲート８１０は、一方の入力端子か
らマスタクロックＭＣＬＫを入力し、且つ、他方の入力
端子から低消費電流モード信号ＰＤを入力する。さら
に、ＮＯＲゲート８１０の電源入力端子は電源ラインに
接続され、且つ、グランド入力端子はｎＭＯＳトランジ
スタ８２０のドレインに接続されている。
らマスタクロックＭＣＬＫを入力し、且つ、他方の入力
端子から低消費電流モード信号ＰＤを入力する。さら
に、ＮＯＲゲート８１０の電源入力端子は電源ラインに
接続され、且つ、グランド入力端子はｎＭＯＳトランジ
スタ８２０のドレインに接続されている。
【００５８】ｎＭＯＳトランジスタ８２０のソースは、
グランドラインに接続されている。また、このｎＭＯＳ
トランジスタ８２０のゲートは、ＮＯＴゲート８３０の
出力端子に接続されている。
グランドラインに接続されている。また、このｎＭＯＳ
トランジスタ８２０のゲートは、ＮＯＴゲート８３０の
出力端子に接続されている。
【００５９】ＮＯＴゲート８３０は、低消費電流モード
信号ＰＤを入力して、反転値を出力する。
信号ＰＤを入力して、反転値を出力する。
【００６０】インピーダンス調整ゲート８４０は、ｐＭ
ＯＳトランジスタ８４１とｎＭＯＳトランジスタ８４２
とを備えている。ｐＭＯＳトランジスタ８４１のゲート
は、グランドラインに接続されている。一方、ｎＭＯＳ
トランジスタ８４２のゲートは、電源ラインに接続され
ている。これにより、これらのＭＯＳトランジスタ８４
１，８４２は、常時オンする。これらのＭＯＳトランジ
スタ８４１，８４２のソースは、ＮＯＲゲート８１０の
出力端子に共通接続されている。さらに、ＭＯＳトラン
ジスタ８４１，８４２のドレインは、ＮＯＲゲート８１
０のマスタクロック用入力端子に共通接続されている。
インピーダンス調整ゲート８４０のＭＯＳトランジスタ
８４１，８４２としては、オン抵抗が十分に大きいもの
（例えば１ＭΩ）を使用する。このため、ＭＯＳトラン
ジスタ８４１，８４２は、ゲート長を十分に大きくす
る。
ＯＳトランジスタ８４１とｎＭＯＳトランジスタ８４２
とを備えている。ｐＭＯＳトランジスタ８４１のゲート
は、グランドラインに接続されている。一方、ｎＭＯＳ
トランジスタ８４２のゲートは、電源ラインに接続され
ている。これにより、これらのＭＯＳトランジスタ８４
１，８４２は、常時オンする。これらのＭＯＳトランジ
スタ８４１，８４２のソースは、ＮＯＲゲート８１０の
出力端子に共通接続されている。さらに、ＭＯＳトラン
ジスタ８４１，８４２のドレインは、ＮＯＲゲート８１
０のマスタクロック用入力端子に共通接続されている。
インピーダンス調整ゲート８４０のＭＯＳトランジスタ
８４１，８４２としては、オン抵抗が十分に大きいもの
（例えば１ＭΩ）を使用する。このため、ＭＯＳトラン
ジスタ８４１，８４２は、ゲート長を十分に大きくす
る。
【００６１】ＮＯＲゲート８５０は、一方の入力端子か
ら低消費電流モード信号ＰＤを入力し、且つ、他方の入
力端子からＮＯＲゲート８１０の出力信号を入力する。
そして、これらの信号の論理和の反転値を出力する。
ら低消費電流モード信号ＰＤを入力し、且つ、他方の入
力端子からＮＯＲゲート８１０の出力信号を入力する。
そして、これらの信号の論理和の反転値を出力する。
【００６２】次に、マスタクロック入力回路８００の動
作を説明する。
作を説明する。
【００６３】通常モードでは、低消費電流モード信号Ｐ
Ｄは、ローレベルに設定される。このため、ＮＯＲゲー
ト８１０の出力端子は、マスタクロックＭＣＬＫがハイ
レベルのときはグランド入力端子と導通し、マスタクロ
ックＭＣＬＫがローレベルのときには電源入力端子と導
通する。ここで、低消費電流モード信号ＰＤがローレベ
ルのとき、ＮＯＴゲート８３０の出力はハイレベルにな
るので、ｎＭＯＳトランジスタ８２０はオンする。した
がって、ＮＯＲゲート８１０のグランド入力端子は、グ
ランドラインと導通する。このため、ＮＯＲゲート８１
０は、マスタクロックＭＣＬＫを反転して出力すること
ができる。また、ＭＯＳトランジスタ８４１，８４２
は、常にオンしている。このため、ＮＯＲゲート８１０
の出力は、インピーダンス調整ゲート８４０を通過し
て、マスタクロックＭＣＬＫに重畳される。重畳後のマ
スタクロックＭＣＬＫは、ＮＯＲゲート８１０で反転増
幅される。このようにして、マスタクロックＭＣＬＫ
は、ＮＯＲゲート８１０のゲインに応じた信号レベルに
増幅される。増幅後のマスタクロックＭＣＬＫは、ＮＯ
Ｒゲート８５０で反転されて、内部回路に供給される。
上述したように、この実施の形態では、インピーダンス
調整ゲート８４０を、オン抵抗が十分に大きいＭＯＳト
ランジスタ８４１，８４２で構成する。このため、ＮＯ
Ｒゲート８１０は、適切なゲインおよび入力インピーダ
ンスを得ることができる。
Ｄは、ローレベルに設定される。このため、ＮＯＲゲー
ト８１０の出力端子は、マスタクロックＭＣＬＫがハイ
レベルのときはグランド入力端子と導通し、マスタクロ
ックＭＣＬＫがローレベルのときには電源入力端子と導
通する。ここで、低消費電流モード信号ＰＤがローレベ
ルのとき、ＮＯＴゲート８３０の出力はハイレベルにな
るので、ｎＭＯＳトランジスタ８２０はオンする。した
がって、ＮＯＲゲート８１０のグランド入力端子は、グ
ランドラインと導通する。このため、ＮＯＲゲート８１
０は、マスタクロックＭＣＬＫを反転して出力すること
ができる。また、ＭＯＳトランジスタ８４１，８４２
は、常にオンしている。このため、ＮＯＲゲート８１０
の出力は、インピーダンス調整ゲート８４０を通過し
て、マスタクロックＭＣＬＫに重畳される。重畳後のマ
スタクロックＭＣＬＫは、ＮＯＲゲート８１０で反転増
幅される。このようにして、マスタクロックＭＣＬＫ
は、ＮＯＲゲート８１０のゲインに応じた信号レベルに
増幅される。増幅後のマスタクロックＭＣＬＫは、ＮＯ
Ｒゲート８５０で反転されて、内部回路に供給される。
上述したように、この実施の形態では、インピーダンス
調整ゲート８４０を、オン抵抗が十分に大きいＭＯＳト
ランジスタ８４１，８４２で構成する。このため、ＮＯ
Ｒゲート８１０は、適切なゲインおよび入力インピーダ
ンスを得ることができる。
【００６４】次に、低消費電流モード信号ＰＤが、ロー
レベルからハイレベルに変化した場合を説明する。低消
費電流モード信号ＰＤがハイレベルのとき、ＮＯＲゲー
ト８１０の出力端子は、電源入力端子とは切断され且つ
グランド入力端子とは導通している状態に固定される。
しかし、低消費電流モード信号ＰＤがハイレベルになる
と、ＮＯＴゲート８３０の出力がローレベルになり、し
たがってｎＭＯＳトランジスタ８２０はオフする。この
ため、ＮＯＲゲート８１０の出力は、ハイインピーダン
スになる。ここで、ＮＯＲゲート８１０は、トランスミ
ッションゲート１１２０（図１２参照）と同様、オン／
オフの切り換え時にノイズを発生する。しかし、この実
施の形態では、インピーダンス調整ゲート８４０が設け
られているので、このノイズの影響は十分に小さくな
る。したがって、他のマスタクロック入力回路（図示せ
ず）に悪影響を及ぼすことなく、マスタクロック入力回
路８００を低消費電流モードに切り換えることができ
る。なお、低消費電流モード信号ＰＤがハイレベルから
ローレベルに変化した場合も、同様である。
レベルからハイレベルに変化した場合を説明する。低消
費電流モード信号ＰＤがハイレベルのとき、ＮＯＲゲー
ト８１０の出力端子は、電源入力端子とは切断され且つ
グランド入力端子とは導通している状態に固定される。
しかし、低消費電流モード信号ＰＤがハイレベルになる
と、ＮＯＴゲート８３０の出力がローレベルになり、し
たがってｎＭＯＳトランジスタ８２０はオフする。この
ため、ＮＯＲゲート８１０の出力は、ハイインピーダン
スになる。ここで、ＮＯＲゲート８１０は、トランスミ
ッションゲート１１２０（図１２参照）と同様、オン／
オフの切り換え時にノイズを発生する。しかし、この実
施の形態では、インピーダンス調整ゲート８４０が設け
られているので、このノイズの影響は十分に小さくな
る。したがって、他のマスタクロック入力回路（図示せ
ず）に悪影響を及ぼすことなく、マスタクロック入力回
路８００を低消費電流モードに切り換えることができ
る。なお、低消費電流モード信号ＰＤがハイレベルから
ローレベルに変化した場合も、同様である。
【００６５】低消費電流モードでは、低消費電流モード
信号ＰＤがハイレベルになり、且つ、ＮＯＲゲート８１
０の出力はハイインピーダンスになる。低消費電流モー
ド信号ＰＤがハイレベルであるため、ＮＯＲゲート８５
０の出力はローレベルに固定される。また、ＮＯＲゲー
ト８１０の出力がハイインピーダンスであるため、マス
タクロックＭＣＬＫには増幅信号が重畳されない。
信号ＰＤがハイレベルになり、且つ、ＮＯＲゲート８１
０の出力はハイインピーダンスになる。低消費電流モー
ド信号ＰＤがハイレベルであるため、ＮＯＲゲート８５
０の出力はローレベルに固定される。また、ＮＯＲゲー
ト８１０の出力がハイインピーダンスであるため、マス
タクロックＭＣＬＫには増幅信号が重畳されない。
【００６６】マスタクロック入力回路８００を用いて第
１の実施の形態と同様のシミュレーション（図２〜図６
参照）を行ったところ、第１の実施の形態と同様の結果
が得られた。
１の実施の形態と同様のシミュレーション（図２〜図６
参照）を行ったところ、第１の実施の形態と同様の結果
が得られた。
【００６７】このように、この実施の形態によれば、マ
スタクロック入力回路８００の増幅特性を損なうことな
く、モード切り換え時のノイズ発生を抑えることが可能
になる。
スタクロック入力回路８００の増幅特性を損なうことな
く、モード切り換え時のノイズ発生を抑えることが可能
になる。
【００６８】第４の実施の形態
次に、第４の発明に係るマスタクロック入力回路の実施
の形態について、図９を用いて説明する。
の形態について、図９を用いて説明する。
【００６９】図９は、この実施の形態に係るマスタクロ
ック入力回路の回路図である。
ック入力回路の回路図である。
【００７０】図９に示したように、この実施の形態に係
るマスタクロック入力回路９００は、ＮＯＲゲート９１
０と、トランスミッションゲート９２０と、ＮＯＴゲー
ト９３０，９４０，９５０，９８０と、コンデンサ９６
０，９７０とを備えている。なお、従来の例（図１１参
照）と同様、発振器モジュール（図示せず）には、複数
のマスタクロック入力回路が、カップリングコンデンサ
（図示せず）を介して接続される。
るマスタクロック入力回路９００は、ＮＯＲゲート９１
０と、トランスミッションゲート９２０と、ＮＯＴゲー
ト９３０，９４０，９５０，９８０と、コンデンサ９６
０，９７０とを備えている。なお、従来の例（図１１参
照）と同様、発振器モジュール（図示せず）には、複数
のマスタクロック入力回路が、カップリングコンデンサ
（図示せず）を介して接続される。
【００７１】図９に示したように、ＮＯＲゲート９１０
は、一方の入力端子から低消費電流モード信号ＰＤを入
力し、他方の入力端子からマスタクロックＭＣＬＫを入
力する。
は、一方の入力端子から低消費電流モード信号ＰＤを入
力し、他方の入力端子からマスタクロックＭＣＬＫを入
力する。
【００７２】トランスミッションゲート９２０は、ｐＭ
ＯＳトランジスタ９２１とｎＭＯＳトランジスタ９２２
とを備えている。ｐＭＯＳトランジスタ９２１のゲート
は、ＮＯＴゲート９４０の出力端子に接続されている。
一方、ｎＭＯＳトランジスタ９２２のゲートは、ＮＯＴ
ゲート９５０の出力端子に接続されている。また、これ
らのＭＯＳトランジスタ９２１，９２２は、ソースがＮ
ＯＲゲート９１０の出力端子に共通接続され、ドレイン
がＮＯＲゲート９１０のマスタクロック入力用端子に共
通接続されている。トランスミッションゲート９２０の
ＭＯＳトランジスタ９２１，９２２としては、オン抵抗
が十分に大きいものを使用する。このため、ＭＯＳトラ
ンジスタ９２１，９２２は、ゲート長を十分に大きくす
る。
ＯＳトランジスタ９２１とｎＭＯＳトランジスタ９２２
とを備えている。ｐＭＯＳトランジスタ９２１のゲート
は、ＮＯＴゲート９４０の出力端子に接続されている。
一方、ｎＭＯＳトランジスタ９２２のゲートは、ＮＯＴ
ゲート９５０の出力端子に接続されている。また、これ
らのＭＯＳトランジスタ９２１，９２２は、ソースがＮ
ＯＲゲート９１０の出力端子に共通接続され、ドレイン
がＮＯＲゲート９１０のマスタクロック入力用端子に共
通接続されている。トランスミッションゲート９２０の
ＭＯＳトランジスタ９２１，９２２としては、オン抵抗
が十分に大きいものを使用する。このため、ＭＯＳトラ
ンジスタ９２１，９２２は、ゲート長を十分に大きくす
る。
【００７３】ＮＯＴゲート９３０の入力端子には、低消
費電流モード信号ＰＤが入力される。また、ＮＯＴゲー
ト９３０の出力端子は、ＮＯＴゲート９４０の入力端子
に接続されている。ＮＯＴゲート９５０の入力端子に
は、低消費電流モード信号ＰＤが入力される。
費電流モード信号ＰＤが入力される。また、ＮＯＴゲー
ト９３０の出力端子は、ＮＯＴゲート９４０の入力端子
に接続されている。ＮＯＴゲート９５０の入力端子に
は、低消費電流モード信号ＰＤが入力される。
【００７４】コンデンサ９６０は、一端がＮＯＴゲート
９４０の出力端子に接続され、且つ、他端がグランドラ
インに接続されている。また、コンデンサ９７０は、一
端がＮＯＴゲート９５０の出力端子に接続され、且つ、
他端がグランドラインに接続されている。
９４０の出力端子に接続され、且つ、他端がグランドラ
インに接続されている。また、コンデンサ９７０は、一
端がＮＯＴゲート９５０の出力端子に接続され、且つ、
他端がグランドラインに接続されている。
【００７５】ＮＯＴゲート９８０は、ＮＯＲゲート９１
０の出力信号を入力して反転し、図示しない内部回路に
供給する。
０の出力信号を入力して反転し、図示しない内部回路に
供給する。
【００７６】次に、マスタクロック入力回路９００の動
作を説明する。
作を説明する。
【００７７】通常モードでは、低消費電流モード信号Ｐ
Ｄは、ローレベルに設定される。このため、ＮＯＲゲー
ト９１０は、マスタクロックＭＣＬＫを反転して出力す
る。また、このとき、ｐＭＯＳトランジスタ９２１のゲ
ート電位はローレベルになり、且つ、ｎＭＯＳトランジ
スタ９２２のゲート電位はハイレベルになる。このた
め、これらのＭＯＳトランジスタ９２１，９２２はオン
する。したがって、ＮＯＲゲート９１０の出力は、トラ
ンスミッションゲート９２０を通過して、マスタクロッ
クＭＣＬＫに重畳される。重畳後のマスタクロックＭＣ
ＬＫは、ＮＯＲゲート９１０で反転増幅される。このよ
うにして、マスタクロックＭＣＬＫは、ＮＯＲゲート９
１０のゲインに応じた信号レベルに増幅される。増幅後
のマスタクロックＭＣＬＫは、ＮＯＴゲート９８０で反
転されて、内部回路に供給される。上述したように、こ
の実施の形態では、トランスミッションゲート９２０
を、オン抵抗が十分に大きいＭＯＳトランジスタ９２
１，９２２で構成する。このため、ＮＯＲゲート９１０
は、適切なゲインおよび入力インピーダンスを得ること
ができる。
Ｄは、ローレベルに設定される。このため、ＮＯＲゲー
ト９１０は、マスタクロックＭＣＬＫを反転して出力す
る。また、このとき、ｐＭＯＳトランジスタ９２１のゲ
ート電位はローレベルになり、且つ、ｎＭＯＳトランジ
スタ９２２のゲート電位はハイレベルになる。このた
め、これらのＭＯＳトランジスタ９２１，９２２はオン
する。したがって、ＮＯＲゲート９１０の出力は、トラ
ンスミッションゲート９２０を通過して、マスタクロッ
クＭＣＬＫに重畳される。重畳後のマスタクロックＭＣ
ＬＫは、ＮＯＲゲート９１０で反転増幅される。このよ
うにして、マスタクロックＭＣＬＫは、ＮＯＲゲート９
１０のゲインに応じた信号レベルに増幅される。増幅後
のマスタクロックＭＣＬＫは、ＮＯＴゲート９８０で反
転されて、内部回路に供給される。上述したように、こ
の実施の形態では、トランスミッションゲート９２０
を、オン抵抗が十分に大きいＭＯＳトランジスタ９２
１，９２２で構成する。このため、ＮＯＲゲート９１０
は、適切なゲインおよび入力インピーダンスを得ること
ができる。
【００７８】次に、低消費電流モード信号ＰＤが、ロー
レベルからハイレベルに変化した場合を説明する。この
場合、ｐＭＯＳトランジスタ９２１のゲート電位はロー
レベルからハイレベルに変化し、且つ、ｎＭＯＳトラン
ジスタ９２２のゲート電位はハイレベルからローレベル
に変化する。ここで、この実施の形態に係るマスタクロ
ック入力回路９００では、ＮＯＴゲート９３０，９４０
およびコンデンサ９６０が設けられているので、ｐＭＯ
Ｓトランジスタ９２１のゲート電位の立ち上がりは、緩
やかになる。すなわち、ＮＯＴゲート９３０，９４０の
オン抵抗およびコンデンサ９６０のキャパシタンスによ
り、ＭＯＳトランジスタ９２１のゲート電位が立ち上が
る際の電圧変化の周波数ｆが小さくなる。このため、寄
生容量（図１２参照）のインピーダンスが大きくなるの
で（式（１）参照）、発生ノイズ（図１３参照）は小さ
くなる。同様に、ＮＯＴゲート９５０のオン抵抗および
コンデンサ９７０のキャパシタンスにより、ＭＯＳトラ
ンジスタ９２２のゲート電位が立ち下がる際の電圧変化
の周波数ｆが小さくなる。このため、寄生容量（図１２
参照）のインピーダンスが大きくなるので（式（１）参
照）、発生ノイズ（図１３参照）は小さくなる。このよ
うにして、マスタクロック入力回路９００は、他のマス
タクロック入力回路（図示せず）に悪影響を及ぼさずに
低消費電流モードに切り換わる。なお、低消費電流モー
ド信号ＰＤがハイレベルからローレベルに変化した場合
も、同様である。
レベルからハイレベルに変化した場合を説明する。この
場合、ｐＭＯＳトランジスタ９２１のゲート電位はロー
レベルからハイレベルに変化し、且つ、ｎＭＯＳトラン
ジスタ９２２のゲート電位はハイレベルからローレベル
に変化する。ここで、この実施の形態に係るマスタクロ
ック入力回路９００では、ＮＯＴゲート９３０，９４０
およびコンデンサ９６０が設けられているので、ｐＭＯ
Ｓトランジスタ９２１のゲート電位の立ち上がりは、緩
やかになる。すなわち、ＮＯＴゲート９３０，９４０の
オン抵抗およびコンデンサ９６０のキャパシタンスによ
り、ＭＯＳトランジスタ９２１のゲート電位が立ち上が
る際の電圧変化の周波数ｆが小さくなる。このため、寄
生容量（図１２参照）のインピーダンスが大きくなるの
で（式（１）参照）、発生ノイズ（図１３参照）は小さ
くなる。同様に、ＮＯＴゲート９５０のオン抵抗および
コンデンサ９７０のキャパシタンスにより、ＭＯＳトラ
ンジスタ９２２のゲート電位が立ち下がる際の電圧変化
の周波数ｆが小さくなる。このため、寄生容量（図１２
参照）のインピーダンスが大きくなるので（式（１）参
照）、発生ノイズ（図１３参照）は小さくなる。このよ
うにして、マスタクロック入力回路９００は、他のマス
タクロック入力回路（図示せず）に悪影響を及ぼさずに
低消費電流モードに切り換わる。なお、低消費電流モー
ド信号ＰＤがハイレベルからローレベルに変化した場合
も、同様である。
【００７９】低消費電流モードでは、低消費電流モード
信号ＰＤがハイレベルなので、ＮＯＲゲート９１０の出
力は、ローレベルに固定される。したがって、ＮＯＴゲ
ート９８０の出力は、ハイレベルに固定される。また、
低消費電流モード信号ＰＤがローレベルのとき、ｐＭＯ
Ｓトランジスタ９２１およびｎＭＯＳトランジスタ９２
２は、オフする。このため、トランスミッションゲート
９２０の出力は、ハイインピーダンスになる。したがっ
て、ＮＯＲゲート９１０の出力は、マスタクロックＭＣ
ＬＫに重畳されない。
信号ＰＤがハイレベルなので、ＮＯＲゲート９１０の出
力は、ローレベルに固定される。したがって、ＮＯＴゲ
ート９８０の出力は、ハイレベルに固定される。また、
低消費電流モード信号ＰＤがローレベルのとき、ｐＭＯ
Ｓトランジスタ９２１およびｎＭＯＳトランジスタ９２
２は、オフする。このため、トランスミッションゲート
９２０の出力は、ハイインピーダンスになる。したがっ
て、ＮＯＲゲート９１０の出力は、マスタクロックＭＣ
ＬＫに重畳されない。
【００８０】マスタクロック入力回路９００を用いて第
１の実施の形態と同様のシミュレーション（図２〜図６
参照）を行ったところ、第１の実施の形態と同様の結果
が得られた。
１の実施の形態と同様のシミュレーション（図２〜図６
参照）を行ったところ、第１の実施の形態と同様の結果
が得られた。
【００８１】このように、この実施の形態によれば、マ
スタクロック入力回路９００の増幅特性を損なうことな
く、モード切り換え時のノイズ発生を抑えることが可能
になる。
スタクロック入力回路９００の増幅特性を損なうことな
く、モード切り換え時のノイズ発生を抑えることが可能
になる。
【００８２】第５の実施の形態
次に、第５の発明に係るマスタクロック入力回路の実施
の形態について、図１０を用いて説明する。
の形態について、図１０を用いて説明する。
【００８３】図１０は、この実施の形態に係るマスタク
ロック入力回路の回路図である。
ロック入力回路の回路図である。
【００８４】図１０に示したように、この実施の形態に
係るマスタクロック入力回路１０００は、ＮＯＲゲート
１０１０と、トランスミッションゲート１０２０と、Ｎ
ＯＴゲート１０３０，１０４０，１０５０，１０６０と
を備えている。なお、従来の例（図１１参照）と同様、
発振器モジュール（図示せず）には、複数のマスタクロ
ック入力回路が、カップリングコンデンサ（図示せず）
を介して接続される。
係るマスタクロック入力回路１０００は、ＮＯＲゲート
１０１０と、トランスミッションゲート１０２０と、Ｎ
ＯＴゲート１０３０，１０４０，１０５０，１０６０と
を備えている。なお、従来の例（図１１参照）と同様、
発振器モジュール（図示せず）には、複数のマスタクロ
ック入力回路が、カップリングコンデンサ（図示せず）
を介して接続される。
【００８５】図１０に示したように、ＮＯＲゲート１０
１０は、一方の入力端子から低消費電流モード信号ＰＤ
を入力し、他方の入力端子からマスタクロックＭＣＬＫ
を入力する。
１０は、一方の入力端子から低消費電流モード信号ＰＤ
を入力し、他方の入力端子からマスタクロックＭＣＬＫ
を入力する。
【００８６】トランスミッションゲート１０２０は、ｐ
ＭＯＳトランジスタ１０２１とｎＭＯＳトランジスタ１
０２２とを備えている。ｐＭＯＳトランジスタ１０２１
のゲートは、ＮＯＴゲート１０４０の出力端子に接続さ
れている。一方、ｎＭＯＳトランジスタ１０２２のゲー
トは、ＮＯＴゲート１０５０の出力端子に接続されてい
る。また、これらのＭＯＳトランジスタ１０２１，１０
２２は、ソースがＮＯＲゲート１０１０の出力端子に共
通接続され、ドレインがＮＯＲゲート１０１０のマスタ
クロック入力用端子に共通接続されているている。トラ
ンスミッションゲート１０２０のＭＯＳトランジスタ１
０２１，１０２２としては、オン抵抗が十分に大きいも
のを使用する。このため、ＭＯＳトランジスタ１０２
１，１０２２は、ゲート長を十分に大きくする。
ＭＯＳトランジスタ１０２１とｎＭＯＳトランジスタ１
０２２とを備えている。ｐＭＯＳトランジスタ１０２１
のゲートは、ＮＯＴゲート１０４０の出力端子に接続さ
れている。一方、ｎＭＯＳトランジスタ１０２２のゲー
トは、ＮＯＴゲート１０５０の出力端子に接続されてい
る。また、これらのＭＯＳトランジスタ１０２１，１０
２２は、ソースがＮＯＲゲート１０１０の出力端子に共
通接続され、ドレインがＮＯＲゲート１０１０のマスタ
クロック入力用端子に共通接続されているている。トラ
ンスミッションゲート１０２０のＭＯＳトランジスタ１
０２１，１０２２としては、オン抵抗が十分に大きいも
のを使用する。このため、ＭＯＳトランジスタ１０２
１，１０２２は、ゲート長を十分に大きくする。
【００８７】ＮＯＴゲート１０３０，１０４０は、直列
接続されている。すなわち、低消費電流モード信号ＰＤ
は、ＮＯＴゲート１０３０の入力端子から入力され、Ｎ
ＯＴゲート１０４０の出力端子から出力される。この実
施の形態では、ＮＯＴゲート１０３０，１０４０の遅延
時間、すなわちＮＯＴゲート１０３０の入力端子から入
力された低消費電流モード信号ＰＤがＮＯＴゲート１０
４０の出力端子から出力されるまでの所要時間を、ｔｄ
とする。一方、ＮＯＴゲート１０５０の入力端子には、
低消費電流モード信号ＰＤが入力される。この実施の形
態では、ＮＯＴゲート１０５０の遅延時間も、ｔｄとす
る。すなわち、この実施の形態では、直列接続されたＮ
ＯＴゲート１０３０，１０４０の遅延時間と、ＮＯＴゲ
ート１０５０の遅延時間とを、同一に設定する。これに
より、低消費電流モード信号ＰＤがｐＭＯＳトランジス
タ１０２１のゲートに到達するタイミングと、このモー
ド信号ＰＤの反転信号がｎＭＯＳトランジスタ１０２２
のゲートに到達するタイミングとを、実質的に一致させ
ている。
接続されている。すなわち、低消費電流モード信号ＰＤ
は、ＮＯＴゲート１０３０の入力端子から入力され、Ｎ
ＯＴゲート１０４０の出力端子から出力される。この実
施の形態では、ＮＯＴゲート１０３０，１０４０の遅延
時間、すなわちＮＯＴゲート１０３０の入力端子から入
力された低消費電流モード信号ＰＤがＮＯＴゲート１０
４０の出力端子から出力されるまでの所要時間を、ｔｄ
とする。一方、ＮＯＴゲート１０５０の入力端子には、
低消費電流モード信号ＰＤが入力される。この実施の形
態では、ＮＯＴゲート１０５０の遅延時間も、ｔｄとす
る。すなわち、この実施の形態では、直列接続されたＮ
ＯＴゲート１０３０，１０４０の遅延時間と、ＮＯＴゲ
ート１０５０の遅延時間とを、同一に設定する。これに
より、低消費電流モード信号ＰＤがｐＭＯＳトランジス
タ１０２１のゲートに到達するタイミングと、このモー
ド信号ＰＤの反転信号がｎＭＯＳトランジスタ１０２２
のゲートに到達するタイミングとを、実質的に一致させ
ている。
【００８８】ＮＯＴゲート１０６０は、ＮＯＲゲート１
０１０の出力信号を入力して反転し、図示しない内部回
路に供給する。
０１０の出力信号を入力して反転し、図示しない内部回
路に供給する。
【００８９】次に、マスタクロック入力回路１０００の
動作を説明する。
動作を説明する。
【００９０】通常モードでは、低消費電流モード信号Ｐ
Ｄは、ローレベルに設定される。このため、ＮＯＲゲー
ト１０１０は、マスタクロックＭＣＬＫを反転して出力
する。このとき、ｐＭＯＳトランジスタ１０２１のゲー
ト電位はローレベルになり、且つ、ｎＭＯＳトランジス
タ１０２２のゲート電位はハイレベルになる。このた
め、これらのＭＯＳトランジスタ１０２１，１０２２は
オンする。したがって、ＮＯＲゲート１０１０の出力
は、トランスミッションゲート１０２０を通過して、マ
スタクロックＭＣＬＫに重畳される。重畳後のマスタク
ロックＭＣＬＫは、ＮＯＲゲート１０１０で反転増幅さ
れる。このようにして、マスタクロックＭＣＬＫは、Ｎ
ＯＲゲート１０１０のゲインに応じた信号レベルに増幅
される。増幅後のマスタクロックＭＣＬＫは、ＮＯＴゲ
ート１０６０で反転されて、内部回路に供給される。上
述したように、この実施の形態では、トランスミッショ
ンゲート１０２０を、オン抵抗が十分に大きいＭＯＳト
ランジスタ１０２１，１０２２で構成する。このため、
ＮＯＲゲート１０１０は、適切なゲインおよび入力イン
ピーダンスを得ることができる。
Ｄは、ローレベルに設定される。このため、ＮＯＲゲー
ト１０１０は、マスタクロックＭＣＬＫを反転して出力
する。このとき、ｐＭＯＳトランジスタ１０２１のゲー
ト電位はローレベルになり、且つ、ｎＭＯＳトランジス
タ１０２２のゲート電位はハイレベルになる。このた
め、これらのＭＯＳトランジスタ１０２１，１０２２は
オンする。したがって、ＮＯＲゲート１０１０の出力
は、トランスミッションゲート１０２０を通過して、マ
スタクロックＭＣＬＫに重畳される。重畳後のマスタク
ロックＭＣＬＫは、ＮＯＲゲート１０１０で反転増幅さ
れる。このようにして、マスタクロックＭＣＬＫは、Ｎ
ＯＲゲート１０１０のゲインに応じた信号レベルに増幅
される。増幅後のマスタクロックＭＣＬＫは、ＮＯＴゲ
ート１０６０で反転されて、内部回路に供給される。上
述したように、この実施の形態では、トランスミッショ
ンゲート１０２０を、オン抵抗が十分に大きいＭＯＳト
ランジスタ１０２１，１０２２で構成する。このため、
ＮＯＲゲート１０１０は、適切なゲインおよび入力イン
ピーダンスを得ることができる。
【００９１】次に、低消費電流モード信号ＰＤが、ロー
レベルからハイレベルに変化した場合を説明する。この
場合、ｐＭＯＳトランジスタ１０２１のゲート電位はロ
ーレベルからハイレベルに変化し、且つ、ｎＭＯＳトラ
ンジスタ１０２２のゲート電位はハイレベルからローレ
ベルに変化する。上述したように、この実施の形態では
ＮＯＴゲート１０３０，１０４０の遅延時間とＮＯＴゲ
ート１０５０の遅延時間とが一致しているので、ＭＯＳ
トランジスタ１０２１，１０２２のゲート電位は同じタ
イミングで変化する。したがって、ＭＯＳトランジスタ
１０２１，１０２２は、実質的に同時にオフする。この
ため、ｐＭＯＳトランジスタ１０２１のゲート・ドレイ
ン間寄生容量（図１２の寄生容量１２０１に対応する寄
生容量）に起因するノイズと、ｎＭＯＳトランジスタ１
０２２のゲート・ドレイン間寄生容量（図１２の寄生容
量１２０２に対応する寄生容量）に起因するノイズと
は、同時に発生する。図１３に示したように、ｐＭＯＳ
トランジスタ側のノイズとｎＭＯＳトランジスタ側のノ
イズとは、極性が逆である。このため、これらのノイズ
が同時に発生した場合、互いに打ち消し合うことにな
る。したがって、マスタクロック入力回路１０００は、
他のマスタクロック入力回路（図示せず）に悪影響を及
ぼさずに低消費電流モードに切り換わる。なお、低消費
電流モード信号ＰＤがハイレベルからローレベルに変化
した場合も、同様である。
レベルからハイレベルに変化した場合を説明する。この
場合、ｐＭＯＳトランジスタ１０２１のゲート電位はロ
ーレベルからハイレベルに変化し、且つ、ｎＭＯＳトラ
ンジスタ１０２２のゲート電位はハイレベルからローレ
ベルに変化する。上述したように、この実施の形態では
ＮＯＴゲート１０３０，１０４０の遅延時間とＮＯＴゲ
ート１０５０の遅延時間とが一致しているので、ＭＯＳ
トランジスタ１０２１，１０２２のゲート電位は同じタ
イミングで変化する。したがって、ＭＯＳトランジスタ
１０２１，１０２２は、実質的に同時にオフする。この
ため、ｐＭＯＳトランジスタ１０２１のゲート・ドレイ
ン間寄生容量（図１２の寄生容量１２０１に対応する寄
生容量）に起因するノイズと、ｎＭＯＳトランジスタ１
０２２のゲート・ドレイン間寄生容量（図１２の寄生容
量１２０２に対応する寄生容量）に起因するノイズと
は、同時に発生する。図１３に示したように、ｐＭＯＳ
トランジスタ側のノイズとｎＭＯＳトランジスタ側のノ
イズとは、極性が逆である。このため、これらのノイズ
が同時に発生した場合、互いに打ち消し合うことにな
る。したがって、マスタクロック入力回路１０００は、
他のマスタクロック入力回路（図示せず）に悪影響を及
ぼさずに低消費電流モードに切り換わる。なお、低消費
電流モード信号ＰＤがハイレベルからローレベルに変化
した場合も、同様である。
【００９２】低消費電流モードでは、低消費電流モード
信号ＰＤがハイレベルなので、ＮＯＲゲート１０１０の
出力は、ローレベルに固定される。したがって、ＮＯＴ
ゲート１０６０の出力は、ハイレベルに固定される。ま
た、低消費電流モード信号ＰＤがローレベルのとき、ｐ
ＭＯＳトランジスタ１０２１およびｎＭＯＳトランジス
タ１０２２は、オフする。このため、トランスミッショ
ンゲート１０２０の出力は、ハイインピーダンスにな
る。したがって、ＮＯＲゲート１０１０の出力は、マス
タクロックＭＣＬＫに重畳されない。
信号ＰＤがハイレベルなので、ＮＯＲゲート１０１０の
出力は、ローレベルに固定される。したがって、ＮＯＴ
ゲート１０６０の出力は、ハイレベルに固定される。ま
た、低消費電流モード信号ＰＤがローレベルのとき、ｐ
ＭＯＳトランジスタ１０２１およびｎＭＯＳトランジス
タ１０２２は、オフする。このため、トランスミッショ
ンゲート１０２０の出力は、ハイインピーダンスにな
る。したがって、ＮＯＲゲート１０１０の出力は、マス
タクロックＭＣＬＫに重畳されない。
【００９３】マスタクロック入力回路１０００を用いて
第１の実施の形態と同様のシミュレーション（図２〜図
６参照）を行ったところ、第１の実施の形態と同様の結
果が得られた。
第１の実施の形態と同様のシミュレーション（図２〜図
６参照）を行ったところ、第１の実施の形態と同様の結
果が得られた。
【００９４】このように、この実施の形態によれば、マ
スタクロック入力回路１０００の増幅特性を損なうこと
なく、モード切り換え時のノイズ発生を抑えることが可
能になる。
スタクロック入力回路１０００の増幅特性を損なうこと
なく、モード切り換え時のノイズ発生を抑えることが可
能になる。
【００９５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、増幅用ゲート回路のゲインやインピーダンスが適
切に設定され且つモード切り換え時の発生ノイズが抑制
されたマスタクロック入力回路、すなわち増幅性に優れ
且つ他の回路に悪影響を及ぼさないマスタクロック入力
回路を提供することができる。
れば、増幅用ゲート回路のゲインやインピーダンスが適
切に設定され且つモード切り換え時の発生ノイズが抑制
されたマスタクロック入力回路、すなわち増幅性に優れ
且つ他の回路に悪影響を及ぼさないマスタクロック入力
回路を提供することができる。
【図１】第１の実施形態に係るマスタクロック入力回路
を示す回路図である。
を示す回路図である。
【図２】第１の実施の形態に係るシミュレーション用回
路を示す回路図である。
路を示す回路図である。
【図３】図２に示した回路のシミュレーション結果を示
す波形図である。
す波形図である。
【図４】図３に示した波形図の部分拡大図である。
【図５】図２と比較する回路のシミュレーション結果を
示す波形図である。
示す波形図である。
【図６】図５に示した波形図の部分拡大図である。
【図７】第２の実施形態に係るマスタクロック入力回路
を示す回路図である。
を示す回路図である。
【図８】第３の実施形態に係るマスタクロック入力回路
を示す回路図である。
を示す回路図である。
【図９】第４の実施形態に係るマスタクロック入力回路
を示す回路図である。
を示す回路図である。
【図１０】第５の実施形態に係るマスタクロック入力回
路を示す回路図である。
路を示す回路図である。
【図１１】従来のマスタクロック入力回路を示す回路図
である。
である。
【図１２】従来のマスタクロック入力回路の寄生容量を
説明するための回路図である。
説明するための回路図である。
【図１３】従来のマスタクロック入力回路の信号波形図
である。
である。
１００ マスタクロック入力回路
１１０ ＮＯＲゲート
１２０ トランスミッションゲート
１３０ インピーダンス調整ゲート
１４０，１５０ ＮＯＴゲート
Claims (6)
- 【請求項１】 モード信号がアクティブレベルのとき
に、マスタクロック入力端子の入力電位を増幅してマス
タクロック出力端子から出力するとともに、外部から入
力されたマスタクロックと前記マスタクロック出力端子
の出力電位との重畳電位を所定の入力インピーダンスで
前記マスタクロック入力端子から入力し、且つ、前記モ
ード信号がノンアクティブレベルのときに、前記マスタ
クロック出力端子からの出力電位を固定する増幅用ゲー
ト回路と、 該増幅用ゲート回路の前記マスタクロック出力端子に信
号入力端子が接続され、前記モード信号のアクティブレ
ベル／ノンアクティブレベルに応じて開／閉し、且つ、
開状態での抵抗を前記増幅用ゲート回路が前記所定の入
力インピーダンスを得られる抵抗値よりも低く設定し
た、トランスミッション用ゲート回路と、 該トランスミッション用ゲート回路の信号出力端子と前
記増幅用ゲート回路の前記マスタクロック入力端子との
間に常に開いている状態で設けられ、前記増幅用ゲート
回路が前記所定の入力インピーダンスを得られるような
抵抗値を有する、インピーダンス調整回路と、 を備えることを特徴とするマスタクロック入力回路。 - 【請求項２】 モード信号がアクティブレベルのとき
は、マスタクロック入力端子の入力電位を増幅して所定
の出力インピーダンスでマスタクロック出力端子から出
力するとともに、外部から入力されたマスタクロックと
前記マスタクロック出力端子の出力電位との重畳電位を
前記所定の出力インピーダンスよりも大きい所定の入力
インピーダンスで前記マスタクロック入力端子から入力
し、且つ、前記モード信号がノンアクティブレベルのと
きには、前記マスタクロック出力端子をハイインピーダ
ンスにする増幅用ゲート回路と、 該増幅用ゲート回路の前記マスタクロック出力端子と前
記マスタクロック入力端子との間に常に開いている状態
で設けられ、前記増幅用ゲート回路が前記所定の入力イ
ンピーダンスを得られるような抵抗値を有する、インピ
ーダンス調整回路と、 前記モード信号がアクティブレベルのときに前記増幅用
ゲート回路の出力クロックに対応する信号を出力し且つ
前記モード信号がノンアクティブレベルのときに出力電
位を固定する、出力用ゲート回路と、 を備えることを特徴とするマスタクロック入力回路。 - 【請求項３】 前記増幅用ゲート回路が、制御端子から
モード信号を入力し且つ入力端子からマスタクロックを
入力するクロックドインバータであることを特徴とする
請求項２に記載のマスタクロック入力回路。 - 【請求項４】 前記増幅用ゲート回路が、 一方の入力端子から前記モード信号を入力し、他方の入
力端子からマスタクロックを入力する論理ゲートと、 前記モード信号がアクティブレベルのときは前記論理ゲ
ートと電源ラインまたはグランドラインとを接続し、且
つ、前記モード信号がノンアクティブレベルのときは前
記論理ゲートと電源ラインまたはグランドラインとを切
断するスイッチと、 を備えることを特徴とする請求項２に記載のマスタクロ
ック入力回路。 - 【請求項５】 モード信号がアクティブレベルのとき
は、マスタクロック入力端子の入力電位を増幅してマス
タクロック出力端子から出力するとともに、外部から入
力されたマスタクロックと前記マスタクロック出力端子
の出力電位との重畳電位を所定の入力インピーダンスで
前記マスタクロック入力端子から入力し、且つ、前記モ
ード信号がノンアクティブレベルのときには、前記マス
タクロック出力端子からの出力電位を固定する増幅用ゲ
ート回路と、 該増幅用ゲート回路の前記マスタクロック出力端子と前
記マスタクロック入力端子との間に設けられ、前記モー
ド信号のアクティブレベル／ノンアクティブレベルに応
じて開／閉し、且つ、開状態での抵抗を前記増幅用ゲー
ト回路が前記所定の入力インピーダンスを得られる抵抗
値に設定した、トランスミッション用ゲート回路と、 前記トランスミッション用ゲート回路のアクティブ／ノ
ンアクティブが切り換わるときの切り換え周波数を小さ
くする周波数調整回路と、 を備えることを特徴とするマスタクロック入力回路。 - 【請求項６】 モード信号がアクティブレベルのとき
は、マスタクロック入力端子の入力電位を増幅してマス
タクロック出力端子から出力するとともに、外部から入
力されたマスタクロックと前記マスタクロック出力端子
の出力電位との重畳電位を所定の入力インピーダンスで
前記マスタクロック入力端子から入力し、且つ、前記モ
ード信号がノンアクティブレベルのときには、前記マス
タクロック出力端子からの出力電位を固定する増幅用ゲ
ート回路と、 一方の主電極が該トランスミッション用ゲート回路の信
号出力端子に接続され且つ他方の主電極が前記増幅用ゲ
ート回路の前記マスタクロック入力端子に接続され、前
記増幅用ゲート回路が前記所定の入力インピーダンスを
得られるようなオン抵抗を有する第１導電型第１トラン
ジスタおよび第２導電型第２トランジスタを備えるトラ
ンスミッション用ゲート回路と、 前記第１トランジスタの制御電極に供給される前記モー
ド信号と前記第２トランジスタの制御電極に供給される
前記モード信号の反転信号との、変化タイミングを揃え
るタイミング調整回路と、 を備えることを特徴とするマスタクロック入力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002151359A JP3492351B1 (ja) | 2002-05-24 | 2002-05-24 | マスタクロック入力回路 |
| US10/342,193 US6853240B2 (en) | 2002-05-24 | 2003-01-15 | Master clock input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002151359A JP3492351B1 (ja) | 2002-05-24 | 2002-05-24 | マスタクロック入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004029863A JP2004029863A (ja) | 2004-01-29 |
| JP3492351B1 true JP3492351B1 (ja) | 2004-02-03 |
Family
ID=29545356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002151359A Expired - Fee Related JP3492351B1 (ja) | 2002-05-24 | 2002-05-24 | マスタクロック入力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6853240B2 (ja) |
| JP (1) | JP3492351B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7109776B2 (en) * | 2004-09-23 | 2006-09-19 | Intel Corporation | Gating for dual edge-triggered clocking |
| US8001434B1 (en) | 2008-04-14 | 2011-08-16 | Netlist, Inc. | Memory board with self-testing capability |
| US8154901B1 (en) | 2008-04-14 | 2012-04-10 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
| WO2009147770A1 (ja) * | 2008-06-02 | 2009-12-10 | パナソニック株式会社 | クロック信号増幅回路 |
| US9684026B2 (en) | 2013-10-08 | 2017-06-20 | Rockwell Automation Technologies, Inc. | Apparatus and method for automatic ground fault location determination in high resistance grounded motor drive system |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480105A (en) | 1987-09-22 | 1989-03-27 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPH05335913A (ja) | 1992-06-01 | 1993-12-17 | Fujitsu Ltd | 出力バッファ回路 |
| JPH06120805A (ja) | 1992-10-05 | 1994-04-28 | Fujitsu Ltd | 半導体集積回路 |
| JPH0879042A (ja) | 1994-09-05 | 1996-03-22 | Fuji Electric Co Ltd | クロック制御回路 |
| US5905682A (en) * | 1997-08-22 | 1999-05-18 | Micron Technology, Inc. | Method and apparatus for biasing the substrate of an integrated circuit to an externally adjustable voltage |
| JPH11284437A (ja) * | 1998-03-27 | 1999-10-15 | Oki Electric Ind Co Ltd | 発振回路 |
| US6150862A (en) * | 1998-10-15 | 2000-11-21 | Intel Corporation | Stable delay buffer |
| JP3437802B2 (ja) | 1999-08-10 | 2003-08-18 | 株式会社 沖マイクロデザイン | クロック制御回路とこれを用いた誤り訂正回路 |
| US6600353B2 (en) * | 2001-11-01 | 2003-07-29 | Agilent Technologies, Inc. | Receiver apparatus and method of propagating a signal |
-
2002
- 2002-05-24 JP JP2002151359A patent/JP3492351B1/ja not_active Expired - Fee Related
-
2003
- 2003-01-15 US US10/342,193 patent/US6853240B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6853240B2 (en) | 2005-02-08 |
| US20030218491A1 (en) | 2003-11-27 |
| JP2004029863A (ja) | 2004-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9013212B2 (en) | Stress reduced cascoded CMOS output driver circuit | |
| JP3141816B2 (ja) | 発振回路 | |
| JP3038094B2 (ja) | 半導体集積回路装置の出力回路 | |
| US10659051B1 (en) | Bidirectional voltage translator with pulse width control | |
| JP2001144603A (ja) | レベルシフタ回路およびそれを含むデータ出力回路 | |
| US20080074151A1 (en) | Dual-edge-triggered, clock-gated logic circuit and method | |
| JPH10224191A (ja) | 遅延回路 | |
| JP3492351B1 (ja) | マスタクロック入力回路 | |
| CN113093852B (zh) | 一种漏电补偿电路 | |
| US6369622B1 (en) | Clock doubler circuit with RC-CR phase shifter network | |
| US5596296A (en) | Clock driver circuit | |
| US20030098722A1 (en) | Low charge-dump transistor switch | |
| US20090015292A1 (en) | Semiconductor device having transfer gate between pre-buffer and main buffer | |
| US20060145751A1 (en) | Analog mos circuits having reduced voltage stress | |
| JPH10294652A (ja) | 半導体集積回路 | |
| JPH07115351A (ja) | 遅延回路およびそれを用いた信号処理回路、ならびにこの信号処理回路を内蔵した半導体集積回路装置 | |
| JP3456849B2 (ja) | 信号伝送回路、信号受信回路及び送受信回路、信号伝送方法、信号受信方法及び信号送受信方法、並びに半導体集積回路及びその制御方法 | |
| US6181214B1 (en) | Voltage tolerant oscillator input cell | |
| JPS588169B2 (ja) | ハケイヘンカンソウチ | |
| JP2008283633A (ja) | キャパシタンス回路 | |
| JPH04237214A (ja) | クロックドインバータ | |
| JPH08223016A (ja) | ドライバ回路 | |
| JP3358379B2 (ja) | Ｃｍｏｓ圧電発振回路 | |
| JPH03206712A (ja) | 出力回路 | |
| JPH06196988A (ja) | リセット回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031104 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3492351 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101114 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101114 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131114 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |