JP2020161982A

JP2020161982A - 論理回路

Info

Publication number: JP2020161982A
Application number: JP2019059398A
Authority: JP
Inventors: 鉄男大森; Tetsuo Omori
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2019-03-26
Filing date: 2019-03-26
Publication date: 2020-10-01
Anticipated expiration: 2039-03-26
Also published as: US11070206B2; US20200313673A1; CN111756364A; JP7396774B2

Abstract

【課題】電源投入時において、意図しない論理レベルの信号が出力されることを抑制することができる論理回路を提供する。【解決手段】論理回路１は、入力端子１１に入力された信号の論理を反転させた信号を出力端子１２から出力するインバータ１０と、入力端子１１にオフ状態を維持するように接続された第１のトランジスタ２０Ｐと、出力端子１２にオフ状態を維持するように接続された第２のトランジスタ２０Ｎと、を含む。【選択図】図５

Description

本発明は、論理回路に関する。

ＣＭＯＳ（complementary metal-oxide semiconductor）インバータを含む論理回路に関する技術として、以下の技術が知られている。

例えば、特許文献１には、第１のＰチャンネルＦＥＴとＮチャンネルＦＥＴとを直列接続して電源とグランドとの間に接続し、第１のＰチャンネルＦＥＴのゲートとＮチャンネルＦＥＴのゲートとを入力端子に接続し、第１のＰチャンネルＦＥＴとＮチャンネルＦＥＴとの接続点を出力端子に接続したＣＭＯＳインバータ回路が記載されている。このＣＭＯＳインバータ回路は、スイッチ素子と該スイッチ素子に直列に接続された第２のＰチャンネルＦＥＴとを、第１のＰチャンネルＦＥＴに並列接続するとともに、第２のＰチャンネルＦＥＴのゲートを入力端子に接続し、電源の電圧を監視して該電圧が所定の値より大きくなったときにスイッチ素子をオンさせるスイッチ制御手段を有する。

特開平０９−２１４３１３号公報

Ｎチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）及びＰチャネル型のＭＯＳＦＥＴを含んで構成されるＣＭＯＳインバータは、電源投入後、電源電圧が規定のレベルに立ち上がるまでの過渡期間においては、ＣＭＯＳインバータの入力が確定しておらず、出力が不定となる、または出力論理が反転するといった現象が起こる場合がある。これによりＣＭＯＳインバータから意図しない論理レベルの信号が出力され、システムが誤動作するという問題があった。

本発明は、上記の点に鑑みてなされたものであり、電源投入時において、意図しない論理レベルの信号が出力されることを抑制することができる論理回路を提供することを目的とする。

本発明に係る論理回路は、入力端子に入力された信号の論理を反転させた信号を出力端子から出力するインバータと、前記入力端子にオフ状態を維持するように接続された第１のトランジスタと、前記出力端子にオフ状態を維持するように接続された第２のトランジスタと、を含む。

本発明によれば、電源投入時において、意図しない論理レベルの信号が出力されることを抑制できる論理回路が提供される。

比較例に係る論理回路の構成の一例を示す図である。比較例に係る回路ブロックの構成を示す図である。比較例に係る回路ブロックの電源投入時における各ノードの電圧波形の一例を示す図である。比較例に係る回路ブロックの電源投入時における各ノードの電圧波形の一例を示す図である。比較例に係る回路ブロックの電源投入時における各ノードの電圧波形の一例を示す図である。比較例に係る論理回路の構成の一例を示す図である。比較例に係る論理回路の構成の一例を示す図である。比較例に係る論理回路の構成の一例を示す図である。本発明の実施形態に係る論理回路の構成の一例を示す図である。本発明の実施形態に係る回路ブロックの構成を示す図である。本発明の実施形態に係る回路ブロックの電源投入時における各ノードの電圧波形の一例を示す図である。本発明の他の実施形態に係る回路ブロックの構成を示す図である。本発明の他の実施形態に係る回路ブロックの構成を示す図である。本発明の実施形態に係る回路ブロックの電源投入時における各ノードの電圧波形の一例を示す図である。本発明の他の実施形態に係る回路ブロックの構成を示す図である本発明の実施形態に係る回路ブロックの電源投入時における各ノードの電圧波形の一例を示す図である。本発明の他の実施形態に係る回路ブロックの構成を示す図である本発明の実施形態に係る回路ブロックの電源投入時における各ノードの電圧波形の一例を示す図である。

はじめに、本発明の実施形態に係る論理回路ついて説明する前に、比較例に係る論理回路について説明する。

図１は、比較例に係る論理回路１Ｘ１の構成の一例を示す図である。比較例に係る論理回路１Ｘ１は、一般的なＣＭＯＳインバータを構成するものであり、電源ラインに接続されたＰチャネル型のＭＯＳＦＥＴ１０Ｐと、グランドラインに接続されたＮチャネル型のＭＯＳＦＥＴ１０Ｎと、を含んで構成されている。ＭＯＳＦＥＴ１０Ｐのゲート及びＭＯＳＦＥＴ１０Ｎのゲートは、それぞれ入力端子１１に接続され、ＭＯＳＦＥＴ１０Ｐのドレイン及びＭＯＳＦＥＴ１０Ｎのドレインは、それぞれ出力端子１２に接続されている。

図２は、比較例に係る論理回路１Ｘ１を含んで構成される回路ブロック１００Ｘの構成を示す図である。回路ブロック１００Ｘは、論理回路１Ｘ１と、論理回路１Ｘ１の前段に設けられた論理回路１Ｘ０と、論理回路１Ｘ１の後段に設けられた論理回路１Ｘ２とを含んで構成されている。すなわち、回路ブロック１００Ｘは、論理回路１Ｘ０、１Ｘ１、１Ｘ２をカスコード接続して構成されている。論理回路１Ｘ０及び１Ｘ２は、図１に示す論理回路１Ｘ１の構成と同じ構成を有する。

電源投入時において、電源電圧ＶＤＤが規定のレベルにまで立ち上がり、システムの入力が確定するまでは、回路ブロック１００Ｘの入力ノードＩＸの電位は不定（ハイインピーダンス状態）である。ここで、Ｐチャネル型のＭＯＳＦＥＴ（以下ＰＭＯＳと表記する）のゲート閾値電圧ＶｔｈをＶｔｐとし、リーク電流をＩｐｋとする。Ｎチャネル型のＭＯＳＦＥＴ（以下ＮＭＯＳと表記する）のゲート閾値電圧ＶｔｈをＶｔｎとし、リーク電流をＩｎｋとする。

図３Ａは、第１の条件（｜Ｖｔｐ｜≒｜Ｖｔｎ｜且つＩｐｋ≒Ｉｎｋ）を満たす場合における、比較例に係る回路ブロック１００Ｘの電源投入時における各ノードの電圧波形の一例を示す図である。第１の条件を満たす場合、論理回路１Ｘ０の出力ノードａ１、論理回路１Ｘ１の出力ノードａ２及び論理回路１Ｘ２の出力ノードＯＸの電位は、それぞれ不定となる。電源電圧ＶＤＤがＭＯＳＦＥＴのゲート閾値電圧Ｖｔｈよりも小さい領域（Ｖｔｈ≦ＶＤＤ）においてもノードａ１、ａ２、ＯＸの電位は、それぞれ不定となっている。なお、Ｖｔｈ≦ＶＤＤの領域では、ＭＯＳＦＥＴのリーク電流の影響が支配的である。図３Ａに示す状態は、ＩｐｋとＩｎｋが均衡した場合の状態である。

図３Ｂは、第２の条件（｜Ｖｔｐ｜＜｜Ｖｔｎ｜且つＩｐｋ＞Ｉｎｋ）を満たす場合における、比較例に係る回路ブロック１００Ｘの電源投入時における各ノードの電圧波形の一例を示す図である。第２の条件を満たす場合、ＰＭＯＳに依存した動作となる。この場合、Ｖｔｈ≦ＶＤＤの領域では、ＰＭＯＳの特性が見えており、ＮＭＯＳは殆ど動作していない。論理回路１Ｘ２の出力ノードＯＸの電位は、ＰＭＯＳのリーク電流によりハイレベルに立ち上がる。その後、電源電圧ＶＤＤのレベルが高くなると、ＮＭＯＳの特性が見え始め（つまりＮＭＯＳが動作を開始し）、出力ノードＯＸの電位はローレベルに反転する。すなわち、第２の条件を満たす場合、電源投入後の過渡期間において、論理回路１Ｘ０及び１Ｘ１の状態によって出力ノードＯＸの電位はハイレベルからローベルに反転する。

図３Ｃは、第３の条件（｜Ｖｔｐ｜＞｜Ｖｔｎ｜且つＩｐｋ＜Ｉｎｋ）を満たす場合における、比較例に係る回路ブロック１００Ｘの電源投入時における各ノードの電圧波形の一例を示す図である。第３の条件を満たす場合、ＮＭＯＳに依存した動作となる。この場合、Ｖｔｈ≦ＶＤＤの領域では、ＮＭＯＳの特性が見えており、ＰＭＯＳは殆ど動作していない。論理回路１Ｘ２の出力ノードＯＸの電位は、ＮＭＯＳのリーク電流によりローレベルに立ち下がる。その後、電源電圧ＶＤＤのレベルが高くなると、ＰＭＯＳの特性が見え始め（つまりＰＭＯＳが動作を開始し）、ノードＯＸの電位はハイレベルに反転する。すなわち、第３の条件を満たす場合、電源投入後の過渡期間において、論理回路１Ｘ０及び１Ｘ１の状態によって出力ノードＯＸの電位はローレベルからハイレベルに反転する。

このように、比較例に係る論理回路１Ｘ１を含む回路ブロック１００Ｘによれば、ＭＯＳＦＥＴの特性ばらつきによって、電源投入後の過渡期間において、出力ノードＯＸの電位が不定または反転する。これにより意図しない論理レベルの信号が出力され、システムが誤動作するおそれがある。ＰＭＯＳとＮＭＯＳのサイズ比を調整すればある程度の改善効果は見込めるが、ＭＯＳＦＥＴの特性バラツキによっては、上記の不具合は完全には解消されない場合がある。

図４Ａ、図４Ｂ、図４Ｃは、出力ノードの不安定さを抑制することができる、比較例に係る論理回路の構成の一例を示す図である。図４Ａに示す論理回路１Ｘ１は、入力端子１１とグランドラインとの間に設けられた抵抗素子１３を有する。図４Ｂに示す論理回路１Ｘ１は、電源ラインと入力端子１１との間に設けられた抵抗素子１４を有する。図４Ｃに示す論理回路１Ｘ１は、入力端子１１とグランドラインとの間に設けられたＤＭＯＳ（Double-Diffused MOSFET）１５を有する。図４Ａ〜図４Ｃに示す論理回路１Ｘ１によれば、電源投入時における出力ノードの電位の不安定さを抑制することができる一方、抵抗素子１３、１４及びＤＭＯＳ１５には常に電流が流れるため、消費電力が増大するという問題がある。

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

［第１の実施形態］
図５は、本発明の第１の実施形態に係る論理回路１Ａ１の構成の一例を示す図である。論理回路１Ａ１は、単一の半導体チップに形成され得る。論理回路１Ａ１は、入力端子１１に入力された信号の論理を反転させた信号を出力端子１２から出力するインバータ１０を含んで構成されている。インバータ１０は、Ｐチャネル型のＭＯＳＦＥＴ１０Ｐと、Ｎチャネル型のＭＯＳＦＥＴ１０Ｎと、を有する。ＭＯＳＦＥＴ１０Ｐは、ソースが電源ラインに接続され、ゲートが入力端子１１に接続され、ドレインが出力端子１２に接続されている。ＭＯＳＦＥＴ１０Ｎは、ソースがグランドラインに接続され、ゲートが入力端子１１に接続され、ドレインが出力端子１２に接続されている。

論理回路１Ａ１は、更に、入力端子１１にオフ状態を維持するように接続されたＰチャネル型のＭＯＳＦＥＴ２０Ｐと、出力端子１２にオフ状態を維持するように接続されたＮチャネル型のＭＯＳＦＥＴ２０Ｎと、を有する。

ＭＯＳＦＥＴ２０Ｐは、ソース及びゲートが電源ラインに接続され、ドレインが入力端子１１に接続されている。ＭＯＳＦＥＴ２０Ｐは、ソース及びゲートが電源ラインに接続されることで、オフ状態を維持する。ＭＯＳＦＥＴ２０Ｎは、ソース及びゲートがグランドラインに接続され、ドレインが出力端子１２に接続されている。ＭＯＳＦＥＴ２０Ｎは、ソース及びゲートがグランドラインに接続されることで、オフ状態を維持する。

図６は、本実施形態に係る論理回路１Ａ１を含んで構成される回路ブロック１００Ａの構成を示す図である。回路ブロック１００Ａは、単一の半導体チップに形成され得る。回路ブロック１００Ａは、論理回路１Ａ１と、論理回路１Ａ１の前段に設けられた論理回路１Ａ０と、論理回路１Ａ１の後段に設けられた論理回路１Ａ２と、を含んで構成されている。すなわち、回路ブロック１００Ａは、論理回路１Ａ０、１Ａ１、１Ａ２をカスコード接続して構成されている。論理回路１Ａ０及び１Ａ２は、図１に示す比較例に係る論理回路１Ｘ１の構成と同じ構成を有する。

図７は、回路ブロック１００Ａの電源投入時における各ノードの電圧波形の一例を示す図である。電源電圧ＶＤＤがＭＯＳＦＥＴのゲート閾値電圧Ｖｔｈよりも小さい領域（Ｖｔｈ≦ＶＤＤ）、すなわち回路が正常に動作しない領域においては、ＭＯＳＦＥＴのリーク電流の影響が支配的である。この領域では、論理回路１Ａ１の入力端子１１に接続されたＭＯＳＦＥＴ２０Ｐのリーク電流により、入力端子１１の電位がハイレベルに固定される。また、論理回路１Ａ１の出力端子１２に接続されたＭＯＳＦＥＴ２０Ｎのリーク電流により、出力端子１２の電位がローレベルに固定される。これにより、後段の論理回路１Ａ２の出力ノードＯＸの電位は、ハイレベルに固定される。

本実施形態に係る論理回路１Ａ１を含む回路ブロック１００Ａによれば、上記の第１の条件（｜Ｖｔｐ｜≒｜Ｖｔｎ｜且つＩｐｋ≒Ｉｎｋ）を満たす場合でも、出力ノードＯＸの電位が不定となることはなく、上記の第２の条件（｜Ｖｔｐ｜＜｜Ｖｔｎ｜且つＩｐｋ＞Ｉｎｋ）または第３の条件（｜Ｖｔｐ｜＞｜Ｖｔｎ｜且つＩｐｋ＜Ｉｎｋ）を満たす場合であっても、出力ノードＯＸの電位が反転することはない。すなわち、電源投入時において、意図しない論理レベルの信号が出力されることを抑制することができる。従って、電源投入時におけるシステムの誤動作が発生するリスクを抑制することができる。また、ＭＯＳＦＥＴ２０Ｐ及びＭＯＳＦＥＴ２０Ｎは、常時オフ状態を維持するので、消費電力の増大を抑制することができる。また、ＭＯＳＦＥＴ２０Ｐ、２０Ｎが、回路動作に影響を与えることはない。

［第２の実施形態］
図８は、本発明の第２の実施形態に係る論理回路１Ａ１の構成の一例を示す図である。論理回路１Ａ１は、入力端子１１に入力された信号の論理を反転させた信号を出力端子１２から出力するインバータ１０を含んで構成されている。インバータ１０は、Ｐチャネル型のＭＯＳＦＥＴ１０Ｐと、Ｎチャネル型のＭＯＳＦＥＴ１０Ｎと、を有する。ＭＯＳＦＥＴ１０Ｐは、ソースが電源ラインに接続され、ゲートが入力端子１１に接続され、ドレインが出力端子１２に接続されている。ＭＯＳＦＥＴ１０Ｎは、ソースがグランドラインに接続され、ゲートが入力端子１１に接続され、ドレインが出力端子１２に接続されている。

論理回路１Ａ１は、更に、入力端子１１にオフ状態を維持するように接続されたＰチャネル型のＭＯＳＦＥＴ２０Ｐと、出力端子１２にオフ状態を維持するように接続されたＰチャネル型のＭＯＳＦＥＴ２１Ｐと、を有する。

ＭＯＳＦＥＴ２０Ｐは、ソース及びゲートが電源ラインに接続され、ドレインが入力端子１１に接続されている。ＭＯＳＦＥＴ２０Ｐは、ソース及びゲートが電源ラインに接続されることで、オフ状態を維持する。ＭＯＳＦＥＴ２１Ｐは、ソースが出力端子１２に接続され、ゲートが電源ラインに接続され、ドレインがグランドラインに接続されている。ＭＯＳＦＥＴ２１Ｐは、ゲートが電源ラインに接続されることでオフ状態を維持する。

本実施形態に係る論理回路１Ａ１を含む回路ブロック１００Ａ（図６参照）によれば、第１の実施形態に係る回路ブロック１００Ａと同様、Ｖｔｈ≦ＶＤＤの領域において、論理回路１Ａ１の入力端子１１に接続されたＭＯＳＦＥＴ２０Ｐのリーク電流により、入力端子１１の電位がハイレベルに固定される。また、論理回路１Ａ１の出力端子１２に接続されたＭＯＳＦＥＴ２１Ｐのリーク電流により、出力端子１２の電位がローレベルに固定される。これにより、後段の論理回路１Ａ２の出力ノードＯＸの電位は、ハイレベルに固定される。

本実施形態に係る論理回路１Ａ１を含む回路ブロック１００Ａによれば、上記の第１の条件（｜Ｖｔｐ｜≒｜Ｖｔｎ｜且つＩｐｋ≒Ｉｎｋ）を満たす場合でも、出力ノードＯＸの電位が不定となることはなく、上記の第２の条件（｜Ｖｔｐ｜＜｜Ｖｔｎ｜且つＩｐｋ＞Ｉｎｋ）または第３の条件（｜Ｖｔｐ｜＞｜Ｖｔｎ｜且つＩｐｋ＜Ｉｎｋ）を満たす場合であっても、出力ノードＯＸの電位が反転することはない。すなわち、電源投入時において、意図しない論理レベルの信号が出力されることを抑制することができる。従って、電源投入時におけるシステムの誤動作が発生するリスクを抑制することができる。また、ＭＯＳＦＥＴ２０Ｐ及びＭＯＳＦＥＴ２１Ｐは、常時オフ状態を維持するので、消費電力の増大を抑制することができる。また、ＭＯＳＦＥＴ２０Ｐ、２１Ｐが、回路動作に影響を与えることはない。

［第３の実施形態］
図９は、本発明の第３の実施形態に係る論理回路１Ａ１の構成の一例を示す図である。論理回路１Ａ１は、入力端子１１に入力された信号の論理を反転させた信号を出力端子１２から出力するインバータ１０を含んで構成されている。インバータ１０は、Ｐチャネル型のＭＯＳＦＥＴ１０Ｐと、Ｎチャネル型のＭＯＳＦＥＴ１０Ｎと、を有する。ＭＯＳＦＥＴ１０Ｐは、ソースが電源ラインに接続され、ゲートが入力端子１１に接続され、ドレインが出力端子１２に接続されている。ＭＯＳＦＥＴ１０Ｎは、ソースがグランドラインに接続され、ゲートが入力端子１１に接続され、ドレインが出力端子１２に接続されている。

論理回路１Ａ１は、更に、入力端子１１にオフ状態を維持するように接続されたＰチャネル型のＭＯＳＦＥＴ２０Ｐと、入力端子１１に接続され、電源投入時においてインバータ１０のラッチ動作を実現するＰチャネル型のＭＯＳＦＥＴ２２Ｐと、出力端子１２にオフ状態を維持するように接続されたＮチャネル型のＭＯＳＦＥＴ２０Ｎと、を有する。

ＭＯＳＦＥＴ２０Ｐは、ソース及びゲートが電源ラインに接続され、ドレインが入力端子１１に接続されている。ＭＯＳＦＥＴ２０Ｐは、ソース及びゲートが電源ラインに接続されることで、オフ状態を維持する。ＭＯＳＦＥＴ２２Ｐは、ソースが電源ラインに接続され、ゲートが出力端子１２に接続され、ドレインが入力端子１１に接続されている。ＭＯＳＦＥＴ２０Ｎは、ソース及びゲートがグランドラインに接続され、ドレインが出力端子１２に接続されている。ＭＯＳＦＥＴ２０Ｎは、ソース及びゲートがグランドラインに接続されることで、オフ状態を維持する。

図１０は、本実施形態に係る論理回路１Ａ１を含む回路ブロック１００Ａ（図６参照）の電源投入時における各ノードの電圧波形の一例を示す図である。電源電圧ＶＤＤがＭＯＳＦＥＴのゲート閾値電圧Ｖｔｈよりも小さい領域（Ｖｔｈ≦ＶＤＤ）、すなわち回路が正常に動作しない領域においては、ＭＯＳＦＥＴのリーク電流の影響が支配的である。この領域では、論理回路１Ａ１の入力端子１１に接続されたＭＯＳＦＥＴ２０Ｐのリーク電流により、入力端子１１の電位がハイレベルに固定される。また、論理回路１Ａ１の出力端子１２に接続されたＭＯＳＦＥＴ２０Ｎのリーク電流により、出力端子１２の電位がローレベルに固定される。また、論理回路１Ａ１の入力端子１１に接続されたＭＯＳＦＥＴ２２Ｐは、出力端子１２の電位がローレベルに固定されることで、オン状態を維持する。これにより、入力端子１１の電位がハイレベルとされ、出力端子１２の電位がローレベルとされる状態を保持するラッチ動作が実現される。これにより、後段の論理回路１Ａ２の出力ノードＯＸの電位は、ハイレベルに固定される。

本実施形態に係る論理回路１Ａ１を含む回路ブロック１００Ａによれば、上記の第１の条件（｜Ｖｔｐ｜≒｜Ｖｔｎ｜且つＩｐｋ≒Ｉｎｋ）を満たす場合でも、出力ノードＯＸの電位が不定となることはなく、上記の第２の条件（｜Ｖｔｐ｜＜｜Ｖｔｎ｜且つＩｐｋ＞Ｉｎｋ）または第３の条件（｜Ｖｔｐ｜＞｜Ｖｔｎ｜且つＩｐｋ＜Ｉｎｋ）を満たす場合であっても、出力ノードＯＸの電位が反転することはない。すなわち、電源投入時において、意図しない論理レベルの信号が出力されることを抑制することができる。従って、電源投入時におけるシステムの誤動作が発生するリスクを抑制することができる。また、ＭＯＳＦＥＴ２０Ｐ及びＭＯＳＦＥＴ２０Ｎは、常時オフ状態を維持する。ＭＯＳＦＥＴ２２Ｐは、過渡的にはオン状態となるが、定常的な電流が流れることはない。従って、消費電力の増大を抑制することができる。また、ＭＯＳＦＥＴ２０Ｐ、２２Ｐ、２０Ｎが、回路動作に影響を与えることはない。また、ＭＯＳＦＥＴ２２Ｐによりラッチ動作が実現されるので、電源投入時における動作の安定性をより高めることが可能である。

なお、第２の実施形態に係る論理回路１Ａ１（図８参照）の入力端子１１に、本実施形態に係るＭＯＳＦＥＴ２２Ｐを接続することも可能である。

［第４の実施形態］
図１１は、本発明の第４の実施形態に係る論理回路１Ａ１の構成の一例を示す図である。論理回路１Ａ１は、入力端子１１に入力された信号の論理を反転させた信号を出力端子１２から出力するインバータ１０を含んで構成されている。インバータ１０は、Ｐチャネル型のＭＯＳＦＥＴ１０Ｐと、Ｎチャネル型のＭＯＳＦＥＴ１０Ｎと、を有する。ＭＯＳＦＥＴ１０Ｐは、ソースが電源ラインに接続され、ゲートが入力端子１１に接続され、ドレインが出力端子１２に接続されている。ＭＯＳＦＥＴ１０Ｎは、ソースがグランドラインに接続され、ゲートが入力端子１１に接続され、ドレインが出力端子１２に接続されている。

論理回路１Ａ１は、更に、入力端子１１にオフ状態を維持するように接続されたＮチャネル型のＭＯＳＦＥＴ２３Ｎと、出力端子１２にオフ状態を維持するように接続されたＰチャネル型のＭＯＳＦＥＴ２３Ｐと、を有する。

ＭＯＳＦＥＴ２３Ｎは、ソース及びゲートがグランドラインに接続され、ドレインが入力端子１１に接続されている。ＭＯＳＦＥＴ２３Ｎは、ソース及びゲートがグランドラインに接続されることで、オフ状態を維持する。ＭＯＳＦＥＴ２３Ｐは、ソース及びゲートが電源ラインに接続され、ドレインが出力端子１２に接続されている。ＭＯＳＦＥＴ２３Ｐは、ソース及びゲートが電源ラインに接続されることで、オフ状態を維持する。

図１２は、本実施形態に係る論理回路１Ａ１を含む回路ブロック１００Ａ（図６参照）の電源投入時における各ノードの電圧波形の一例を示す図である。電源電圧ＶＤＤがＭＯＳＦＥＴのゲート閾値電圧Ｖｔｈよりも小さい領域（Ｖｔｈ≦ＶＤＤ）、すなわち回路が正常に動作しない領域においては、ＭＯＳＦＥＴのリーク電流の影響が支配的である。この領域では、論理回路１Ａ１の入力端子１１に接続されたＭＯＳＦＥＴ２３Ｎのリーク電流により、入力端子１１の電位がローレベルに固定される。また、論理回路１Ａ１の出力端子１２に接続されたＭＯＳＦＥＴ２３Ｐのリーク電流により、出力端子１２の電位がハイレベルに固定される。これにより、後段の論理回路１Ａ２の出力ノードＯＸの電位は、ローレベルに固定される。

本実施形態に係る論理回路１Ａ１を含む回路ブロック１００Ａによれば、上記の条件１（｜Ｖｔｐ｜≒｜Ｖｔｎ｜且つＩｐｋ≒Ｉｎｋ）を満たす場合でも、出力ノードＯＸの電位が不定となることはなく、上記の第２の条件（｜Ｖｔｐ｜＜｜Ｖｔｎ｜且つＩｐｋ＞Ｉｎｋ）または第３の条件（｜Ｖｔｐ｜＞｜Ｖｔｎ｜且つＩｐｋ＜Ｉｎｋ）を満たす場合であっても、出力ノードＯＸの電位が反転することはない。すなわち、電源投入時において、意図しない論理レベルの信号が出力されることを抑制することができる。従って、電源投入時におけるシステムの誤動作が発生するリスクを抑制することができる。また、ＭＯＳＦＥＴ２３Ｐ及びＭＯＳＦＥＴ２３Ｎは、常時オフ状態を維持するので、消費電力の増大を抑制することができる。また、ＭＯＳＦＥＴ２３Ｐ、２３Ｎが、回路動作に影響を与えることはない。

［第５の実施形態］
図１３は、本発明の第５の実施形態に係る論理回路１Ａ１の構成の一例を示す図である。論理回路１Ａ１は、入力端子１１に入力された信号の論理を反転させた信号を出力端子１２から出力するインバータ１０を含んで構成されている。インバータ１０は、Ｐチャネル型のＭＯＳＦＥＴ１０Ｐと、Ｎチャネル型のＭＯＳＦＥＴ１０Ｎと、を有する。ＭＯＳＦＥＴ１０Ｐは、ソースが電源ラインに接続され、ゲートが入力端子１１に接続され、ドレインが出力端子１２に接続されている。ＭＯＳＦＥＴ１０Ｎは、ソースがグランドラインに接続され、ゲートが入力端子１１に接続され、ドレインが出力端子１２に接続されている。

論理回路１Ａ１は、更に、入力端子１１にオフ状態を維持するように接続されたＮチャネル型のＭＯＳＦＥＴ２３Ｎと、入力端子１１に接続され、電源投入時においてインバータ１０のラッチ動作を実現するＮチャネル型のＭＯＳＦＥＴ２４Ｎと、出力端子１２にオフ状態を維持するように接続されたＰチャネル型のＭＯＳＦＥＴ２３Ｐと、を有する。

図１４は、回路ブロック１００Ａの電源投入時における各ノードの電圧波形の一例を示す図である。電源電圧ＶＤＤがＭＯＳＦＥＴのゲート閾値電圧Ｖｔｈよりも小さい領域（Ｖｔｈ≦ＶＤＤ）、すなわち回路が正常に動作しない領域においては、ＭＯＳＦＥＴのリーク電流の影響が支配的である。この領域では、論理回路１Ａ１の入力端子１１に接続されたＭＯＳＦＥＴ２３Ｎのリーク電流により、入力端子１１の電位がローレベルに固定される。また、論理回路１Ａ１の出力端子１２に接続されたＭＯＳＦＥＴ２３Ｐのリーク電流により、出力端子１２の電位がハイレベルに固定される。また、論理回路１Ａの入力端子１１に接続されたＭＯＳＦＥＴ２４Ｎは、出力端子１２の電位がハイレベルに固定されることで、オン状態を維持する。これにより、入力端子１１の電位がローレベルとされ、出力端子１２の電位がハイレベルとされる状態を保持するラッチ動作が実現される。これにより、後段の論理回路１Ａ２の出力ノードＯＸの電位は、ローレベルに固定される。

本実施形態に係る論理回路１Ａ１を含む回路ブロック１００Ａによれば、上記の第１の条件（｜Ｖｔｐ｜≒｜Ｖｔｎ｜且つＩｐｋ≒Ｉｎｋ）を満たす場合でも、出力ノードＯＸの電位が不定となることはなく、上記の第２の条件（｜Ｖｔｐ｜＜｜Ｖｔｎ｜且つＩｐｋ＞Ｉｎｋ）または第３の条件（｜Ｖｔｐ｜＞｜Ｖｔｎ｜且つＩｐｋ＜Ｉｎｋ）を満たす場合であっても、出力ノードＯＸの電位が反転することはない。すなわち、電源投入時において、意図しない論理レベルの信号が出力されることを抑制することができる。従って、電源投入時におけるシステムの誤動作が発生するリスクを抑制することができる。また、ＭＯＳＦＥＴ２３Ｐ及びＭＯＳＦＥＴ２３Ｎは、常時オフ状態を維持する。ＭＯＳＦＥＴ２４Ｎは、過渡的にはオン状態となるが、定常的な電流が流れることはない。従って、消費電力の増大を抑制することができる。また、ＭＯＳＦＥＴ２３Ｎ、２４Ｎ、２３Ｐが、回路動作に影響を与えることはない。また、ＭＯＳＦＥＴ２４Ｎによりラッチ動作が実現されるので、電源投入時における動作の安定性をより高めることが可能である。

１Ａ０、１Ａ１、１Ａ２論理回路
１０インバータ
１０Ｐ、１０ＮＭＯＳＦＥＴ
１１入力端子
１２出力端子
２０Ｐ、２０Ｎ、２１Ｐ、２２Ｐ、２３Ｎ、２３Ｐ、２４ＮＭＯＳＦＥＴ
１００Ａ回路ブロック

Claims

入力端子に入力された信号の論理を反転させた信号を出力端子から出力するインバータと、
前記入力端子にオフ状態を維持するように接続された第１のトランジスタと、
前記出力端子にオフ状態を維持するように接続された第２のトランジスタと、
を含む論理回路。
前記第１のトランジスタは、ソース及びゲートが電源ラインに接続され、ドレインが前記入力端子に接続されたＰチャネル型のＭＯＳＦＥＴであり、
前記第２のトランジスタは、ソース及びゲートがグランドラインに接続され、ドレインが前記出力端子に接続されたＮチャネル型のＭＯＳＦＥＴである
請求項１に記載の論理回路。
前記第１のトランジスタは、ソース及びゲートが電源ラインに接続され、ドレインが前記入力端子に接続されたＰチャネル型のＭＯＳＦＥＴであり、
前記第２のトランジスタは、ソースが前記出力端子に接続され、ゲートが電源ラインに接続され、ドレインがグランドラインに接続されたＰチャネル型のＭＯＳＦＥＴである
請求項１に記載の論理回路。
前記入力端子に接続された第３のトランジスタを更に含み、
前記第３のトランジスタは、ソース及が電源ラインに接続され、ゲートが前記出力端子に接続され、ドレインが前記入力端子に接続されたＰチャネル型のＭＯＳＦＥＴである
請求項２または請求項３に記載の論理回路。
前記第１のトランジスタは、ソース及びゲートがグランドラインに接続され、ドレインが前記入力端子に接続されたＮチャネル型のＭＯＳＦＥＴであり、
前記第２のトランジスタは、ソース及びゲートが電源ラインに接続され、ドレインが前記出力端子に接続されたＰチャネル型のＭＯＳＦＥＴである
請求項１に記載の論理回路。
前記入力端子に接続された第３のトランジスタを更に含み、
前記第３のトランジスタは、ソースがグランドラインに接続され、ゲートが前記出力端子に接続され、ドレインが前記入力端子に接続されたＮチャネル型のＭＯＳＦＥＴである
請求項５に記載の論理回路。
前記インバータは、
ソースが電源ラインに接続され、ゲートが前記入力端子に接続され、ドレインが前記出力端子に接続されたＰチャネル型のＭＯＳＦＥＴと、
ソースがグランドラインに接続され、ゲートが前記入力端子に接続され、ドレインが前記出力端子に接続されたＮチャネル型のＭＯＳＦＥＴと、
を含む請求項１から請求項６のいずれか１項に記載の論理回路。