JP2012182663A - 発振回路及び発振回路を搭載した電子機器 - Google Patents

Abstract

【課題】本発明の目的は、水晶発振回路の駆動電流が１００ｎＡ以下と非常に小さくなり、水晶発振回路の出力が０．１Ｖｐｐ以下と小さくなっても、水晶発振回路の出力に接続する次段の種々の回路が正常に動作する出力信号を出発振回路、及びそれを搭載した電子機器を提供する。
【解決手段】水晶発振回路の出力を増幅する増幅回路を水晶発振回路の出力側に接続し、水晶発振回路の出力電圧と水晶発振回路のＣＭＯＳインバータの入力電圧との差を増幅させる。たとえば、差動アンプを水晶発振回路の出力側に接続し、水晶発振回路の出力電圧とＣＭＯＳインバータの入力電圧とを差動アンプの入力とする。あるいは、３つのオペアンプから構成されるインスツルメンテーションアンプを水晶発振回路の出力側に接続し、水晶発振回路の出力電圧信号と水晶発振回路のＣＭＯＳインバータの入力電圧信号との差を増幅させる。
【選択図】図１

Description

本発明は、低消費電力の水晶発振回路を実現するための回路に関するもので、特に増幅回路を含む発振回路及び発振回路を搭載した電子機器に関する。

時計や携帯電話等の携帯機器において、当該機器の無充電による長時間動作や搭載される電池の充電頻度低減化の要求から、当該機器に用いられる水晶振動子等の圧電素子を組み込んだ発振回路の駆動電力の低減や発振回路の待機時（発振回路が発振した状態でかつ無負荷状態の時）における超低消費電力化がますます要求されている。

図３は、水晶振動子を用いた典型的な発振回路であり、反転増幅器となるＣＭＯＳインバータＩＶ０１、ＣＭＯＳインバータＩＶ０１の入力端子ＸＣＩＮと出力端子ＸＣＯＵＴとの間に接続された水晶振動子Ｘ２、ＣＭＯＳインバータＩＶ０１の入力端子ＸＣＩＮと接地電位の電源端子Ｖｓｓとの間に接続された負荷容量Ｃｇを構成する容量素子、およびＣＭＯＳインバータＩＶ０１の出力端子ＸＣＯＵＴと接地電位Ｖの電源端子Ｖｓｓとの間に接続された負荷容量Ｃｄを構成する容量素子を有している。

また、ＣＭＯＳインバータＩＶ０１は、電源電圧Ｖｄｄが共有される第１の電源端子と、接地電位が供給される第２の電源端子との間に直列接続されたＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１とからなるＣＭＯＳインバータおよび帰還抵抗Ｒｆから構成されている。
ＣＭＯＳインバータＩＶ０１のＰＭＯＳトランジスタＰＭ１１のソースと第１の電源端子との間、およびＣＭＯＳインバータＩＶ０２のＮＭＯＳトランジスタＮＭ１１と第２の電源端子との間には、水晶振動子Ｘ２を励振する駆動電流を制限する駆動電流調整用抵抗素子ｒ１およびｒ２が接続されている。

携帯機器等に搭載する発振回路は近年低消費電力化が要求されているが、そのためには発振回路における水晶振動子の駆動電流を低下させる必要があり、そのためには発振回路におけるＣＭＯＳインバータの相互コンダクタンスＧｍを小さくすることが考えられる。しかし、Ｇｍを小さくすると発振回路の発振余裕度を低下させる場合がある。

発振回路の発振余裕度Ｍは次式（１）で与えられる。
Ｍ＝｜−Ｇｍ｜／｛（ω²Ｃｇ・Ｃｄ）＊（１／Ｒ１（ｍａｘ））｝＝ＲＬ／Ｒ１（ｍａｘ）・・・（１）
ωは発振周波数の角周波数、ＲＬは負性抵抗、Ｒ１（ｍａｘ）は水晶振動子の実効抵抗Ｒ１の最大値であり、発振余裕度Ｍは５以上の値が要求される。

水晶振動子の実効抵抗Ｒ１は水晶振動子の小型化の要請から決定される値であるから、余り小さくすることはできない。従って、Ｇｍを小さくしても発振回路の発振余裕度Ｍを維持するには、ＣＭＯＳインバータに外付けされる負荷容量を構成するコンデンサの負荷容量値Ｃｇおよび／またはＣｄを下げれば良いことが分かる。従ってそれを実現するためには、発振回路の水晶振動子は、組み込まれるマイコン等のＩＣに対して要求される低消費電力化の仕様に見合った負荷容量ＣＬを有することが要求される。すなわち、既に出願人は従来から使用されている水晶振動子の負荷容量ＣＬである１２．５ｐＦに対して、負荷容量ＣＬの低減すなわち低ＣＬ化（３ｐＦ〜５ｐＦ）を提案してきた。（特許文献１）

しかしながら、負荷容量ＣＬを小さくすると、負荷容量ＣＬの容量許容差と発振周波数の周波数偏差Δｆの問題が顕著になる。たとえば、負荷容量ＣＬが通常の容量許容差の範囲であるΔＣ（±５％）変化した場合の発振周波数の安定性Δｆ（ｐｐｍ）は、負荷容量ＣＬが１２．５ｐＦのときΔＣが１．２５ｐＦで発振周波数の安定性Δｆは７．３ｐｐｍとなり、負荷容量ＣＬが６ｐＦのときΔＣが０．６ｐＦで発振周波数の安定性Δｆは１３．２ｐｐｍとなり、負荷容量ＣＬが３ｐＦのときΔＣが０．３ｐＦで発振周波数の安定性Δｆは２０．５ｐｐｍとなる。
すなわち、負荷容量ＣＬ（３ｐＦ）では、従来の１２．５ｐＦの場合よりも２．８倍も周波数偏差が大きくなるので、負荷容量ＣＬの低容量化（低ＣＬ化）を実現するためには、負荷容量ＣＬの容量許容差に対する発振周波数の安定性を向上させる必要がある。

図３における入出力端子間ＸＣＩＮおよびＸＯＵＴ間の水晶振動子側の等価回路を図４に示す。水晶振動子Ｘ２には直列に負荷容量ＣＬが接続されていて、水晶振動子は圧電効果により生ずる機械的共振を等価的に表したインダクタンスＬ１、容量Ｃ１、抵抗Ｒ１の直列共振回路に電極間容量Ｃ０が並列接続した回路として表される。また入出力端子間ＸＣＩＮおよびＸＣＯＵＴ間にはＣＭＯＳ半導体基板や信号配線等により種々の浮遊容量が存在しているが、これらの（合成）浮遊容量をＣｓとすると、図５に示すように、負荷容量ＣＬは浮遊容量Ｃｓと直列接続された外部（外付け）容量ＣｇおよびＣｄとの並列接続となっている。
従って、
ＣＬ＝Ｃｓ＋Ｃｇ＊Ｃｄ／（Ｃｇ＋Ｃｄ）・・・（２）
となる。
（２）の関係を満足するようなＣＬ値（２ｐＦ〜６ｐＦ）になるように、発振周波数にマッチングするような外付け容量素子ＣｇおよびＣｄを選択すれば、発振周波数の安定性を向上できる。すなわち、負荷容量ＣＬは浮遊容量Ｃｓと外部容量素子（コンデンサ）Ｃｅｘｔ｛＝Ｃｇ＊Ｃｄ／（Ｃｇ＋Ｃｄ）｝の和であるため、負荷容量ＣＬと浮遊容量Ｃｓとの差にするように、外部容量素子Ｃｅｘｔの値を選定すれば、（２）式が満足され、水晶振動子の負荷容量ＣＬと、水晶振動子から見た発振回路側の負荷容量がマッチング（整合）することを意味している。

図６は水晶発振回路における駆動電流と負荷容量ＣＬとの関係を示す図である。負荷容量が小さくなると駆動電流は顕著に小さくなることが分かる。たとえば、従来用いられている負荷容量１２．５ｐＦの駆動電流は約１．５μＡであるが、負荷容量２．２ｐＦの駆動電流は０．０７３μＡとなり、駆動電流が約５％に低減している。このように、負荷容量ＣＬを低減することは水晶発振回路の低消費電力化、しいてはその水晶発振回路を用いている電子機器の低電力化に大きく寄与できる。

特開２００８−２０５６５８号公報

水晶発振回路の駆動電流が０．１μＡ（１００ｎＡ）以下になると、出力電圧（Ｖｏｕｔ）は電源電圧（Ｖｐｐ）の１０％以下（Ｖｏｕｔ＜０．１Ｖｐｐ）となり、電源電圧も約１Ｖ〜３Ｖ程度であるから、出力電圧（Ｖｏｕｔ）は０．１Ｖ〜０．３Ｖ以下となる。図７は、水晶発振回路の出力に接続する回路としてコンパレータを接続する例を示す。図７に示す水晶発振回路側の回路は基本的に図３と同様の図であり、１１は水晶振動子、１２はＣＭＯＳインバータ、１３は定電流源である。水晶発振回路の出力Ｖｏｕｔ１はアナログ信号（正弦波に近い）であるが、コンパレータ１４を通してデジタル信号（矩形波信号）出力Ｖｏｕｔ２に変換する。水晶発振回路の出力Ｖｏｕｔ１が０．１Ｖ〜０．３Ｖ以上のときにはコンパレータ１４も正常に動作し、水晶発振回路の出力周波数（ｆ０）に応じた周波数（ｆ０）でコンパレータ出力を出す。しかし、約０．１Ｖ以下になるとコンパレータにおける２つの入力電圧の差が小さくなり、正常なコンパレータ出力Ｖｏｕｔ２のクロック信号が生成されない場合がある。すなわち、水晶発振回路の出力が低振幅になるので、水晶発振回路の出力信号に対して、これに接続する回路において正確な情報伝達ができなくなる。特に負荷容量をさらに低ＣＬ化して水晶発振回路の駆動電流が５０ｎＡ程度になると、水晶発振回路の出力Ｖｏｕｔ１がさらに低振幅波形になり約０．０５ Ｖｐｐ程度になるので、コンパレータ１４からの出力クロック信号Ｖｏｕｔ２が全く出なくなる。
そこで本発明は、水晶発振回路の駆動電流が１００ｎＡ以下と非常に小さくなり、水晶発振回路の出力が約０．１Ｖｐｐ以下と小さくなっても、水晶発振回路の出力に接続する次段の種々の回路が正常に動作する出力信号を出す回路を提供することである。即ち、増幅回路を含む発振回路及び発振回路を搭載した電子機器に関する。

上記目的を達成するために本発明にあっては、差動アンプを水晶発振回路の出力側に接続し、水晶発振回路の出力電圧とＣＭＯＳインバータの入力電圧とを差動アンプの入力とする。あるいは、３つのオペアンプから構成されるインスツルメンテーションアンプを水晶発振回路の出力側に接続し、水晶発振回路の出力電圧信号と水晶発振回路のＣＭＯＳインバータの入力電圧信号との差を増幅させる。

差動増幅回路およびインスツルメンテーションアンプ等の増幅回路を水晶発振回路の出力側に接続した場合には、水晶発振回路の出力電圧Ｖ２と水晶発振回路のＣＭＯＳインバータの入力電圧Ｖ１との差を増幅させることができる。すなわち、増幅回路の出力Ｖ０＝α（Ｖ１−Ｖ２）（α≧１）となる。Ｖ２≒−Ｖ１であるから、Ｖ０≒２αＶ１なり、出力電圧を水晶発振回路の出力電圧Ｖ２の２倍以上にできる。従って、水晶発振回路の駆動電流が１００ｎＡ以下と非常に小さくなり、水晶発振回路の出力電圧が約０．１Ｖｐｐ以下と小さくなっても、増幅回路からの出力は大きいので、増幅回路の次段にコンパレータ等を接続して正常な矩形波信号を生成することができる。しかもこれらの増幅回路を構成する抵抗比率を調整することにより、増幅率を高めることもできるので、水晶発振回路の出力電圧がさらに低下しても、コンパレータ等を用いて水晶発振回路の出力に応じた正常な矩形波を作成することができる。

図１は、本発明の差動増幅回路を含む発振回路を示す図である。 図２は、本発明のインスツルメンテーション回路を含む発振回路を示す図である。 図３は、水晶振動子を用いた発振回路を示す図である。 図４は、図３における入出力端子間ＸＣＩＮおよびＸＯＵＴ間の水晶振動子側の等価回路を示す図である。 図５は、負荷容量ＣＬを構成する容量を示す図である。 図６は、水晶発振回路における駆動電流と負荷容量ＣＬとの関係を示す図である。 図７は、水晶発振回路の出力に接続する回路としてコンパレータを接続する例を示す図である。

本発明の目的は、水晶発振回路の駆動電流が１００ｎＡ以下と非常に小さくなり、水晶発振回路の出力が０．１Ｖｐｐ以下と小さくなっても、正常に動作する出力信号を出す回路を提供することである。具体的には、水晶発振回路の出力を増幅する増幅回路を水晶発振回路の出力側に接続し、水晶発振回路の出力電圧と水晶発振回路のＣＭＯＳインバータの入力電圧との差を増幅させる。すなわち、水晶発振回路の出力電圧をＶ１、水晶発振回路のＣＭＯＳインバータの入力電圧をＶ２としたとき、水晶発振回路の出力側に接続した増幅回路によって、Ｖ２とＶ１との差を検出して増幅回路の出力Ｖ３はＶ３＝α（Ｖ１−Ｖ２）となる。（α≧１）となる。このような増幅回路として、たとえば、差動増幅（アンプ）回路やインスツルメンテーションアンプ回路がある。

図１は、本発明の一実施形態を示す図である。本発明の水晶発振回路には増幅回路５が付設し、この増幅回路５は、４つの抵抗（Ｒ１、Ｒ２、Ｒ３、Ｒ４）を有するオペアンプ、すなわち差動増幅器である。すなわち、図１は、差動増幅回路を接続した水晶発振回路を示す。水晶発振回路側は図３および図７に示したものと同様の回路である。差動増幅回路５の出力側にはコンパレータ１４を接続しているが、他の素子（たとえば、インバータ）でも良い。図１に示す差動増幅回路を接続した水晶発振回路において、水晶発振回路のインバータの入力（電圧Ｖ１）は抵抗Ｒ１を介してオペアンプ１５の−端子に入力され、水晶発振回路の出力（電圧Ｖ２、水晶発振回路のインバータの出力でもある）は、抵抗Ｒ３を介してオペアンプ１５の＋端子に入力される。オペアンプ（差動アンプ）１５の出力の一部は抵抗Ｒ２を介してオペアンプ１５の−端子に帰還される。また、オペアンプ１５の＋端子は抵抗Ｒ４を介してグランドへアースされている。

コンパレータ１４の入力端子の電圧をＶｉｎ−（−入力端子）、Ｖｉｎ＋（＋入力端子）とすると、
Ｖｉｎ−＝（Ｒ２Ｖ１＋Ｒ１Ｖ０）／（Ｒ１＋Ｒ２）、
Ｖｉｎ＋＝Ｒ４Ｖ２／（Ｒ３＋Ｒ４）
仮想短絡Ｖｉｎ−＝Ｖｉｎ＋より、
Ｒ１Ｖ０／（Ｒ１＋Ｒ２）＝Ｒ４Ｖ２／（Ｒ３＋Ｒ４）−Ｒ２Ｖ１／（Ｒ１＋Ｒ２） ・・・（３）
ここで、Ｒ１＝Ｒ３、Ｒ２＝Ｒ４とすると、オペアンプ（差動アンプ）１５の出力Ｖ０は、
Ｖ０＝（Ｒ２／Ｒ１）＊（Ｖ１−Ｖ２） ・・・（４）
となり、Ｖ１とＶ２との差をとって増幅する回路になる。
Ｒ２＝Ｒ１なら、Ｖ０＝Ｖ１−Ｖ２となり、差動増幅器を用いることにより、水晶発振回路の出力と水晶発振回路のインバータの入力との差（｜Ｖ１−Ｖ２｜）を出力できる。Ｖ２＝―Ｖ１と考えて良いので、通常の水晶発振回路における出力Ｖ２の２倍の出力を出すことが可能となる。また、Ｒ２≠Ｒ１ならオペアンプ１５へ接続する抵抗比（Ｒ２／Ｒ１）を適切に設定する（Ｒ２／Ｒ１＞１）ことにより、さらに増幅（Ｒ２／Ｒ１倍）も可能となる。すなわち、通常の水晶発振回路における出力Ｖ２の２＊（Ｒ２／Ｒ１）倍の出力を出すことが可能となる。

この増幅回路の出力は水晶発振回路の周波数と同期したアナログ信号なので、従来のコンパレータ等へ接続すれば、コンパレータの比較電圧の許容差（動作電圧）より大きくできるので、所望の矩形波を作成できる。また、差動アンプは２つの入力電圧差を検出するので、一方の電圧が差動アンプの最低検出電圧より小さくても、２つの入力電圧差が最低検出電圧より大きければ良い。

図２は、本発明の別の実施形態を示す図である。図１に示す増幅回路５の部分だけ記載している。この増幅回路５は、オペアンプが３個（２１、２２、２３）、抵抗が７個（Ｒ０、Ｒ１、Ｒ２，Ｒ３、Ｒ４、Ｒ５、Ｒ６）から構成されるもので、いわゆるインスツルメンテーションアンプと呼ばれる増幅回路である。オペアンプ２１についてみると、Ａ―Ｂ端子間の差動増幅となっている。ＡおよびＢ端子はオペアンプ２２および２３の出力端子に直結しているので、入力端子（Ｖ１、Ｖ２）の影響を基本的に受けない。出力電圧Ｖ０は、Ｒ３＝Ｒ５およびＲ４＝Ｒ６とすれば、
Ｖ０＝（Ｒ４／Ｒ３）＊（ＶＢ−ＶＡ） ・・・（５）
となる。

オペアンプ２２の−入力端子の電圧をＶｉｎ−１およびオペアンプ２３の−入力端子の電圧をＶｉｎ−２（＋入力端子）とすると、仮想短絡より、Ｖｉｎ−１＝Ｖ１、Ｖｉｎ−２＝Ｖ２
点Ａから抵抗Ｒ１、Ｒ０、Ｒ２を通る点Ｂまでの経路についてみると、
（ＶＡ−Ｖ１）／Ｒ１＝（Ｖ１−Ｖ２）／Ｒ０＝（Ｖ２−ＶＢ）／Ｒ２
よって（ＶＡ−Ｖ１）＝（Ｒ１／Ｒ０）＊（Ｖ１−Ｖ２） ・・・（６）
（Ｖ２−ＶＢ）＝（Ｒ２／Ｒ０）＊（Ｖ１−Ｖ２） ・・・（７）
（６）および（７）を加えて、
ＶＡ−ＶＢ−（Ｖ１−Ｖ２）＝（Ｒ１＋Ｒ２／Ｒ０）＊（Ｖ１−Ｖ２）
これから、ＶＡ−ＶＢ＝｛１＋（Ｒ１＋Ｒ２）／Ｒ０｝＊（Ｖ１−Ｖ２） ・・・（８）
（５）および（８）から
Ｖ０＝（Ｒ４／Ｒ３）＊｛１＋（Ｒ１＋Ｒ２）／Ｒ０｝＊（Ｖ２−Ｖ１） ・・・（９）
Ｒ１＝Ｒ２とするとこの増幅回路は完全対称性を有する。
式（９）から分かるように、このインスツルメンテーションアンプを用いることにより、発振回路の出力電圧と前記インバータの入力電圧差を（Ｒ４／Ｒ３）｛１＋（Ｒ１＋Ｒ２）／Ｒ０｝倍［（Ｒ４／Ｒ３）｛１＋（Ｒ１＋Ｒ２）／Ｒ０｝≧１］することができる。全抵抗を等しくすれば、Ｖ０＝３＊（Ｖ２−Ｖ１）となり、増幅度が３倍となる。Ｖ１≒−Ｖ２であるから、Ｖ０＝６＊Ｖ２となるから、水晶発振回路の出力Ｖ２の６倍の出力となる。
この回路の利点は、両入力とも、オペアンプ直結の高入力抵抗であるから、微弱な出力に向いており、低ＣＬ発振回路の超低消費電力タイプに有用である。また、１個の抵抗Ｒ０だけを可変すれば増幅率を大きな範囲で可変することが可能である。

尚、オペアンプの限界動作電圧をＶｄとしたとき、本発明の増幅回路の差動アンプにおける検出限界は０．５Ｖｄとなるので、水晶発振回路の出力Ｖｓが０．５Ｖｄ以下となった場合には本発明の増幅回路も正常に動作しなくなることに注意が必要である。上記において主に水晶振動子を用いた発振回路について説明してきたが、水晶振動子の代わりに他の圧電振動子（たとえばセラミック振動子）などを用いる場合にも本発明の増幅回路を含む発振回路を適用できる。上述した本発明の増幅回路を含む発振回路は、水晶振動子や他の圧電振動子を使用した発振器や電子機器に用いられる発振回路のすべてに搭載して適用できる。たとえば、時計、携帯電話、携帯端末、ノートパソコン等の電池駆動の電子機器である。さらには省エネや省電力化を要求されている車載用電子機器、テレビ・冷蔵庫・エアコン等の家電製品など広範な電子機器にも適用できる。

５・・・増幅回路、１１・・・水晶振動子、１２・・・ＣＭＯＳインバータ、
１３・・・低電流源、１４・・・コンパレータ、１５・・・オペアンプ、２１・・・オペアンプ、２２・・・オペアンプ、２３・・・オペアンプ、

Claims (5)

1. ＣＭＯＳインバータを含む発振回路において、
   前記発振回路の出力電圧と前記ＣＭＯＳインバータの入力電圧との差を増幅する増幅回路を前記発振回路の出力側に有することを特徴とする発振回路。
2. 前記増幅回路は差動増幅回路であり、
   前記発振回路の出力および前記発振回路における前記ＣＭＯＳインバータの入力を前記差動増幅回路の入力としていると共に、
   前記ＣＯＭＳインバータの入力は抵抗Ｒ１を介して差動アンプの（−）入力端子へ接続されており、前記発振回路の出力は抵抗Ｒ３を介して前記差動アンプの（＋）入力端子へ接続されており、前記差動アンプの出力の一部は抵抗Ｒ２を介して前記（−）入力端子へ帰還し、および前記差動アンプの前記（＋）入力端子は抵抗Ｒ４を介してアース接続されていることを特徴とする請求項１に記載の発振回路。
3. Ｒ２／Ｒ１≧１であることを特徴とする請求項２に記載の発振回路。
4. 前記増幅回路は３個のオペアンプからなるインスツルメンテーションアンプであり、
   前記発振回路の出力、及び前記発振回路における前記ＣＭＯＳインバータの入力を前記インスツルメンテーションアンプの入力とすることを特徴とする請求項１に記載の発振回路。
5. 請求項１〜４のいずれかの項に記載の発振回路を搭載した電子機器。

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