WO2007069455A1 - 電圧制御発振器 - Google Patents

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WO2007069455A1
WO2007069455A1 PCT/JP2006/323821 JP2006323821W WO2007069455A1 WO 2007069455 A1 WO2007069455 A1 WO 2007069455A1 JP 2006323821 W JP2006323821 W JP 2006323821W WO 2007069455 A1 WO2007069455 A1 WO 2007069455A1
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voltage
input
arithmetic circuit
variable capacitance
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PCT/JP2006/323821
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Inventor
Tomoaki Yamamoto
Original Assignee
Asahi Kasei Emd Corporation
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Priority to EP06833625A priority patent/EP1858156A4/en
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
    • H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
    • H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
    • H03B5/366—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device and comprising means for varying the frequency by a variable voltage or current
    • H—ELECTRICITY
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    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B2200/00—Indexing scheme relating to details of oscillators covered by H03B
    • H03B2200/006—Functional aspects of oscillators
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/08—Modifications of modulator to linearise modulation, e.g. by feedback, and clearly applicable to more than one type of modulator

Definitions

  • the present invention relates to a voltage controlled oscillator using a variable capacitance element whose capacitance value changes according to a control voltage as a load capacitance of a piezoelectric element, and in particular, has a wide frequency variable range and oscillates with respect to a variable capacitance control voltage.
  • This relates to a voltage-controlled oscillator with greatly improved frequency linearity.
  • the present invention also relates to a method for generating a control voltage to be applied to such a voltage controlled oscillator.
  • the direct current to which the capacitance value is applied as the load capacitance of the piezoelectric element is used.
  • a voltage controlled oscillator using a variable capacitance element that changes according to the control voltage is used.
  • Such a voltage controlled oscillator is required to have a wide frequency range and a linearity with respect to the control voltage of the oscillation frequency, and in particular, to improve the linearity of the oscillation frequency with respect to the control voltage. For this purpose, it is necessary to make the change of the load capacity with respect to the control voltage linear.
  • the voltage controlled oscillator described in Patent Document 1 includes a CMOS inverter 1 and a crystal resonator 2 that is connected in parallel between an input terminal and an output terminal of the CMOS inverter 1 to form a feedback loop.
  • a resistor 3 forming a feedback loop, fixed capacitors 4 and 5 connected to the input side and output side of the CMOS inverter 1, and a fixed capacitor 4 input to the CMOS inverter 1 in series, and given control voltage Variable whose capacitance value changes according to Vc
  • the capacitor 6 and the bias resistor 7 are included.
  • the voltage-controlled oscillator having such a configuration changes the capacitance value of the variable capacitance element 6 connected to the input side of the CMOS inverter 1 by the control voltage Vc.
  • the oscillation frequency generated by using the crystal unit 2 is changed. Change by things.
  • the voltage controlled oscillator described in Patent Document 2 includes an amplifier circuit 11 and a piezoelectric element 12 that is connected in parallel between the input terminal and the output terminal of the amplifier circuit 11 to form a feedback loop.
  • the resistor 13 that forms the feedback loop, the variable capacitance elements (variable caps) 14 and 15 that are connected to the input side and the output side of the amplifier circuit 11 and whose capacitance value changes according to the applied control voltage Vc, and the control voltage And a frequency adjustment voltage generation circuit 16 for generating Vc.
  • the voltage-controlled oscillator having such a configuration changes the oscillation frequency generated by using the piezoelectric element 12 by changing the capacitance values of the variable capacitance elements 14 and 15 connected to both ends of the piezoelectric element 12. .
  • the load capacitance variable capacitance elements 14 and 15 whose capacitance values change according to the control voltage Vc are used, and the frequency adjustment voltage generation circuit 16 generates the control voltage Vc.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-282724
  • Patent Document 2 JP-A-10-51238
  • a voltage-controlled oscillator using a variable capacitance element is either an input side or an output side terminal of an amplifier circuit.
  • the load capacitance CL that determines the oscillation frequency is a series capacitance of the input-side capacitance Cin and the output-side capacitance Cout, and is expressed by the following equation (1).
  • variable capacitance element As shown in Fig. 17, in the case where a variable capacitance element is connected to either the input side or output side of the amplifier circuit, the load capacitance described above is applied to either the input side terminal or the output side terminal of the amplifier circuit. This is the combined capacity of the capacity of the connected variable capacitor and the fixed capacity connected to the other terminal.
  • FIG. 18 in the case of a system in which variable capacitance elements are connected to both terminals of an amplifier circuit
  • the load capacity is a combined capacity of the capacity of the variable capacity element connected to the input side terminal and the capacity of the variable capacity element connected to the output side terminal.
  • the method shown in Fig. 18 using variable capacitance elements at both input and output terminals of the amplifier circuit has a wider variable range of oscillation frequency than the method shown in Fig. 17 using variable capacitance elements only on one side. Can be taken.
  • the oscillation frequency is determined by the load capacity, in order to make the change in the oscillation frequency with respect to the control voltage linear, it is necessary to make the load capacity change with respect to the control voltage linear.
  • Fig. 19 shows an example of the change in capacitance with respect to the control voltage of the input side and output side capacitances when a variable capacitance element is connected to either the input side or output side terminal of the amplifier circuit as shown in Fig. 17. Show.
  • the variable capacitance element has a force that varies depending on the control voltage.
  • the fixed capacitance is constant regardless of the control voltage.
  • Figure 20 shows the change of the load capacity, which is the combined capacity, obtained from Equation (1) with respect to the control voltage. As can be seen from FIG. 20, the load capacity changes greatly in the vicinity of the start of the capacity change, but near the end, the change in the load capacity becomes small, and the change in the load capacity with respect to the control voltage is linear. Absent.
  • the input voltage range in which the variable capacitance element connected to the terminal having a large oscillation waveform amplitude changes is the capacitance change interval of the variable capacitance element connected to the terminal having a small oscillation waveform amplitude. Bigger than.
  • the minimum and maximum values of the oscillation waveform differ depending on the operating center voltage and amplitude of the oscillation waveform. For this reason, the capacity change starts.
  • the control voltage and the control voltage at which the capacitance change ends differ from each other.
  • the oscillation waveform on the output side generally has a higher operating center voltage than the waveform on the input side, and control of the input and output variable capacitors when the amplitude is large.
  • the capacitance change with respect to the voltage starts from the control voltage, and the capacitance change of the output side variable capacitance element is higher than the capacitance change of the input side variable capacitance element.
  • the range of control voltage to be performed is also increased.
  • the capacitance change of the load capacitance with respect to the control voltage is as shown in FIG. 22, and the linearity with respect to the control voltage is deteriorated.
  • the conventional voltage controlled oscillator using the variable capacitance element has an unsolved problem of having a wide frequency variable range and making the change of the oscillation frequency linear with respect to the control voltage.
  • an object of the present invention is to provide a voltage controlled oscillator having a wide frequency variable range and good linearity with respect to the control voltage of the oscillation frequency in view of the above points.
  • the present invention provides an amplifier circuit, a piezoelectric element that is connected between an input terminal and an output terminal of the amplifier circuit to form a feedback loop, and is connected to the input terminal and the output terminal, respectively.
  • a desired control voltage is generated, and the desired control voltage is generated as the first and the second
  • An analog arithmetic circuit applied to at least one of the second variable capacitance elements, the analog arithmetic circuit has a gain of a real number and generates an offset potential difference.
  • control voltage to be input is applied to one of the first and second variable capacitance elements, and the analog calculation circuit is connected to the other of them. Apply the desired control voltage to be generated.
  • the analog operation circuit includes a first analog operation circuit that generates a desired first control voltage based on the input control voltage, and a desired first operation based on the input control voltage. 2 A second analog arithmetic circuit that generates a control voltage Then, the first control voltage is applied to one of the first and second variable capacitance elements, and the second control voltage is applied to the other of them.
  • the analog arithmetic circuit includes a third analog arithmetic circuit that generates a desired third control voltage based on the input control voltage, and a third control voltage based on the third control voltage.
  • the input control voltage changes in the range of V1 based on the reference voltage Vcl
  • the desired control voltage changes in the range of V2 based on the reference voltage Vc2.
  • the gain of the analog arithmetic circuit is V2ZV1
  • the offset potential difference is (Vc2 ⁇ Vcl).
  • the input control voltage varies within a range of VI with reference voltage Vcl as a reference
  • the first control voltage varies within a range of V with reference voltage Vc5 as a reference.
  • the input control voltage changes in the range of V1 based on the reference voltage Vcl
  • the third control voltage changes in the range of V7 based on the reference voltage Vc7.
  • the gain power SV7ZV1 of the third analog arithmetic circuit and the offset potential difference are (Vc7 ⁇ Vcl)
  • the fourth analog arithmetic The circuit gain is V8ZV7
  • the offset potential difference is (Vc8 ⁇ Vc7).
  • the gain of the analog arithmetic circuit is V4ZV3
  • the offset potential difference is (Vc4-Vc3).
  • the oscillation amplitudes of the input terminal and the output terminal are V3 and V4, respectively, and the operation center voltages of the input terminal and the output terminal are Vc3 and Vc4, respectively.
  • the ratio between the gain of the first analog arithmetic circuit and the gain of the second analog arithmetic circuit is V4Z V3, and the difference between the offset potential difference of the first analog arithmetic circuit and the offset potential difference of the second analog arithmetic circuit is (Vc4 — Vc3).
  • the fourth analog arithmetic circuit Gain is V4ZV3
  • the offset potential difference of the fourth analog arithmetic circuit is (Vc4 ⁇ Vc3).
  • the analog arithmetic circuit includes a capacitance value change of the first variable capacitance element with respect to the input control voltage, and a capacitance of the second variable capacitance element with respect to the input control voltage. Generate a desired control voltage that matches the value change.
  • the analog arithmetic circuit includes a change start point of the capacitance value of the first variable capacitance element with respect to the input control voltage, and the first operation with respect to the input control voltage. And a change end point of the capacitance value of the first variable capacitance element with respect to the input control voltage, and a change end point of the capacitance value of the first variable capacitance element with respect to the input control voltage.
  • a desired control voltage is generated so that the change end point of the capacitance value of the two variable capacitance elements matches.
  • a change in a combined capacitance value of a capacitance value of the first variable capacitance element and a capacitance value of the second variable capacitance element is determined with respect to the input control voltage. Linear.
  • the gain and the offset potential difference are variable.
  • the gain and the offset potential difference are set to different values for each IC.
  • the amplifier circuit, the first and second variable capacitance elements, and the analog arithmetic circuit are formed on the same substrate and incorporated in the IC.
  • the piezoelectric element is a surface acoustic wave piezoelectric element.
  • the voltages of the input terminal and the output terminal are respectively Voltage measuring means for measuring, and control means for controlling the gain and the offset potential difference of the analog arithmetic circuit based on both the measured voltages.
  • the present invention provides an amplifier circuit, a piezoelectric element that is connected between an input terminal and an output terminal of the amplifier circuit, and forms a feedback loop, and is connected to the input terminal and the output terminal, respectively.
  • a first and second variable capacitance elements whose capacitance values change according to the control voltage, and a capacitance value change of the first variable capacitance device with respect to the input control voltage; Based on the input control voltage, a desired control voltage that matches the capacitance value change of the second variable capacitance element with respect to the input control voltage is generated.
  • a control voltage is applied to at least one of the first and second variable capacitance elements.
  • a change in a combined capacitance value of a capacitance value of the first variable capacitance element and a capacitance value of the second variable capacitance element is the input Linear with respect to the applied control voltage.
  • the present invention is connected to an amplifier circuit, a piezoelectric element connected between an input terminal and an output terminal of the amplifier circuit and constituting a feedback loop, and the input terminal and the output terminal, respectively.
  • the first and second variable capacitance elements whose capacitance values change according to the control voltage, and a desired control voltage is generated based on the input control voltage, and the desired control voltage is generated as the first and the second
  • a voltage-controlled oscillator design method comprising: an analog arithmetic circuit applied to at least one of the second variable capacitance elements, the step of measuring the voltage values of the input terminal and the output terminal, respectively, Based on both voltage values, a change in the capacitance value of the first variable capacitance element with respect to the input control voltage and a change in the capacitance value of the second variable capacitance element with respect to the input control voltage are: -To match Determining a desired control voltage, and setting each of a gain value and an offset potential difference value of the analog arithmetic circuit so that the analog
  • a change in the combined capacitance value of the capacitance value of the first variable capacitance element and the capacitance value of the second variable capacitance element is linear with respect to the input control voltage. is there.
  • each variable on the input side and the output side can be changed according to the difference in oscillation amplitude and the difference in operation center voltage between the input side terminal and the output side terminal of the amplifier circuit. Since different control voltages are applied to the capacitive elements, the capacitance changes of the variable capacitive elements with respect to the control voltage can be matched on the input side and the output side. As a result, the load capacitance changes with respect to the control voltage. It can be linear.
  • FIG. 1 is a diagram showing a configuration of a first exemplary embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a configuration example of an analog arithmetic circuit.
  • FIG. 3 is a diagram illustrating a configuration example of a variable capacitance element.
  • FIG. 4 is a diagram showing a configuration of a second exemplary embodiment of the present invention.
  • FIG. 5 is a diagram showing a configuration of a third exemplary embodiment of the present invention.
  • FIG. 6 is a diagram showing a configuration example of an analog arithmetic circuit applied to the fourth embodiment and the fifth embodiment of the present invention.
  • FIG. 7 is a diagram showing a configuration example of an analog arithmetic circuit applied to a sixth embodiment of the present invention.
  • FIG. 8 is a diagram showing another configuration example of the variable capacitance element.
  • FIG. 9 is a diagram showing a configuration example of an analog arithmetic circuit applied to a sixth embodiment of the present invention.
  • FIG. 10 is a diagram showing another configuration example of the variable capacitance element.
  • FIG. 11 is a diagram showing examples of oscillation waveforms at the input side terminal and the output side terminal of the amplifier circuit of the embodiment, (A) shows the waveform at the time of oscillation at the input side terminal, and (B) is the output side terminal. The waveform at the time of oscillation is shown.
  • FIG. 12 is a diagram showing an example of the control voltage dependence of the capacitance change of the variable capacitance element on the input / output side when the same control voltage is applied on both the input and output sides!
  • FIG. 13 is a diagram showing an example of control voltage dependence of a change in load capacity when the same control voltage is applied on both the input and output sides!
  • FIG. 14 is a diagram illustrating an example of a relationship between a control voltage and a sub control voltage.
  • FIG. 15 is a diagram showing an example of control voltage dependence of capacitance change of an input / output side variable capacitance element according to the present invention.
  • FIG. 16 is a diagram showing an example of control voltage dependence of a change in capacity of a load capacity according to the present invention.
  • FIG. 17 is a diagram showing a configuration example of a conventional voltage controlled oscillator.
  • FIG. 18 is a diagram showing a configuration example of another conventional voltage controlled oscillator.
  • FIG. 19 is a diagram showing the control voltage dependence of changes in the input-side capacitance and output-side capacitance of the amplifier circuit in the conventional voltage-controlled oscillator.
  • FIG. 20 is a diagram showing an example of control voltage dependence of load capacitance change in a conventional voltage controlled oscillator.
  • FIG. 21 is a diagram showing the control voltage dependence of changes in the input-side capacitance and output-side capacitance of an amplifier circuit in a conventional voltage-controlled oscillator.
  • FIG. 22 is an explanatory diagram showing an example of control voltage dependency of load capacitance change in a conventional voltage controlled oscillator.
  • FIG. 23 is a diagram showing a configuration of a seventh exemplary embodiment of the present invention.
  • FIG. 24 is a diagram illustrating a configuration example of an analog arithmetic circuit.
  • the voltage controlled oscillator is a voltage element that forms a feedback loop connected in parallel between the input terminal and the output terminal of the amplifier circuit 21 and the amplifier circuit 21. 22, a resistor 23 that forms a feedback loop, variable capacitance elements 24 and 25 that are connected to the input terminal and output terminal of the amplifier circuit 21, respectively, and whose capacitance values change according to a given control voltage, and an analog arithmetic circuit 26.
  • the piezoelectric element 22 is, for example, a table. A surface acoustic wave piezoelectric element, a crystal oscillator, a ceramic vibrator, and the like.
  • the amplifier circuit 21, the variable capacitance elements 24 and 25, the analog arithmetic circuit 26, and the like may be formed on the same substrate and incorporated in the IC. These configurations are the same in the following embodiments.
  • control voltage Vc is applied to the variable capacitance element 24 to change its capacitance value
  • analog arithmetic circuit 26 is based on the control voltage Vc and a desired subordinate according to it.
  • a control voltage (hereinafter referred to as a control voltage) Vcs is generated, and the generated control voltage V cs is applied to the variable capacitance element 25 to change its capacitance value.
  • the analog arithmetic circuit 26 in the first embodiment is not limited in its circuit configuration as long as it is a circuit that receives the control voltage Vc and generates a desired control voltage Vcs different from the control voltage Vc.
  • FIG. 2 shows a specific circuit example of the analog arithmetic circuit 26.
  • the analog arithmetic circuit 26 includes a resistor 261, a resistor 262, a DC voltage source 263, an input terminal 264, and an output terminal 265.
  • the both ends of the resistor 261 are connected to the input terminal 264 and the output terminal 265.
  • the resistor 262 and the DC voltage source 263 are connected in series, one end of which is connected to the output terminal 265 and the other end is grounded.
  • FIG. 3 shows a configuration example of the variable capacitance element 24 and the variable capacitance element 25 used in the first embodiment.
  • the variable capacitance elements 24 and 25 are each composed of a MOS transistor Ml and include a capacitor C 1.
  • the MOS transistor Ml has a drain terminal connected to the input terminal or the output terminal of the amplifier circuit 21 depending on the use of the variable capacitor 24 or the variable capacitor 25.
  • the source terminal of the MOS transistor Ml is grounded via the capacitor C1. Further, the MOS transistor Ml is composed of the variable capacitance element 24 or the variable capacitance element. Depending on the case used for the child 25, the control voltage Vc or the control voltage Vcs from the analog arithmetic circuit 26 is applied to its gate terminal.
  • variable capacitance element 24 having such a configuration, the capacitance value changes depending on the control voltage Vc applied to the gate terminal of the MOS transistor Ml.
  • the capacitance value changes according to the control voltage Vcs from the analog arithmetic circuit 26 applied to the gate terminal of the MOS transistor Ml.
  • the capacitance change of the variable capacitance elements 24 and 25 changes with a positive polarity with respect to the control voltage applied to the gate terminal. That is, the capacitance value of the variable capacitor increases as the control voltage applied to the gate terminal increases.
  • the voltage controlled oscillator according to the second embodiment is connected in parallel between the amplifier circuit 21 and the input terminal and output terminal of the amplifier circuit 21 to form a feedback loop.
  • an analog arithmetic circuit 26 is an analog arithmetic circuit 26.
  • control voltage Vc is applied to the variable capacitance element 25 to change its capacitance value
  • analog arithmetic circuit 26 generates the control voltage Vcs based on the control voltage Vc. Apply the generated control voltage Vcs to the variable capacitance element 24 to change its capacitance value!
  • the difference between the second embodiment and the first embodiment is that the control voltage Vc is changed to be applied from the variable capacitance element 24 to the variable capacitance element 25, and the analog arithmetic circuit is adapted to this change.
  • the control voltage Vcs of 26 is changed to be applied from the variable capacitor 25 to the variable capacitor 24.
  • the voltage controlled oscillator according to the third embodiment is connected in parallel between the amplifier circuit 21 and the input terminal and output terminal of the amplifier circuit 21.
  • the variable capacitance is connected to the piezoelectric element 22 constituting the feedback loop, the resistor 23 constituting the feedback loop, and the input terminal and the output terminal of the amplifier circuit 21, and the capacitance value changes according to the applied control voltage.
  • Elements 24 and 25 and analog arithmetic circuits 26 and 27 having different functions (operations) are included.
  • the analog arithmetic circuit 26 uses a control voltage Vc based on a desired slave control voltage (hereinafter referred to as a control voltage) Vcsl. Is generated, and the generated control voltage Vcsl is applied to the variable capacitance element 24 to change its capacitance value.
  • the analog arithmetic circuit 27 generates a desired sub-control voltage (hereinafter referred to as a control voltage) Vcs2 based on the control voltage Vc, and applies the generated control voltage Vcs2 to the variable capacitance element 25. The capacitance value is changed.
  • the analog arithmetic circuit 26 generates a desired control voltage Vcsl according to the control voltage Vc, and uses the generated control voltage Vcsl as a variable capacitance element. Applied to 24, the capacitance value is changed. Further, the analog arithmetic circuit 27 generates a desired control voltage Vcs2 according to the control voltage Vcsl generated by the analog arithmetic circuit 26, and applies the generated control voltage Vcs2 to the variable capacitance element 25 to obtain the capacitance value. Is changing.
  • analog arithmetic circuits 26 and 27 of the first embodiment are configured similarly to the analog arithmetic circuit 26 of the first embodiment, and the specific example shown in FIG. 2 can also be used.
  • the variable capacitance elements 24 and 25 of the third embodiment are configured in the same manner as the variable capacitance elements 24 and 25 of the first embodiment, and the specific example shown in FIG. 3 can also be used.
  • the voltage controlled oscillator according to the fourth embodiment is the same as that of the first to third embodiments.
  • the analog arithmetic circuit 26 or the analog arithmetic circuit 27 is configured by an analog arithmetic circuit having a gain of a real number other than 0.
  • the configuration of the other parts of the fourth embodiment is the same as the configuration of the first to third embodiments, and a description thereof will be omitted.
  • FIG. 6 is an example of the configuration of the analog arithmetic circuit according to the fourth embodiment.
  • the analog arithmetic circuit in FIG. 6 includes a normal amplifier circuit including a differential amplifier circuit (operational amplifier) 601, a DC voltage source 602, a resistor 603, and a resistor 604, and the value of the resistor 603 and by the ratio of resistor 6 04 values, and summer to be able to vary the gain of the circuit.
  • a DC voltage is applied to the DC voltage source 602.
  • the + input terminal of the differential amplifier circuit 601 is connected to the input terminal 605, and the control voltage Vc is applied to the input terminal 605.
  • the DC voltage source 602 and the resistor 603 are connected in series, and one end side of this series circuit is grounded, and the other end side is the differential amplifier circuit 601. Connected to the input terminal.
  • the differential amplifier circuit 601? A resistor 604 is connected between the input terminal and its output terminal, and the output terminal of the differential amplifier circuit 601 is connected to the output terminal 606 so that the control voltage Vcs is output from the output terminal 606. It has become.
  • control voltage Vcs Z control voltage Vc is a circuit having a gain of a real number other than 0, the circuit configuration is as follows. It doesn't matter.
  • the analog arithmetic circuit 26 or the analog arithmetic circuit 27 has a gain that is a real number multiple other than 0. And an analog arithmetic circuit that generates an offset potential difference between the operation center voltages of the input voltage and the output voltage.
  • the input voltage and the output voltage can be realized, for example, by applying the voltage of the DC voltage source 602 in FIG. 6 to a voltage different from the operation center voltage of the input voltage.
  • the analog arithmetic circuit according to the fifth embodiment is a circuit that has a gain of a real number other than 0 and that has an offset potential difference between the operation center voltages of the input voltage and the output voltage.
  • the circuit configuration does not matter.
  • the voltage controlled oscillator according to the sixth embodiment is the same as in any one of the first to fifth embodiments described above except that the analog arithmetic circuit 26 or the analog arithmetic circuit 27 is replaced with a resistor and an amplifier circuit.
  • This is an analog arithmetic circuit constituted by
  • the configuration of the other parts of the sixth embodiment is the same as the configuration of the first to fifth embodiments, and the description thereof is omitted.
  • the analog arithmetic circuit according to the sixth embodiment is not limited to the circuit configuration as shown in FIG. 6 but may be any circuit configuration that also includes a resistor and an amplification circuit force.
  • a simple circuit configuration may be used.
  • FIG. 7 is an example of the configuration of the analog arithmetic circuit according to the sixth embodiment.
  • the analog arithmetic circuit in FIG. 7 also has an inverting amplification circuit power provided with a differential amplifier circuit 701, a DC voltage source 702, a resistor 703, and a resistor 704.
  • the gain of the circuit can be changed by the ratio between the value of the resistor 703 and the value of the resistor 704, and the offset voltage difference between the input voltage and the output voltage can be changed by the voltage value of the DC voltage source 702. It can be adjusted.
  • variable capacitance element as shown in FIG. 8
  • the gate terminal in FIG. 8 applies a control voltage to the source and drain common terminals causes a positive capacitance change with respect to the control voltage.
  • the source-drain common terminal is connected to the amplifier circuit side terminal, and the control voltage is applied to the gate terminal, whereby a negative capacitance with respect to the control voltage is obtained. Make a change. Thereby, the polarities of the capacitance changes of the variable capacitance elements on the input side and output side of the amplifier circuit can be equivalently matched.
  • connection method of the variable capacitance elements on the input side and the output side of the amplifier circuit is the same, and the analog arithmetic circuit in FIG. 7 is changed to the circuit shown in FIG.
  • the polarity of the capacitance change with respect to the control voltage is the same on the input side and the output side.
  • a first inverting amplifier circuit including a differential amplifier circuit 901, a DC voltage source 902, a resistor 903, and a resistor 904, a differential amplifier circuit 905, a DC voltage source 902, a resistor 906 and a second inverting amplifier circuit provided with a resistor 907 are connected in two stages so as to constitute a normal amplifier circuit as a whole.
  • the resistance value of the resistor 903 is Rl
  • the resistance value of the resistor 904 is R2
  • the resistance value of the resistor 906 is R3
  • the resistance value of the resistor 907 is R4
  • the gain is ( R 2 / R1) X (R4ZR3), and the polarity of the input voltage and output voltage is the same.
  • variable capacitance element used in the above embodiment, either a MOS transistor as shown in FIG. 10 or a variable capacitance diode is adopted in addition to the MOS transistor shown in FIG. 3 or FIG. Also good.
  • the number of variable capacitance elements connected to the input side, output side, or both input / output sides of the amplifier circuit is an arbitrary integer of 1 or more.
  • fixed capacitors may be used together with variable capacitors on the input side, output side, or both input and output sides.
  • the operation of the fifth embodiment will be described.
  • the operation of the fifth embodiment will be described. Since the fifth embodiment is based on the configuration of the first embodiment, refer to FIG. 1 and FIG. I will explain.
  • the oscillation waveforms at the input terminal and output terminal of the amplifier circuit 21 have different amplitudes, and the operation center voltage is also different. Therefore, in order to facilitate understanding of the operation, the case where the waveforms at the time of oscillation at input terminal X and output terminal Y in Fig. 1 are shown in Fig. 11 is taken as an example.
  • FIG. 12 shows changes in the capacitance with respect to the control voltage of the variable capacitance element 24 and the variable capacitance element 25, respectively.
  • the variable capacitance elements 24 and 25 employ the circuit configuration shown in FIG.
  • the capacitance of the variable capacitor 24 on the input side increases from around the control voltage Vc of 0.9 [V], and continues to increase until the control voltage Vc is near 1.7 [V].
  • the control voltage Vc increases in the vicinity of 1.4 [V]
  • the control voltage Vc continues to increase to around 2.5 [V].
  • the capacitance change of the combined capacitance of the variable capacitors 24 and 25 on the input side and the output side with respect to the control voltage Vc is as shown in FIG. 13, and the linearity of the load capacitance change with respect to the control voltage Vc is deteriorated.
  • the gain and offset voltage of the analog arithmetic circuit 26 in FIG. 1 are adjusted, and the interval in which the capacitance of the output-side variable capacitance element 25 changes is the control voltage that changes the capacitance of the input-side variable capacitance element 24.
  • a control voltage Vcs that falls within the interval is generated by the analog arithmetic circuit 26 and applied to the variable capacitor 25 on the output side.
  • the analog arithmetic circuit 26 generates the control voltage Vcs for matching the capacitance changes of the variable capacitance elements 24 and 25 with respect to the control voltage on the input / output side according to the control voltage Vc, and generates this variable capacitance. Applied to element 25.
  • the analog arithmetic circuit 26 matches the change start point of the capacitance value of the variable capacitance element 24 with respect to the input control voltage and the change start point of the capacitance value of the variable capacitance element 25 with respect to the input control voltage.
  • the variable capacitance element for the input control voltage 24 A desired control voltage Vcs is generated such that the change end point of the capacitance value of the current and the change end point of the capacitance value of the variable capacitor 25 with respect to the input control voltage match.
  • variable capacitance element 24 shown in FIG. 1 has the circuit configuration of FIG. 3, the control voltage Vc is applied to the gate terminal of the MOS transistor Ml, the drain terminal has an operating center voltage of 0.5 V, and the maximum and minimum waveforms.
  • the voltage difference Vpp (hereinafter referred to as Vpp) is 0.6V (see Fig. 11 (A)).
  • the minimum voltage of the drain terminal is 0.2 V and the maximum voltage is 0.8 V. Therefore, if the threshold voltage of the variable capacitor 24 (MOS transistor) is Vt [V], the variable capacitor 24 Starts the capacitance change when the control voltage Vc is 0.2 + Vt [V], and ends the capacitance change at 0.8 + Vt [V].
  • the center voltage of the capacitance change is the operation center voltage of oscillation amplitude 0.5V + Vt [V].
  • variable capacitance element 25 shown in FIG. 1 is the circuit of FIG. 3, the control voltage Vsc generated by the analog arithmetic circuit 26 is applied to the gate terminal of the MOS transistor Ml, and the drain terminal is The operating center voltage is 1. OV, and Vpp is 1. OV (see Figure 11 (B)). At this time, the minimum voltage of the drain terminal is 0.5 V and the maximum voltage is 1.5 V. Therefore, when the threshold voltage of the variable capacitance element 25 (MOS transistor) is Vt, the variable capacitance element 25 is controlled by the control voltage. The capacity change starts when the pressure Vsc is 0.5 + Vt [V], and the capacity change ends at 1.5 + Vt [V]. The center voltage of the capacitance change is 1.0 + Vt [V] of the operation center voltage of the oscillation amplitude.
  • variable capacitance element 24 starts to change the capacity when the control voltage Vc is 0.9V, and changes the capacity at 1.5V. finish.
  • the center voltage of capacitance change is 1.2V.
  • variable capacitance element 25 is considered that the control voltage Vcs starts a 1.2V power capacity change and ends the capacity change at 2.2V.
  • the center voltage of the capacitance change is 1.7V.
  • the vicinity of the start and end voltages of the capacitance change is a region where the change in the capacitance of the variable capacitor changes minutely, so the start voltage and the end voltage are slightly different values. .
  • variable capacitance element 24 undergoes a capacitance change when the control voltage Vc is in the range of 1.2 ⁇ 0.3 V, and the variable capacitance element 25 has the control voltage Vcs generated by the analog arithmetic circuit 26 of 1.7. Capacitance change occurs in the range of ⁇ 0.5V.
  • the change in capacitance of the variable capacitance elements 24 and 25 is determined by the waveform of the oscillation terminal (input / output terminal of the amplifier circuit 21) to which the variable capacitance element is connected.
  • the control voltage interval D in which the capacitance changes is expressed by the following equation (2).
  • control voltage Vc at which the capacitance of the variable capacitor 24 is changed is 1.2 ⁇ 0.3 V
  • Vcs (Vc-Vcc) X Ga + (Vcc + Oa) ⁇ ⁇ ⁇ ⁇ (3)
  • the gain Ga is as follows, as long as the control voltage Vcs changes ⁇ 0.5V in the interval where the control voltage Vc is ⁇ 0.3V.
  • the offset Oa is as follows because the reference voltage of the control voltage Vcs should be 1.7V when the reference voltage of the control voltage Vc is 1.2V.
  • Vcs (Vc- l. 2) X I. 67+ (1. 2 + 0.5)
  • the control voltage Vcs will be greater than 1.7V when the control voltage Vc is 1.2V. Therefore, the capacitance change starts with respect to the control voltage Vc of the variable capacitor 25. The voltage and the end voltage are equivalently reduced.
  • the gain Ga of the analog arithmetic circuit 26 is connected to the variable capacitance elements 24 and 25, respectively. It is obtained by the ratio of Vpp of the oscillation terminal. That is, the gain Ga is obtained as follows.
  • the offset Oa of the analog arithmetic circuit 26 is obtained by the difference in the operation center voltage between the oscillation terminals to which the variable capacitance elements 24 and 25 are connected, respectively. That is, the offset Oa is obtained as follows.
  • 0-0. 5 0.5 [V] If such a property is used, the gain and offset potential difference of the analog calculation circuit 26 can be adjusted by observing the oscillation waveform with a monitor as will be described later.
  • FIG. 14 shows an example of the relationship between the control voltage Vc input to the analog arithmetic circuit 26 and the control voltage Vcs generated by the analog arithmetic circuit 26.
  • the gain Ga is expressed by the following equation (4), where R1 is the resistance value of the resistor 603 and R2 is the resistance value of the resistor 604.
  • Ga l + (R2 / Rl)---(4)
  • R1 and R2 1: 0.67.
  • the voltage VI applied to the DC voltage source 602, that is, the DC voltage source 602 is generated.
  • the rate of change of the oscillation frequency with respect to the control voltage is to be lowered, the following may be performed.
  • the voltage value of the generated control voltage Vcs is reduced, and the capacitance change of the variable capacitor 24 on the input side is first detected. Then, the capacitance of the variable capacitor 25 on the output side is changed.
  • the voltage value of the control voltage Vcs is increased so that the capacitance of the variable capacitor 25 on the output side is changed first, and then the capacitance of the variable capacitor 24 on the input side is changed. In this way, the rate of change of the oscillation frequency with respect to the control voltage can be reduced.
  • the control voltage Vcs is such that the capacitance change of the input-side variable capacitance element 24 changes according to the capacitance change of the output-side variable capacitance element 25.
  • Is generated by the analog arithmetic circuit 26 the same effect as in the circuit configuration of FIG. 1 can be obtained.
  • the frequency change rate with respect to the control voltage can be lowered by adjusting the gain and offset of the analog arithmetic circuit 26.
  • control voltages Vcsl and Vcs2 generated by the analog arithmetic circuits 26 and 27 are set to voltages smaller than the control voltage Vc (or larger).
  • the change interval of the capacitance change with respect to the control voltage Vc can be changed while the linearity of the capacitance change with respect to the control voltage Vc can be maintained, and the frequency change rate can be adjusted. .
  • control voltage Vc when the control voltage Vc is set to 1.5 ⁇ 1.5V in the capacitance change section, the control voltages Vcsl and Vcs2 input to the variable capacitance elements 24 and 25 are adjusted using the circuit configuration of FIG. Is possible.
  • variable capacitance element 24 changes its capacity when the control voltage Vcsl is 1.2 ⁇ 0.3V
  • the change interval of the capacitance change can be changed, and the change rate of the capacitance change (that is, the frequency change rate) can be adjusted.
  • the gains Gal and Ga2 of the analog arithmetic circuits 26 and 27 are obtained by the ratio of Vpp of the oscillation terminals to which the variable capacitance elements 24 and 25 are connected, respectively.
  • Gal / Ga2 can be obtained as follows.
  • GalZGa2 (Vpp of the oscillation amplitude of the terminal to which the variable capacitor 25 is connected) Z (Yes (Vpp of the oscillation amplitude of the terminal to which the variable element 24 is connected)
  • the offset Oa of the analog arithmetic circuits 26 and 27 is obtained by the difference in the operation center voltage between the oscillation terminals to which the variable capacitance elements 24 and 25 are connected, respectively.
  • the offset Oa can be obtained as follows.
  • the gain and offset of the analog arithmetic circuits 26 and 27 can be adjusted by observing the oscillation waveform.
  • the operation equivalent to the operation of the above embodiment can be achieved by using this method that does not need to include all the components in the IC.
  • all circuit components can be made up of individual components.
  • the gain and offset voltage of the analog arithmetic circuit can be adjusted from inside the IC or from outside the IC by using an external digital signal. .
  • the internal force of the IC By adjusting the internal force of the IC, it is possible to suppress variation in characteristics in the manufacture of the IC. Further, by adjusting from the outside of the IC, it is possible to equivalently suppress the manufacturing variation of components other than the IC. For example, when a circuit is configured by combining a piezoelectric element and an IC, even if the IC manufacturing variation (manufacturing variation other than the piezoelectric element) is suppressed by internal adjustment, the combined circuit is affected by variations in the manufacturing process of the piezoelectric element. The characteristics vary. However, if the external force IC is adjusted so as to cancel out variations in the piezoelectric elements, it is possible to reduce variations in the characteristics of the combined circuit.
  • the method for adjusting the gain and offset of the analog arithmetic circuit is, for example, that a switch for controlling the values of the resistors 603 and 604 and the value of the DC voltage source 602 in the circuit of FIG.
  • a switch for controlling the values of the resistors 603 and 604 and the value of the DC voltage source 602 in the circuit of FIG. By controlling with a non-volatile memory or the like and switching the switch according to an external signal, the resistance value of the resistors 603 and 604 and the value of the DC voltage source 602 are changed, and the gain and offset of the analog calculation circuit are changed. It is also possible to adjust.
  • the voltage controlled oscillator according to the seventh embodiment monitors the waveforms at the input terminal and the output terminal of the amplifier circuit 21 in any one of the first to fifth embodiments.
  • the gain and offset of the analog arithmetic circuit 26 or the analog arithmetic circuit 27 can be adjusted or controlled according to the monitor, and the adjustment or control is performed by a memory or the like.
  • the configuration of the other parts of the seventh embodiment is the same as the configuration of the first to fifth embodiments described above, and the description thereof is omitted.
  • FIG. 23 shows a specific configuration of the seventh embodiment.
  • FIG. 24 shows a configuration example of the analog operation circuit in FIG.
  • This seventh embodiment is based on the configuration of the embodiment shown in FIG. 1, and further includes a monitor (voltage measuring device) 31 for measuring each voltage waveform at the input terminal X and the output terminal Y of the amplifier circuit 21, and this monitor 31. And a memory 32 for setting the gain and offset of the analog arithmetic circuit 26 based on the voltage measurement.
  • the memory 32 is composed of, for example, a nonvolatile memory in which data can be read and written.
  • the seventh embodiment includes two measurement terminals (not shown) for measuring the voltage waveforms of the input terminal X and the output terminal Y of the amplifier circuit 21, and monitors both of the measurement terminals. It is also possible to connect a measurement probe, etc., and measure the voltage waveform (voltage value).
  • the analog arithmetic circuit 26 includes a differential amplifier circuit 601, an electronic volume 607 that also includes a force such as a transistor, and an electronic volume 608 that also includes a force such as a transistor.
  • the electronic volume 607 is configured to vary the ratio between the input resistance and the feedback resistance of the differential amplifier circuit 601, that is, the gain of the analog arithmetic circuit 26 and set it to a desired value. For this reason, one end of the electronic volume 607 is connected to the output terminal of the electronic volume 608. At the same time, the other end is connected to the output terminal of the differential amplifier circuit 601, and its intermediate tap is connected to the negative input terminal of the differential amplifier circuit 601 through the switch. Then, by switching the switch according to a control signal (control data) from the memory 32, the electronic volume 607 can set (adjust) the gain of the analog arithmetic circuit 26 to a desired value. After setting, the value is maintained by the memory 32.
  • the electronic volume 608 is set to a desired value of the offset potential difference of the analog arithmetic circuit 26.
  • the electronic volume 608 is supplied with a reference voltage at one end, is grounded at the other end, and an intermediate tap is connected to one end of the electronic volume 607 via a switch. Then, by switching the switch according to the control signal from the memory 32, the resistance value of the electronic volume 608 can be varied to set (adjust) the offset potential difference of the analog arithmetic circuit 26 to a desired value. The After setting, the value is maintained in memory 32.
  • the waveform measured by the monitor 31 may be output to the outside of the IC and fed back to the memory 32, or may not be output to the outside of the IC. It may be processed in the IC. If the value of the memory 32 can be set from outside the IC, the gain and offset potential difference of the analog calculation circuit 26 can be arbitrarily adjusted.
  • FIG. 23 An example of a procedure for designing (creating) a voltage-controlled oscillator having desired characteristics in the seventh embodiment having such a configuration power will be described with reference to FIGS. 23 and 24.
  • FIG. 23 An example of a procedure for designing (creating) a voltage-controlled oscillator having desired characteristics in the seventh embodiment having such a configuration power will be described with reference to FIGS. 23 and 24.
  • the voltage controlled oscillator shown in FIG. 23 is oscillated, and both voltage waveforms (voltage values) at the input terminal X and the output terminal Y of the amplifier circuit 21 are measured using the monitor 31.
  • a desired control voltage Vcs generated by the analog arithmetic circuit 26 is determined based on the measured voltage values. As described above, this determination is made between the change in the capacitance value of the variable capacitance element 24 with respect to the input control voltage Vc and the change in the capacitance value of the variable capacitance element 25 with respect to the input control voltage Vc. The desired control voltage Vcs.
  • the gain and offset potential difference of the analog arithmetic circuit 26 are generated so that the analog arithmetic circuit 26 generates the determined desired control voltage Vcs while measuring (monitoring) both the voltage waveforms described above with the monitor 31. Set each value. These values can be set by switching the electronic potentiometers 607 and 608 of the analog arithmetic circuit 26 using the control signal from the memory 32. To do.
  • the changing force of the combined capacitance value of the capacitance value of the variable capacitance element 24 and the capacitance value of the variable capacitance element 25 can be made linear with respect to the input control voltage Vc. it can.
  • variable capacitance change of the variable capacitance element with respect to the control voltage can be matched on the input side and the output side, and as a result, the load capacitance change can be made linear with respect to the control voltage.
  • the frequency change with respect to the control voltage is maintained while maintaining the linearity of the capacitance change with respect to the control voltage. It is also possible to adjust the rate.

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Abstract

　この発明は、広い周波数可変範囲を有し、かつ発振周波数の制御電圧に対する線形性が良い電圧制御発振器を提供することにある。そして、この発明は、増幅回路２１と、その増幅回路２１に並列に接続され帰還ループを構成する圧電素子２２と、増幅回路２１の入力側端子および出力側端子に接続され、制御電圧に応じて容量値が変化する可変容量素子２４、２５と、入力される制御電圧Ｖｃに基づいて制御電圧Ｖｃｓを生成するアナログ演算回路２６と、を含んでいる。可変容量素子２４には制御電圧Ｖｃを印加するとともに、可変容量素子２５にはアナログ演算回路２６で生成される制御電圧Ｖｃｓを印加するようになっている。

Description

明 細 書
電圧制御発振器
技術分野
[0001] 本発明は、制御電圧に応じて容量値が変化する可変容量素子を圧電素子の負荷 容量として用いた電圧制御発振器に関し、特に、広い周波数可変範囲をもち、かつ 可変容量制御電圧に対する発振周波数の直線性を大幅に改善した電圧制御発振 器に関するものである。
また、本発明は、そのような電圧制御発振器に印加する制御電圧を生成する方法 などに関するものである。
背景技術
[0002] 従来、圧電素子を利用した電圧制御発振器は、各種の通信機器や電子機器等の 周波数信号源として広く利用されている。
そして、広い使用温度範囲にわたって発振周波数の偏差を小さく抑えたり、基準周 波数に対して周波数を同期させて使用したりする用途には、圧電素子の負荷容量と して、容量値が印加した直流制御電圧によって変化する可変容量素子を用いた電 圧制御発振器が用いられる。
[0003] そのような電圧制御発振器にお!、ては、広!、周波数可変範囲や、発振周波数の制 御電圧に対する直線性が要求され、特に、発振周波数の制御電圧に対する直線性 を改善するためには、制御電圧に対する負荷容量の変化を線形とすることが必要で ある。
そのような電圧制御発振器としては、例えば特許文献 1および特許文献 2に記載の ものが知られている。
特許文献 1に記載の電圧制御発振器は、図 17に示すように、 CMOSインバータ 1 と、 CMOSインバータ 1の入力端子と出力端子との間に並列に接続され帰還ループ を構成する水晶振動子 2と、帰還ループを構成する抵抗 3と、 CMOSインバータ 1の 入力側および出力側に接続された固定容量 4、 5と、 CMOSインバータ 1の入力側固 定容量 4と直列に接続され、与えられる制御電圧 Vcに応じて容量値が変化する可変 容量素子 6と、バイアス用抵抗 7とを有する。
[0004] このような構成の電圧制御発振器は、水晶振動子 2を用いて生じさせる発振周波数 を、 CMOSインバータ 1の入力側に接続された可変容量素子 6の容量値を制御電圧 Vcによって変化させる事により変更する。
特許文献 2に記載の電圧制御発振器は、図 18に示すように、増幅回路 11と、増幅 回路 11の入力端子と出力端子との間に並列に接続され帰還ループを構成する圧電 素子 1 2と、帰還ループを構成する抵抗 13と、増幅回路 11の入力側および出力側に 接続され、与えられる制御電圧 Vcに応じて容量値が変化する可変容量素子 (バリキ ヤップ） 14、 15と、制御電圧 Vcを生成する周波数調整電圧発生回路 16とを有する。
[0005] このような構成の電圧制御発振器は、圧電素子 12を用いて生じさせる発振周波数 を、圧電素子 12の両端に接続された可変容量素子 14、 15の容量値を変化させる事 により変更する。そして、負荷容量として、制御電圧 Vcによって容量値が変化する可 変容量素子 14、 15を用い、周波数調整電圧発生回路 16で制御電圧 Vcを生成して いる。
特許文献 1：特開 2003 - 282724号公報
特許文献 2 :特開平 10— 51238号公報 しかし、図 17、図 18に示すように、可変容 量素子を用いた電圧制御発振器としては、増幅回路の入力側あるいは出力側いず れかの端子に可変容量素子を接続すると共に、もう一方の端子には固定容量を接続 する方式と、増幅回路の両側端子に可変容量素子を接続する方式がある。
[0006] Vヽずれの方式にお ヽても、発振周波数を決定する負荷容量 CLは、入力側容量 Ci nと出力側容量 Coutの直列容量となり、次の式（1)のように表される。
CL= (Cin X Cout) / (Cin+Cout) · · · (1)
ここで、図 17および図 18に示す電圧制御発振器の発振周波数の可変範囲につい て考える。
図 17のように、増幅回路の入力側あるいは出力側のいずれかの端子に可変容量 素子を接続する方式の場合、前述の負荷容量は、増幅回路の入力側端子あるいは 出力側端子のいずれかに接続された可変容量素子の容量と、もう一方の端子に接 続された固定容量との合成容量となる。 [0007] また、図 18のように、増幅回路の両側端子に可変容量素子を接続する方式の場合
、負荷容量は、入力側端子に接続された可変容量素子の容量と出力側端子に接続 された可変容量素子の容量との合成容量となる。
したがって、式（1)から、負荷容量の変化量は後者の方が大きくなる。
すなわち、増幅回路の入出力の両側端子に可変容量素子を用いる図 18に示すよ うな方式が、片側だけに可変容量素子を用いる図 17に示すような方式よりも発振周 波数の可変範囲を広く取ることができる。
[0008] 次に、図 17および図 18に示す電圧制御発振器の制御電圧に対する発振周波数 変化の線形性にっ ヽて考える。
前述したように、発振周波数は負荷容量によって決定されるので、制御電圧に対す る発振周波数変化を線形にするためには、制御電圧に対する負荷容量変化を線形 にする必要がある。
図 17のように、増幅回路の入力側あるいは出力側のいずれかの端子に可変容量 素子を接続する方式にぉ 、て、入力側および出力側容量の制御電圧に対する容量 変化の一例を図 19に示す。
[0009] 可変容量素子は制御電圧によって変化する力 固定容量は制御電圧によらず一 定である。式（1)から求められる、これらの合成容量である負荷容量の制御電圧に対 する変化は、図 20のようになる。図 20からわ力るように、容量変化の開始付近におい て、負荷容量は大きく変化するが、その終了付近においては、負荷容量の変化は小 さくなり、制御電圧に対する負荷容量の変化は線形ではない。
一方、図 18のように、増幅回路の入出力の両側端子に可変容量素子を用いる方 式では、増幅回路の入力側端子と出力側端子における発振波形の動作中心電圧や 振幅が異なるため、制御電圧に対する入力側および出力側の各可変容量素子の容 量変化が異なってしまう。
[0010] そのため、発振波形の振幅が大きい端子側に接続された可変容量素子が容量変 化する入力電圧範囲は、発振波形の振幅が小さい端子側に接続された可変容量素 子の容量変化区間よりも大きくなる。また、発振波形の動作中心電圧や振幅の違い によって、発振波形の最小値および最大値は異なる。このため、容量変化が開始す る制御電圧および容量変化が終了する制御電圧の値はそれぞれ異なる。
図 18のような発振器において、一般的に出力側における発振波形の方が、入力側 の波形に比べて動作中心電圧が高ぐまた、振幅が大きい場合の入力側および出力 側可変容量素子の制御電圧に対する容量変化は、例えば図 21に示すように、出力 側の可変容量素子の容量変化は、入力側の可変容量素子の容量変化よりも高 、制 御電圧から開始し、また、容量変化を行う制御電圧の範囲も大きくなる。
[0011] この場合の制御電圧に対する負荷容量の容量変化は、図 22のようになり、制御電 圧に対する直線性は悪くなる。
このように、従来からの可変容量素子を用いた電圧制御発振器では、広い周波数 可変範囲を有し、かつ、制御電圧に対して発振周波数の変化を線形にするという未 解決の課題があった。
そこで、本発明の目的は、上記の点に鑑み、広い周波数可変範囲を有し、かつ発 振周波数の制御電圧に対する線形性が良い電圧制御発振器などを提供すること〖こ ある。
発明の開示
[0012] 本発明は、増幅回路と、その増幅回路の入力端子と出力端子との間に接続され帰 還ループを構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接 続され、制御電圧に応じて容量値が変化する第 1及び第 2の可変容量素子と、入力 される制御電圧に基づ!ヽて所望の制御電圧を生成し、前記所望の制御電圧を前記 第 1および前記第 2の可変容量素子の少なくとも一方に印加するアナログ演算回路と 、を備え、前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を 生成する。
[0013] 本発明の実施態様として、前記第 1および前記第 2の可変容量素子のうちのいずれ か一方に前記入力される制御電圧を印加するとともに、そのうちの他方に前記アナ口 グ演算回路で生成される前記所望の制御電圧を印加する。
本発明の実施態様として、前記アナログ演算回路は、前記入力される制御電圧に 基づいて所望の第 1制御電圧を生成する第 1アナログ演算回路と、前記入力される 制御電圧に基づいて所望の第 2制御電圧を生成する第 2アナログ演算回路と、を有 し、前記第 1および前記第 2の可変容量素子のうちのいずれか一方に前記第 1制御 電圧を印加するとともに、そのうちの他方に前記第 2制御電圧を印加する。
[0014] 本発明の実施態様として、前記アナログ演算回路は、前記入力される制御電圧に 基づいて所望の第 3制御電圧を生成する第 3アナログ演算回路と、前記第 3制御電 圧に基づいて所望の第 4制御電圧を生成する第 4アナログ演算回路と、を有し、前記 第 1および前記第 2の可変容量素子のうちのいずれか一方に前記第 3制御電圧を印 加するとともに、そのうちの他方に前記第 4制御電圧を印加する。
本発明の実施態様として、前記入力される制御電圧が基準電圧 Vclを基準に士 V 1の範囲で変化し、前記所望の制御電圧が基準電圧 Vc2を基準に士 V2の範囲で変 化するとき、 前記アナログ演算回路の利得が V2ZV1、オフセット電位差が (Vc2— Vcl)である。
本発明の実施態様として、前記入力される制御電圧が基準電圧 Vclを基準に士 VI の範囲で変化し、前記第 1制御電圧が基準電圧 Vc5を基準に士 V5の範囲で変化し 、前記第 2制御電圧が基準電圧 Vc6を基準に士 V6の範囲で変化するとき、前記第 1 アナログ演算回路の利得が V5ZV1、オフセット電位差が（Vc5— Vcl)であり、前記 第 2アナログ演算回路の利得が V6ZV1、オフセット電位差が（Vc6— Vcl)である。
[0015] 本発明の実施態様として、前記入力される制御電圧が基準電圧 Vclを基準に士 V 1の範囲で変化し、前記第 3制御電圧が基準電圧 Vc7を基準に士 V7の範囲で変化 し、前記第 4制御電圧が基準電圧 Vc8を基準に士 V8の範囲で変化するとき、前記 第 3アナログ演算回路の利得力 SV7ZV1、オフセット電位差が (Vc7— Vcl)であり、 前記第 4アナログ演算回路の利得が V8ZV7、オフセット電位差が (Vc8— Vc7)で ある。
本発明の実施態様として、前記入力端子および出力端子の発振振幅がそれぞれ V 3、 V4、前記入力端子および出力端子の動作中心電圧がそれぞれ Vc3、 Vc4のとき 、前記アナログ演算回路の利得が V4ZV3、オフセット電位差が（Vc4— Vc3)であ る。
本発明の実施態様として、前記入力端子および出力端子の発振振幅がそれぞれ V3 、 V4、前記入力端子および出力端子の動作中心電圧がそれぞれ Vc3、 Vc4のとき、 前記第 1アナログ演算回路の利得と前記第 2アナログ演算回路の利得との比が V4Z V3、前記第 1アナログ演算回路のオフセット電位差と前記第 2アナログ演算回路のォ フセット電位差との差分が（Vc4— Vc3)である。
[0016] 本発明の実施態様として、前記入力端子および出力端子の発振振幅がそれぞれ V 3、 V4、前記入力端子および出力端子の動作中心電圧がそれぞれ Vc3、 Vc4のとき 、前記第 4アナログ演算回路の利得が V4ZV3、前記第 4アナログ演算回路のオフ セット電位差が（Vc4— Vc3)である。
本発明の実施態様として、前記アナログ演算回路は、前記入力される制御電圧に 対する前記第 1の可変容量素子の容量値変化と、前記入力される制御電圧に対する 前記第 2の可変容量素子の容量値変化と、がー致するような所望の制御電圧を生成 する。
[0017] 本発明の実施態様として、前記アナログ演算回路は、前記入力される制御電圧に 対する前記第 1の可変容量素子の容量値の変化開始点と、前記入力される制御電 圧に対する前記第 2の可変容量素子の容量値の変化開始点とがー致し、かつ前記 入力される制御電圧に対する前記第 1の可変容量素子の容量値の変化終了点と、 前記入力される制御電圧に対する前記第 2の可変容量素子の容量値の変化終了点 とが一致するような所望の制御電圧を生成する。
[0018] 本発明の実施態様として、前記第 1の可変容量素子の容量値と前記第 2の可変容 量素子の容量値との合成容量値の変化が、前記入力された制御電圧に対して線形 である。
本発明の実施態様として、前記アナログ演算回路は、前記利得及び前記オフセット 電位差が可変である。
本発明の実施態様として、前記アナログ演算回路が ICの場合に、前記利得及び前 記オフセット電位差が個々の IC毎にそれぞれ異なる値が設定されている。
[0019] 本発明の実施態様として、前記増幅回路と、前記第 1および第 2の可変容量素子と 、前記アナログ演算回路とは同一基板上に形成され、 IC内に内蔵されている。
本発明の実施態様として、前記圧電素子は、表面弾性波圧電素子である。 本発明の実施態様として、前記入力端子および前記出力端子の電圧をそれぞれ 測定する電圧測定手段と、前記測定した両電圧に基づき、前記アナログ演算回路の 利得とオフセット電位差とを制御する制御手段と、を備えて!/ヽる。
[0020] また、本発明は、増幅回路と、前記増幅回路の入力端子と出力端子との間に接続 され帰還ループを構成する圧電素子と、前記入力端子および前記出力端子にそれ ぞれ接続され、制御電圧に応じて容量値が変化する第 1および第 2の可変容量素子 と、を備えた電圧制御発振器において、入力された制御電圧に対する前記第 1の可 変容量素子の容量値変化と、前記入力された制御電圧に対する前記第 2の可変容 量素子の容量値変化とがー致するような所望の制御電圧を、前記入力された制御電 圧に基づいて生成し、この生成した所望の制御電圧を前記第 1および第 2の可変容 量素子のうちの少なくとも一方に印加するようにした。
[0021] 本発明の実施態様として、前記電圧制御発振器の動作中において、前記第 1可変 容量素子の容量値と前記第 2の可変容量素子の容量値との合成容量値の変化が、 前記入力された制御電圧に対して線形である。
さらに、本発明は、増幅回路と、前記増幅回路の入力端子と出力端子との間に接 続され帰還ループを構成する圧電素子と、前記入力端子および前記出力端子にそ れぞれ接続され、制御電圧に応じて容量値が変化する第 1および第 2の可変容量素 子と、入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電 圧を前記第 1および前記第 2の可変容量素子の少なくとも一方に印加するアナログ 演算回路と、を備えた電圧制御発振器の設計方法であって、前記入力端子および 前記出力端子の電圧値をそれぞれ測定する工程と、前記測定した両電圧値に基づ き、前記入力される制御電圧に対する前記第 1の可変容量素子の容量値変化と、前 記入力される制御電圧に対する前記第 2の可変容量素子の容量値変化と、がー致 するような所望の制御電圧を決定する工程と、前記アナログ演算回路が前記所望の 制御電圧を生成するように、前記アナログ演算回路の利得の値とオフセット電位差の 値をそれぞれ設定する工程と、を備えている。
[0022] 本発明の実施態様として、前記第 1可変容量素子の容量値と前記第 2の可変容量 素子の容量値との合成容量値の変化が、前記入力された制御電圧に対して線形で ある。 このような構成からなる本発明に係る電圧制御発振器では、増幅回路の入力側端 子および出力側端子における発振振幅の違いや動作中心電圧の違いに応じて、入 力側および出力側の各可変容量素子に対して異なる制御電圧を印加しているため、 制御電圧に対する可変容量素子の容量変化を入力側および出力側で一致させるこ とができ、結果として、負荷容量変化を制御電圧に対して線形とすることが可能であ る。
[0023] また、入力側、出力側それぞれの可変容量素子に印加する電圧間のオフセット電 位差を大きくすることで、制御電圧に対する容量変化の線形性を保ったまま、制御電 圧に対する周波数変化率を調整することも可能である。
図面の簡単な説明
[0024] [図 1]本発明の第 1実施形態の構成を示す図である。
[図 2]アナログ演算回路の構成例を示す図である。
[図 3]可変容量素子の構成例を示す図である。
[図 4]本発明の第 2実施形態の構成を示す図である。
[図 5]本発明の第 3実施形態の構成を示す図である。
[図 6]本発明の第 4実施形態および第 5実施形態に適用されるアナログ演算回路の 構成例を示す図である。
[図 7]本発明の第 6実施形態に適用されるアナログ演算回路の構成例を示す図であ る。
[図 8]可変容量素子の他の構成例を示す図ある。
[図 9]本発明の第 6実施形態に適用されるアナログ演算回路の構成例を示す図であ る。
[図 10]可変容量素子の他の構成例を示す図ある。
[図 11]実施形態の増幅回路の入力側端子および出力側端子における発振波形の例 を示す図であり、（A)は入力側端子における発振時の波形を示し、（B)は出力側端子 における発振時の波形を示す。
[図 12]入出力側ともに同一の制御電圧を印力!]した場合の入出力側の可変容量素子 の容量変化の制御電圧依存性の例を示す図である。 [図 13]入出力側ともに同一の制御電圧を印力!]した場合の負荷容量の容量変化の制 御電圧依存性の例を示す図である。
[図 14]制御電圧と従制御電圧の関係の例を示す図である。
[図 15]本発明に係る入出力側の可変容量素子の容量変化の制御電圧依存性の例 を示す図である。
[図 16]本発明に係る負荷容量の容量変化の制御電圧依存性の例を示す図である。
[図 17]従来の電圧制御発振器の構成例を示す図である。
[図 18]従来の他の電圧制御発振器の構成例を示す図である。
[図 19]従来の電圧制御発振器における増幅回路の入力側容量および出力側容量 変化の制御電圧依存性を示す図である。
[図 20]従来の電圧制御発振器における負荷容量変化の制御電圧依存性の例を示 す図である。
[図 21]従来の電圧制御発振器における増幅回路の入力側容量および出力側容量 変化の制御電圧依存性を示す図である。
[図 22]従来の電圧制御発振器における負荷容量変化の制御電圧依存性の例を示 す説明図である。
[図 23]本発明の第 7実施形態の構成を示す図である。
[図 24]アナログ演算回路の構成例を示す図である。
発明を実施するための最良の形態
以下、本発明の実施の形態を、図面を参照して説明する。
(第 1実施形態）
本発明の電圧制御発振器の第 1実施形態の構成について、図 1を参照して説明す る。
この第 1実施形態に係る電圧制御発振器は、図 1に示すように、増幅回路 21と、増 幅回路 21の入力端子と出力端子との間に並列に接続され帰還ループを構成する圧 電素子 22と、帰還ループを構成する抵抗 23と、増幅回路 21の入力端子および出力 端子にそれぞれ接続され、与えられる制御電圧に応じて容量値が変化する可変容 量素子 24、 25と、アナログ演算回路 26とを有している。圧電素子 22は、例えば、表 面弾性波圧電素子、水晶発振子、セラミック振動子、等である。
[0026] ここで、増幅回路 21、可変容量素子 24、 25、アナログ演算回路 26などは、同一基 板上に形成し、 IC内に内蔵するようにしても良い。これらの構成については、以下の 各実施形態においても同様である。
そして、この第 1実施形態では、可変容量素子 24に制御電圧 Vcを印力!]してその容 量値を変化させるとともに、アナログ演算回路 26は制御電圧 Vcに基づいてそれに従 う所望の従制御電圧（以下、制御電圧という） Vcsを生成し、この生成した制御電圧 V csを可変容量素子 25に印加してその容量値を変化させるようになつている。
[0027] 第 1実施形態におけるアナログ演算回路 26としては、制御電圧 Vcを入力とし、その 制御電圧 Vcとは異なる所望の制御電圧 Vcsを生成する回路であれば、その回路構 成は問わない。
図 2は、アナログ演算回路 26の具体的な回路例を示す。このアナログ演算回路 26 は、抵抗 261、抵抗 262、直流電圧源 263、入力端子 264、および出力端子 265を 備えている。そして、抵抗 261の両端が入力端子 264と出力端子 265に接続されて いる。また、抵抗 262と直流電圧源 263は直列接続され、その一端側が出力端子 26 5に接続され、その他端側が接地されている。
[0028] このような構成力もなるアナログ演算回路 26では、抵抗 261、抵抗 262、および直 流電圧源 263の各値またはその一部の値を変えることで、入力端子 264に入力され る制御電圧 Vcとは異なる所望の制御電圧 Vcsを出力端子 265から得ることができる 図 3は、第 1実施形態に使用される可変容量素子 24および可変容量素子 25の構 成例を示す。
[0029] この可変容量素子 24、 25は、それぞれ MOSトランジスタ Mlからなり、キャパシタ C 1を含んでいる。 MOSトランジスタ Mlは、可変容量素子 24または可変容量素子 25 に使用される場合に応じて、そのドレイン端子が増幅回路 21の入力端子または出力 端子に接続される。
また、 MOSトランジスタ Mlのソース端子は、キャパシタ C1を介して接地されるよう になっている。さらに、 MOSトランジスタ Mlは、可変容量素子 24または可変容量素 子 25に使用される場合に応じて、そのゲート端子に制御電圧 Vcまたはアナログ演算 回路 26からの制御電圧 Vcsが印加されるようになって 、る。
[0030] このような構成からなる可変容量素子 24では、 MOSトランジスタ Mlのゲート端子 に印加される制御電圧 Vcによってその容量値が変化する。また、可変容量素子 25 では、 MOSトランジスタ Mlのゲート端子に印加されるアナログ演算回路 26からの制 御電圧 Vcsによってその容量値が変化する。
図 3に示すような接続方法の場合、ゲート端子に印加される制御電圧に対して、可 変容量素子 24、 25の容量変化は正の極性で変化する。すなわち、ゲート端子に印 カロされる制御電圧の増大にともない可変容量素子の容量値は大きくなる。
(第 2実施形態）
本発明の電圧制御発振器の第 2実施形態の構成について、図 4を参照して説明す る。
[0031] この第 2実施形態に係る電圧制御発振器は、図 4に示すように、増幅回路 21と、増 幅回路 21の入力端子と出力端子との間に並列に接続され帰還ループを構成する圧 電素子 22と、帰還ループを構成する抵抗 23と、増幅回路 21の入力端子および出力 端子にそれぞれ接続され、与えられる制御電圧に応じて容量値が変化する可変容 量素子 24、 25と、アナログ演算回路 26とを有している。
そして、この第 2実施形態では、可変容量素子 25に制御電圧 Vcを印加してその容 量値を変化させるとともに、アナログ演算回路 26は制御電圧 Vcに基づいて制御電 圧 Vcsを生成し、この生成した制御電圧 Vcsを可変容量素子 24に印加してその容量 値を変化させるようになって!/、る。
[0032] すなわち、この第 2実施形態と第 1実施形態との差異は、制御電圧 Vcを可変容量 素子 24から可変容量素子 25に印加するように変更するとともに、この変更に合わせ てアナログ演算回路 26の制御電圧 Vcsを可変容量素子 25から可変容量素子 24に 印加するように変更した点である。
なお、第 2実施形態のその他の構成は第 1実施形態と同様であり、かつ、図 2や図 3 の各具体例も使用可能である。
(第 3実施形態） 本発明の電圧制御発振器の第 3実施形態の構成について、図 5 (a) (b)を参照して 説明する。
[0033] この第 3実施形態に係る電圧制御発振器は、図 5 (a)または (b)に示すように、増幅 回路 21と、増幅回路 21の入力端子と出力端子との間に並列に接続され帰還ループ を構成する圧電素子 22と、帰還ループを構成する抵抗 23と、増幅回路 21の入力端 子および出力端子にそれぞれ接続され、与えられる制御電圧に応じて容量値が変 化する可変容量素子 24、 25と、機能 (動作)の異なるアナログ演算回路 26、 27とを 有している。
[0034] そして、この第 3実施形態では、図 5 (a)に示すように、アナログ演算回路 26は、制 御電圧 Vcに基づいてそれに従う所望の従制御電圧（以下、制御電圧という） Vcslを 生成し、この生成した制御電圧 Vcslを可変容量素子 24に印加してその容量値を変 化させるようになつている。また、アナログ演算回路 27は、制御電圧 Vcに基づいてそ れに従う所望の従制御電圧 (以下、制御電圧という) Vcs2を生成し、この生成した制 御電圧 Vcs2を可変容量素子 25に印加してその容量値を変化させるようになつてい る。
[0035] または、図 5 (b)に示すように、アナログ演算回路 26は、制御電圧 Vcに基づいてそ れに従う所望の制御電圧 Vcslを生成し、この生成した制御電圧 Vcslを可変容量素 子 24に印加してその容量値を変化させるようになつている。また、アナログ演算回路 27は、アナログ演算回路 26で生成した制御電圧 Vcslに基づいてそれに従う所望の 制御電圧 Vcs2を生成し、この生成した制御電圧 Vcs2を可変容量素子 25に印加し てその容量値を変化させるようになって 、る。
[0036] ここで、第 1実施形態のアナログ演算回路 26、 27は、第 1実施形態のアナログ演算 回路 26と同様に構成され、図 2に示す具体例も使用できる。また、第 3実施形態の可 変容量素子 24、 25は、第 1実施形態の可変容量素子 24、 25と同様に構成され、図 3示す具体例も使用できる。
(第 4実施形態）
本発明の電圧制御発振器の第 4実施形態の構成について説明する。
[0037] この第 4実施形態に係る電圧制御発振器は、上記の第 1〜第 3実施形態のうちのい ずれかの実施形態において、アナログ演算回路 26またはアナログ演算回路 27を、 0 以外の実数倍の利得を有するアナログ演算回路で構成するようにしたものである。 なお、この第 4実施形態のその他の部分の構成は、上記の第 1〜第 3実施形態の 構成と同様であるので、その説明は省略する。
図 6は、第 4実施形態に係る前述のアナログ演算回路の構成の一例である。
[0038] 図 6のアナログ演算回路は、差動増幅回路（演算増幅器） 601と、直流電圧源 602 と、抵抗 603と、抵抗 604と、を備えた正転増幅回路からなり、抵抗 603の値と抵抗6 04の値の比によって、その回路の利得を変化させることができるようになつている。ま た、直流電圧源 602には、直流電圧を印加するようになっている。
さらに詳述すると、差動増幅回路 601の +入力端子は入力端子 605と接続され、そ の入力端子 605に制御電圧 Vcが印加されるようになっている。また、直流電圧源 60 2と抵抗 603とは直列に接続され、この直列回路の一端側は接地され、その他端側 は差動増幅回路 601の？入力端子に接続されている。さらに、差動増幅回路 601の？ 入力端子とその出力端子との間には抵抗 604が接続され、かつ、差動増幅回路 601 の出力端子が出力端子 606と接続され、その出力端子 606から制御電圧 Vcsが出 力されるようになっている。
[0039] ここで、第 4実施形態に係るアナログ演算回路としては、回路の利得 (制御電圧 Vcs Z制御電圧 Vc)が、 0以外の実数倍の利得を有する回路であれば、その回路構成 は問わない。
(第 5の実施形態）
本発明の電圧制御発振器の第 5実施形態の構成について説明する。
この第 5実施形態に係る電圧制御発振器は、上記の第 1〜第 3実施形態のうちのい ずれかの実施形態において、アナログ演算回路 26またはアナログ演算回路 27を、 0 以外の実数倍の利得を有し、かつ、入力電圧と出力電圧の動作中心電圧間にオフ セット電位差を生成させるアナログ演算回路で構成するようにしたものである。
[0040] なお、この第 5実施形態のその他の部分の構成は、上記の第 1〜第 3実施形態の 構成と同様であるので、その説明は省略する。
第 5実施形態に係る上記のアナログ演算回路において、入力電圧と出力電圧の動 作中心電圧間のオフセット電位差を生成させる方法は、例えば、図 6における直流電 圧源 602の電圧を入力電圧の動作中心電圧とは異なる電圧を印加することで実現 できる。
ここで、第 5の実施形態に係るアナログ演算回路としては、 0以外の実数倍の利得 を有し、かつ、入力電圧と出力電圧の動作中心電圧間にオフセット電位差を持たせ る回路であれば、その回路構成は問わない。
(第 6の実施形態）
本発明の電圧制御発振器の第 6実施形態の構成について説明する。
[0041] この第 6実施形態に係る電圧制御発振器は、上記の第 1〜第 5実施形態のうちのい ずれかの実施形態において、アナログ演算回路 26またはアナログ演算回路 27を、 抵抗と増幅回路によって構成されるアナログ演算回路としたものである。
なお、この第 6実施形態のその他の部分の構成は、上記の第 1〜第 5実施形態の 構成と同様であるので、その説明は省略する。
第 6実施形態に係るアナログ演算回路としては、図 6のような回路構成だけではなく 、抵抗と増幅回路力も構成されている回路であれば、その回路構成は問わず、例え ば図 7のような回路構成でも良い。
[0042] 図 7は、第 6実施形態に係るアナログ演算回路の構成の一例である。
図 7のアナログ演算回路は、差動増幅回路 701と、直流電圧源 702と、抵抗 703と 、抵抗 704とを備えた反転増幅回路力もなる。そして、抵抗 703の値と抵抗 704の値 の比によって、その回路の利得を変化させることができ、かつ、直流電圧源 702の電 圧値によって、入力電圧と出力電圧の間のオフセット電圧差を調整できるようになつ ている。
[0043] このアナログ演算回路は、抵抗 703の抵抗値を Rl、抵抗 704の抵抗値を R2とする と、その利得は？ (R2ZR1)であり、入力電圧と出力電圧の極性が異なる。このため、 可変容量素子の制御電圧に対する容量変化の極性を増幅回路の入力側と出力側 の可変容量素子で、異なる極性にする必要がある。
例えば、図 8のような可変容量素子を用いる場合、増幅回路の入力側あるいは出力 側の可変容量素子の接続方法としては、図 8におけるゲート端子を増幅回路側端子 に接続すると共に、ソース'ドレイン共通端子に制御電圧を印加することで、制御電 圧に対して正の容量変化を行わせる。かつ、もう一方の可変容量素子の接続方法と しては、ソース'ドレイン共通端子を増幅回路側端子に接続すると共に、ゲート端子に 制御電圧を印加することで、制御電圧に対して負の容量変化を行わせる。これにより 、増幅回路の入力側および出力側の可変容量素子の容量変化の極性を等価的に 一致させることができる。
[0044] あるいは、増幅回路の入力側および出力側での可変容量素子の接続方法は同じ 接続とし、図 7のアナログ演算回路を図 9に示す回路に変更することで、入力側およ び出力側の可変容量素子の制御電圧を同一極性にすることができ、結果として制御 電圧に対する容量変化の極性は入力側および出力側で一致する。
図 9のアナログ演算回路は、差動増幅回路 901、直流電圧源 902、抵抗 903、およ び抵抗 904を備えた第 1の反転増幅回路と、差動増幅回路 905、直流電圧源 902、 抵抗 906、および抵抗 907を備えた第 2の反転増幅回路とを 2段接続し、全体として 正転増幅回路を構成するようにした。
[0045] そして、抵抗 903、 904、 906、 907の各値を変えることによってその回路全体の禾 IJ 得を変化させることができ、かつ、直流電圧源 902の電圧値によって、入力電圧と出 力電圧の間のオフセット電圧差を調整できるようになって!/、る。
このような構成カゝらなるアナログ演算回路は、抵抗 903の抵抗値を Rl、抵抗 904の 抵抗値を R2、抵抗 906の抵抗値を R3、抵抗 907の抵抗値を R4とすると、利得は (R 2/R1) X (R4ZR3)であり、入力電圧と出力電圧の極性は同一となる。
[0046] なお、上記の実施形態において使用する可変容量素子としては、図 3や図 8で示 す MOSトランジスタの他に図 10で示すような MOSトランジスタ、あるいは可変容量 ダイオードのいずれを採用してもよい。また、増幅回路の入力側、出力側、あるいは 入出力両側に接続する各可変容量素子数は任意の 1以上の整数でょ 、。さらには、 入力側、出力側、あるいは入出力両側に、可変容量素子と共に固定容量を用いるよ うにしても良い。
(実施形態の動作例）
次に、本発明の実施形態の動作例について説明する。 [0047] ここで、この実施形態の動作例として、第 5実施形態の動作を説明するが、第 5実施 形態は第 1実施形態の構成を基本とするので、図 1および図 6を参照して説明する。 この実施形態では、増幅回路 21の入力端子および出力端子における発振波形は 異なる振幅をもち、また動作中心電圧も異なる。そこで、動作の理解の容易化のため 、図 1における、入力端子 Xおよび出力端子 Yでの発振時の波形が図 11の場合を一 例として挙げる。
[0048] また、図 1において、制御電圧 Vcをアナログ演算回路 26に介さずに、出力側の可 変容量素子 25に入力側の可変容量素子 24と同一の制御電圧を印加した場合にお いて、可変容量素子 24および可変容量素子 25の制御電圧に対する容量変化を、 図 12にそれぞれ示す。なお、可変容量素子 24、 25は、図 3に示す回路構成を採用 した。
図 12によれば、入力側の可変容量素子 24の容量は、制御電圧 Vcが 0. 9〔V〕付 近から増大し、制御電圧 Vcが 1. 7〔V〕付近まで増大し続ける。一方、出力側の可変 容量素子 25の容量は、制御電圧 Vcが 1. 4〔V〕付近力も増大し、制御電圧 Vcが 2. 5〔V〕付近まで増大し続ける。
[0049] 従って、入力側および出力側の可変容量素子 24、 25の合成容量の制御電圧 Vc に対する容量変化は図 13のようになり、制御電圧 Vcに対する負荷容量変化の直線 '性が悪くなる。
ここで、図 1における、アナログ演算回路 26の利得およびオフセット電圧を調整し、 出力側の可変容量素子 25の容量が変化する区間が、入力側の可変容量素子 24の 容量が変化する制御電圧の区間になるような制御電圧 Vcsをアナログ演算回路 26 で生成させ、これを出力側の可変容量素子 25に印加する。
[0050] 換言すると、アナログ演算回路 26は、制御電圧に対する可変容量素子 24、 25の 容量変化を入出力側で一致させるための制御電圧 Vcsを、制御電圧 Vcに従って生 成し、これを可変容量素子 25に印加する。
すなわち、アナログ演算回路 26は、入力される制御電圧に対する可変容量素子 2 4の容量値の変化開始点と、入力される制御電圧に対する可変容量素子 25の容量 値の変化開始点とがー致し、かつ、入力される制御電圧に対する可変容量素子 24 の容量値の変化終了点と、入力される制御電圧に対する可変容量素子 25の容量値 の変化終了点とがー致するような所望の制御電圧 Vcsを生成する。
[0051] 次に、制御電圧 Vcsの決定方法について、図 1、図 3、図 11、および図 12を参照し て具体的に説明する。
図 1に示す可変容量素子 24が図 3の回路構成の場合には、 MOSトランジスタ Mlの ゲート端子に制御電圧 Vcが印加され、そのドレイン端子は動作中心電圧が 0. 5V、 波形の最大 ·最小の電圧差 Vpp (以下、 Vppと表記する）が 0. 6Vとなる（図 11 (A)参 照)。このとき、そのドレイン端子の最小電圧は 0. 2Vで、最大電圧は 0. 8Vであるた め、可変容量素子 24(MOSトランジスタ)の閾値電圧を Vt[V]とすると、可変容量素 子 24は制御電圧 Vcが 0. 2+Vt[V]で容量変化を開始し、 0. 8+Vt[V]で容量変 化を終了する。その容量変化の中心電圧は、発振振幅の動作中心電圧 0. 5V+Vt [V]である。
[0052] また、図 1に示す可変容量素子 25が図 3の回路の場合には、 MOSトランジスタ Ml のゲート端子にはアナログ演算回路 26で生成される制御電圧 Vscが印加され、その ドレイン端子は動作中心電圧が 1. OV、 Vppが 1. OVとなる（図 11 (B)参照)。このと き、そのドレイン端子の最小電圧は 0. 5Vで、最大電圧は 1. 5Vであるため、可変容 量素子 25 (MOSトランジスタ）の閾値電圧を Vtとすると、可変容量素子 25は制御電 圧 Vscが 0. 5+Vt[V]で容量変化を開始し、 1. 5+Vt[V]で容量変化を終了する。 その容量変化の中心電圧は、発振振幅の動作中心電圧の 1. 0+Vt[V]である。
[0053] いま、可変容量素子 24、 25の閾値電圧 Vtを 0. 7Vとすれば、可変容量素子 24は 、制御電圧 Vcが 0. 9V力 容量変化を開始し、 1. 5Vで容量変化を終了する。容量 変化の中心電圧は 1. 2Vである。また、可変容量素子 25は、制御電圧 Vcsが 1. 2V 力 容量変化を開始し、 2. 2Vで容量変化を終了すると考えられる。容量変化の中 心電圧は 1. 7Vである。容量変化の開始電圧および終了電圧の付近は、可変容量 素子の容量変化が微小に変化する領域のため、その開始電圧と終了電圧は若干異 なる値となる力 図 12の容量変化とほぼ一致する。
[0054] つまり、可変容量素子 24は制御電圧 Vcが 1. 2±0. 3Vの範囲において容量変化 が生じ、可変容量素子 25はアナログ演算回路 26で生成される制御電圧 Vcsが 1. 7 ±0. 5Vの範囲において容量変化が生じる。
つまり、可変容量素子 24、 25の容量変化は、可変容量素子が接続されている発振 端子 (増幅回路 21の入出力端子)の波形によって決定される。可変容量素子 24、 2 5において、その容量変化が行われる制御電圧の区間 Dは、次の（2)式のようになる
D= (発振波形の動作中心電圧 +可変容量素子の閾値電圧）士発振波形の VppZ 2· · · (2)
前述のように、可変容量素子 24の容量変化が行われる制御電圧 Vcは 1. 2±0. 3 Vであり、可変容量素子 25の容量変化が行われる制御電圧 Vcsは 1. 7±0. 5Vであ るため、 Vc=Vcsの場合には、図 12に示すように容量変化が一致しなくなる。
[0055] そこで、制御電圧 Vcが 1. 2V±0. 3Vとなる区間において、制御電圧 Vcsが 1. 7
±0. 5Vとなるようにアナログ演算回路 26の利得およびオフセット (オフセット電位差 )を調整する。
ここで、アナログ演算回路 26の利得を Ga、そのオフセット（オフセット電位差）を Oa とし、また、制御電圧 Vcの基準電圧を Vccとすると、制御電圧 Vcを入力とした場合の アナログ演算回路 26の制御電圧（出力電圧) Vcsは、次の（3)式で表される。
[0056] Vcs= (Vc-Vcc) X Ga+ (Vcc + Oa) · · · (3)
利得 Gaは、制御電圧 Vcが ±0. 3Vの区間において、制御電圧 Vcsが ±0. 5V変 化すれば良いので、次のようになる。
Ga=0. 5/0. 3 = 1. 67
また、オフセット Oaは、制御電圧 Vcの基準電圧が 1. 2Vにおいて、制御電圧 Vcs の基準電圧が 1. 7Vになれば良いので、次のようになる。
[0057] Oa= l. 7- 1. 2 = 0. 5 [V]
従って、これらを（3)式に代入すると、制御電圧 Vcsは、次のようになる。 Vcs= (Vc- l. 2) X I . 67+ (1. 2 + 0. 5)
= (Vc X l. 67) -0. 304
ここで、アナログ演算回路 26の利得 Gaとオフセット Oaを個々に変化させた場合に ついて説明する。 [0058] 利得 Gaのみを 1. 67よりも大きくすると、制御電圧 Vcが変化する範囲 ±0. 3Vの間 に制御電圧 Vcsは ±0. 5Vより大きく変化するため、可変容量素子 25の容量変化が 急峻となる。
また、オフセット Oaを 0. 5Vよりも大きくすると、制御電圧 Vcが 1. 2Vの場合に制御 電圧 Vcsは 1. 7Vよりも大きくなるため、可変容量素子 25の制御電圧 Vcに対する、 容量変化の開始電圧および終了電圧が等価的に小さくなる。
[0059] つまり、可変容量素子 24、 25の制御電圧 Vcに対する容量変化を一致させるため には、アナログ演算回路 26の利得 Gaとオフセット Oaを共に調整する必要がある。 さらに詳述すると、可変容量素子 24、 25の容量変化が行われる区間は（2)式で表 わされるので、アナログ演算回路 26の利得 Gaは、可変容量素子 24、 25がそれぞれ 接続されている発振端子の Vppの比で、求められる。つまり、利得 Gaは、次のように して求められる。
[0060] Ga= (可変容量素子 25が接続されて 、る端子の発振振幅の Vpp) / (可変容量素 子 24が接続されている端子の発振振幅の Vpp) = 1. 0/0. 6 = 1. 67
同様にアナログ演算回路 26のオフセット Oaは、可変容量素子 24、 25がそれぞれ 接続されている発振端子の動作中心電圧の差で求められる。つまり、オフセット Oaは 、次のようにして求められる。
Oa= (可変容量素子 25が接続されている端子の動作中心電圧） （可変容量素 子 24が接続されている端子の発振振幅の動作中心電圧） = 1. 0-0. 5 = 0. 5〔V〕 このような性質を利用すれば、後述のように、発振波形をモニタで観察することでァ ナログ演算回路 26の利得およびオフセット電位差を調整することができる。
[0061] 図 14に、アナログ演算回路 26に入力される制御電圧 Vcとアナログ演算回路 26で 生成される制御電圧 Vcsとの関係の一例を示す。
アナログ演算回路 26として、図 6の回路を用いる場合には、抵抗 603の抵抗値を R 1、抵抗 604の抵抗値を R2とすると、利得 Gaは次の（4)式のようになる。
Ga= l + (R2/Rl) - - - (4)
従って、 R1と R2の関係は、 Rl :R2 = 1 : 0. 67となる。
[0062] また、直流電圧源 602に印加する電圧 VI、すなわち直流電圧源 602が生成する 電圧 VIは、次の（5)式から VI =0. 454〔V〕のようになる。
Vl = 1.2—（1.7— 1.2) X (Rl/R2) =0.454- - - (5)
アナログ演算回路 26のこのような動作の結果、制御電圧 Vcに対する増幅回路 21 の入力側および出力側の可変容量素子 24、 25の容量変化は、図 15に示すようにほ とんど一致させることができる。
[0063] これにより、この実施形態では、図 16に示すように、制御電圧に対する合成容量の 変化をほとんど直線とすることができるため、制御電圧に対する発振周波数の変化の 線形性が大幅に向上する。
ここで、制御電圧に対する発振周波数の変化率を下げたい場合は、以下のように すれば良い。
例えば、アナログ演算増幅回路 26の直流電圧源 602の電圧を調整することで（図 6 参照）、生成する制御電圧 Vcsの電圧値を小さくし、入力側の可変容量素子 24の容 量変化を先に行わせ、その後、出力側の可変容量素子 25の容量変化を行うようにす る。あるいは、制御電圧 Vcsの電圧値を大きくし、出力側の可変容量素子 25の容量 変化を先に行わせ、その後、入力側の可変容量素子 24の容量変化を行うようにする 。このようにすれば、制御電圧に対する発振周波数の変化率を下げることができる。
[0064] この際に、アナログ演算回路 26の利得を調整することで、制御電圧に対する発振 周波数の変化の線形性を保つことができる。
以上、図 1および図 6を参照して、第 5実施形態の動作について説明した力 その 他の実施形態においても回路動作は同様である。
例えば、図 4に示す構成による実施形態の場合には、入力側の可変容量素子 24 の容量変化が、出力側の可変容量素子 25の容量変化に応じた変化をするような、制 御電圧 Vcsをアナログ演算回路 26によって生成させることで、図 1の回路構成の場 合と同様な効果が得られる。また、前述のように、アナログ演算回路 26の利得および オフセットを調整することで、制御電圧に対する周波数変化率を下げることも可能で ある。
[0065] さらに、図 5 (a) (b)の回路構成を有する実施形態においては、アナログ演算回路 2 6、 27が生成する制御電圧 Vcsl、 Vcs2を制御電圧 Vcよりも小さな電圧（あるいは大 きな電圧）とすることで、制御電圧 Vcに対する容量変化の線形性を保ったまま、制御 電圧 Vcに対する容量変化の変化区間を変えることができ、また、周波数の変化率を 調整することができる。
図 1の回路構成で入力側と出力側の可変容量素子 24、 25の容量変化を一致させ た場合の負荷容量変化が図 16のようになることは前述した通りである力 この場合の 容量変化は、制御電圧 Vcが 1.2 ± 0.3Vの範囲で行われて!/、る。
[0066] 例えば、容量変化の区間を制御電圧 Vcが 1.5± 1.5Vにしたい場合、図 5の回路構 成を用い、可変容量素子 24、 25に入力する制御電圧 Vcsl、 Vcs2を調整すれば、 可能である。
可変容量素子 24は制御電圧 Vcslが 1.2±0.3Vの区間で容量変化し、また、可変 容量素子 25は制御電圧 Vcs2が 1.7±0.5Vの区間で容量変化する。よって、 Vc = l • 5± 1.5Vに対して、 Vcsl = 1.2±0.3V、 Vcs2= 1.7±0.5Vを出力するようにアナ ログ演算回路 26、 27の利得およびオフセットを調整すれば、負荷容量の容量変化 の変化区間を変えることができ、容量変化の変化率 (つまり、周波数の変化率)を調 整することができる。
[0067] すなわち、上記の条件を満たす調整をするためには、図 5 (a)の回路構成の場合に は、アナログ演算回路 26の利得 Galおよびオフセット Oalは、 Gal =0. 3/1. 5 = 0. 2とし、 Oal = l. 2- 1. 5=— 0. 3〔V〕とする。また、アナログ演算回路 27の禾 IJ得 Ga2および才フセット Oa2は、 Ga2 = 0. 5/1. 5 = 1/3とし、 Oa2= l. 7—1. 5 = 0 . 2〔V〕とする。
一方、図 5 (b)の回路構成の場合には、アナログ演算回路 26の利得 Galおよびォ フセット Oalは、 Gal = 0. 3/1. 5 = 0. 2とし、 Oal = l. 2— 1. 5=— 0. 3〔V〕とす る。また、アナログ演算回路 27の利得 Ga2およびオフセット Oa2は、 Ga2 = 0. 5/0 . 3 = 5/3とし、 Oa2= l. 7—1. 2 = 0. 5〔V〕とする。
[0068] さらに詳述すると、アナログ演算回路 26、 27の利得 Gal、 Ga2は、可変容量素子 2 4、 25がそれぞれ接続されている発振端子の Vppの比で、求められる。
つまり、 Gal/Ga2は、次のように求めることができる。
GalZGa2= (可変容量素子 25が接続されている端子の発振振幅の Vpp) Z (可 変容量素子 24が接続されて 、る端子の発振振幅の Vpp)
従って、利得 Gal、 Ga2の一方を所望の値に固定すれば、他方も自ずと決めること ができる。
[0069] 同様にアナログ演算回路 26、 27のオフセット Oaは、可変容量素子 24、 25がそれ ぞれ接続されている発振端子の動作中心電圧の差で、求められる。
つまり、オフセット Oaは、次のように求めることができる。
Oa= (可変容量素子 25が接続されている端子の動作中心電圧） （可変容量素 子 24が接続されている端子の発振振幅の動作中心電圧）
これらの性質を利用すれば、発振波形を観察することでアナログ演算回路 26、 27 の利得およびオフセットを調整することができる。
[0070] これは、発振波形の振幅が非常に大き!/、場合や非常に小さ 、場合、ある 、は低 、 電源電圧で動作させる場合において、有用である。
また、いずれの実施形態においても、全ての部品を IC内に含む必要はなぐ本方 式を用いることで前記実施形態の動作と同等の動作を達成することができる。つまり 、全ての回路構成部品は個別部品で構成しても良!ヽ。
さらにまた、いずれの実施形態においても、アナログ演算回路の利得およびオフセ ット電圧は、 IC内部からでも、あるいは外部のデジタル信号を用いることにより、 IC外 部からでも、調整することが可能である。
[0071] IC内部力も調整できることで、 ICの製造における特性ばらつきを抑えることができる また、 IC外部から調整できることで、 IC以外の構成部品の製造ばらつきを等価的に 抑えることができる。例えば、圧電素子と ICを組み合わせて回路を構成する場合、 IC の製造ばらつき (圧電素子以外の製造ばらつき）を、内部調整によって抑えたとして も、圧電素子の製造工程でのばらつきによって、組み合わせた回路の特性は、ばら つく。しかし、圧電素子のばらつきを打ち消すように外部力 ICを調整すれば、組み 合わせた回路の特性ばらつきを低減することが可能である。
[0072] アナログ演算回路の利得およびオフセットの調整方法は、例えば、図 6の回路にお ける抵抗 603、 604の値や直流電圧源 602の値を制御するスィッチを揮発性メモリや 不揮発性メモリ等によって、制御することにより、外部信号によって、前記スィッチを 切り替えることで、抵抗 603、 604の抵抗値や直流電圧源 602の値を変更し、前記ァ ナログ演算回路の利得およびオフセットを調整することも可能である。
(第 7の実施形態）
本発明の電圧制御発振器の第 7実施形態の構成について説明する。
[0073] この第 7実施形態に係る電圧制御発振器は、上記の第 1〜第 5実施形態のうちのい ずれかの実施形態において、増幅回路 21の入力端子および出力端子における波 形をモニタするようにし、また、そのモニタに応じてアナログ演算回路 26あるいはアナ ログ演算回路 27の利得およびオフセットを調整また制御できるようにし、さらにその調 整または制御をメモリなどによって行うようにしたものである。なお、この第 7実施形態 のその他の部分の構成は、上記の第 1〜第 5実施形態の構成と同様であるので、そ の説明は省略する。
[0074] 図 23は、第 7の実施形態の具体的な構成を示す。また、図 24は、図 23におけるァ ナログ演算回路の構成例を示す。
この第 7実施形態は、図 1に示す実施形態の構成を基本とし、さらに増幅回路 21の 入力端子 Xおよび出力端子 Yの各電圧波形を測定するモニタ (電圧測定装置) 31と、 このモニタ 31の電圧測定に基づいてアナログ演算回路 26の利得およびオフセットを それぞれ設定するメモリ 32と、を備えている。メモリ 32は、例えば、データが読み書き 自在な不揮発性メモリからなる。
[0075] ここで、第 7実施形態は、増幅回路 21の入力端子 Xおよび出力端子 Yの各電圧波 形を測定する 2つの測定端子（図示せず)を備え、その両測定端子にモニタ 31の測 定プローブなどを接続して、その電圧波形 (電圧値)を測定するようにしても良 ヽ。 アナログ演算回路 26は、図 24に示すように、差動増幅回路 601と、トランジスタな ど力も構成される電子ボリューム 607と、トランジスタなど力も構成される電子ボリユー ム 608と、を備えている。
[0076] 電子ボリューム 607は、差動増幅回路 601の入力抵抗と帰還抵抗との比率、すな わち、アナログ演算回路 26の利得を可変させて所望の値に設定させるものである。こ のため、電子ボリューム 607は、その一端側が電子ボリューム 608の出力端子に接続 されるとともに、その他端側が差動増幅回路 601の出力端子に接続され、その中間タ ップがスィッチを介して差動増幅回路 601の—入力端子に接続されている。そして、 そのスィッチをメモリ 32からの制御信号 (制御データ）によって切り換えることにより、 電子ボリューム 607はアナログ演算回路 26の利得を所望の値に設定 (調整)できるよ うになつている。設定後は、その値はメモリ 32によって維持される。
[0077] 電子ボリューム 608は、アナログ演算回路 26のオフセット電位差の所望の値に設定
(制御）させるものである。このため、電子ボリューム 608は、その一端側に基準電圧 が供給され、その他端側が接地され、その中間タップがスィッチを介して電子ボリュ ーム 607の一端側に接続されている。そして、そのスィッチをメモリ 32からの制御信 号によって切り換えることにより、電子ボリューム 608の抵抗値を可変してアナログ演 算回路 26のオフセット電位差を所望の値に設定 (調整)できるようになって 、る。設定 後は、その値はメモリ 32によって維持される。
[0078] ここで、第 7実施形態を ICで構成する場合には、モニタ 31で測定した波形をー且 I C外部に出力し、メモリ 32にフィードバックしても良いし、 IC外部に出力せず IC内で 処理しても良い。また、メモリ 32の値を IC外部からも設定できるようにすれば、アナ口 グ演算回路 26の利得とオフセット電位差を任意に調整できる。
次に、このような構成力もなる第 7実施形態において、所望の特性を持つ電圧制御 発振器を設計 (作成)する手順の一例について、図 23、図 24を参照して説明する。
[0079] まず、図 23に示す電圧制御発振器を発振状態とし、増幅回路 21の入力端子 Xお よび出力端子 Yの両各電圧波形 (電圧値)を、モニタ 31を用いて測定する。
引き続き、その測定した両電圧値に基づき、アナログ演算回路 26が生成する所望 の制御電圧 Vcsを決定する。この決定は、上記のように、入力される制御電圧 Vcに 対する可変容量素子 24の容量値の変化と、その入力される制御電圧 Vcに対する可 変容量素子 25の容量値の変化とがー致するような所望の制御電圧 Vcsとする。
[0080] さらに、モニタ 31で上記の両電圧波形を測定 (監視)しつつ、アナログ演算回路 26 がその決定した所望の制御電圧 Vcsを生成するように、アナログ演算回路 26の利得 とオフセット電位差の各値を設定する。これらの各値の設定は、アナログ演算回路 26 の電子ボリューム 607、 608のスィッチを、メモリ 32からの制御信号でそれぞれ切り換 えることによって行う。
このような手順により電圧制御発振器を設計すると、可変容量素子 24の容量値と可 変容量素子 25の容量値との合成容量値の変化力 入力された制御電圧 Vcに対し て線形にすることができる。
産業上の利用の可能性
本発明によれば、増幅回路の入力側端子および出力側端子における発振振幅の 違いや動作中心電圧の違いに応じて、入力側および出力側の各可変容量素子に対 して異なる制御電圧を印加しているため、制御電圧に対する可変容量素子の容量変 化を入力側および出力側で一致させることができ、結果として、負荷容量変化を制御 電圧に対して線形とすることが可能である。
また、本発明によれば、入力側、出力側それぞれの可変容量素子に印加する電圧 間のオフセット電位差を大きくすることで、制御電圧に対する容量変化の線形性を保 つたまま、制御電圧に対する周波数変化率を調整することも可能である。

Claims

請求の範囲
[1] 増幅回路と、
その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧 電素子と、
前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量 値が変化する第 1及び第 2の可変容量素子と、
入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧 を前記第 1および前記第 2の可変容量素子の少なくとも一方に印加するアナログ演 算回路と、を備え、
前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成する ことを特徴とする電圧制御発振器。
[2] 前記第 1および前記第 2の可変容量素子のうちのいずれか一方に前記入力される 制御電圧を印加するとともに、そのうちの他方に前記アナログ演算回路で生成される 前記所望の制御電圧を印加することを特徴とする請求項 1に記載の電圧制御発振器
[3] 前記アナログ演算回路は、
前記入力される制御電圧に基づいて所望の第 1制御電圧を生成する第 1アナログ 演算回路と、
前記入力される制御電圧に基づいて所望の第 2制御電圧を生成する第 2アナログ 演算回路と、を有し、
前記第 1および前記第 2の可変容量素子のうちのいずれか一方に前記第 1制御電 圧を印加するとともに、そのうちの他方に前記第 2制御電圧を印加することを特徴と する請求項 1に記載の電圧制御発振器。
[4] 前記アナログ演算回路は、
前記入力される制御電圧に基づいて所望の第 3制御電圧を生成する第 3アナログ 演算回路と、
前記第 3制御電圧に基づいて所望の第 4制御電圧を生成する第 4アナログ演算回 路と、を有し、 前記第 1および前記第 2の可変容量素子のうちのいずれか一方に前記第 3制御電 圧を印加するとともに、そのうちの他方に前記第 4制御電圧を印加することを特徴と する請求項 1に記載の電圧制御発振器。
[5] 前記入力される制御電圧が基準電圧 Vclを基準に士 VIの範囲で変化し、前記所 望の制御電圧が基準電圧 Vc2を基準に士 V2の範囲で変化するとき、
前記アナログ演算回路の利得が V2ZV1、オフセット電位差が (Vc2—Vcl)であ ることを特徴とする請求項 2に記載の電圧制御発振器。
[6] 前記入力される制御電圧が基準電圧 Vclを基準に士 VIの範囲で変化し、前記第 1制御電圧が基準電圧 Vc5を基準に士 V5の範囲で変化し、前記第 2制御電圧が基 準電圧 Vc6を基準に士 V6の範囲で変化するとき、
前記第 1アナログ演算回路の利得が V5ZV1、オフセット電位差が (Vc5— Vcl)で あり、前記第 2アナログ演算回路の利得が V6ZV1、オフセット電位差が (Vc6—Vc 1)であることを特徴とする請求項 3に記載の電圧制御発振器。
[7] 前記入力される制御電圧が基準電圧 Vclを基準に士 VIの範囲で変化し、前記第 3制御電圧が基準電圧 Vc7を基準に士 V7の範囲で変化し、前記第 4制御電圧が基 準電圧 Vc8を基準に士 V8の範囲で変化するとき、
前記第 3アナログ演算回路の利得が V7ZV1、オフセット電位差が (Vc7— Vcl)で あり、前記第 4アナログ演算回路の利得が V8ZV7、オフセット電位差が (Vc8—Vc 7)であることを特徴とする請求項 4に記載の電圧制御発振器。
[8] 前記入力端子および出力端子の発振振幅がそれぞれ V3、 V4、前記入力端子お よび出力端子の動作中心電圧がそれぞれ Vc3、 Vc4のとき、
前記アナログ演算回路の利得が V4ZV3、オフセット電位差が（Vc4— Vc3)であ ることを特徴とする請求項 2に記載の電圧制御発振器。
[9] 前記入力端子および出力端子の発振振幅がそれぞれ V3、 V4、前記入力端子お よび出力端子の動作中心電圧がそれぞれ Vc3、 Vc4のとき、
前記第 1アナログ演算回路の利得と前記第 2アナログ演算回路の利得との比が V4 ZV3、前記第 1アナログ演算回路のオフセット電位差と前記第 2アナログ演算回路 のオフセット電位差との差分が (Vc4— Vc3)であることを特徴とする請求項 3に記載 の電圧制御発振器。
[10] 前記入力端子および出力端子の発振振幅がそれぞれ V3、 V4、前記入力端子お よび出力端子の動作中心電圧がそれぞれ Vc3、 Vc4のとき、
前記第 4アナログ演算回路の利得が V4ZV3、前記第 4アナログ演算回路のオフ セット電位差が (Vc4— Vc3)であることを特徴とする請求項 4に記載の電圧制御発 振器。
[11] 前記アナログ演算回路は、
前記入力される制御電圧に対する前記第 1の可変容量素子の容量値変化と、前記 入力される制御電圧に対する前記第 2の可変容量素子の容量値変化と、がー致する ような所望の制御電圧を生成することを特徴とする請求項 1乃至請求項 10のいずれ 力に記載の電圧制御発振器。
[12] 前記アナログ演算回路は、
前記入力される制御電圧に対する前記第 1の可変容量素子の容量値の変化開始 点と、前記入力される制御電圧に対する前記第 2の可変容量素子の容量値の変化 開始点とがー致し、かつ前記入力される制御電圧に対する前記第 1の可変容量素子 の容量値の変化終了点と、前記入力される制御電圧に対する前記第 2の可変容量 素子の容量値の変化終了点とがー致するような所望の制御電圧を生成することを特 徴とする請求項 1乃至請求項 11のいずれかに記載の電圧制御発振器。
[13] 前記第 1の可変容量素子の容量値と前記第 2の可変容量素子の容量値との合成 容量値の変化が、前記入力された制御電圧に対して線形であることを特徴とする請 求項 1乃至請求項 11のいずれかに記載の電圧制御発振器。
[14] 前記アナログ演算回路は、前記利得及び前記オフセット電位差が可変であることを 特徴とする請求項 1乃至請求項 11のいずれかに記載の電圧制御発振器。
[15] 前記アナログ演算回路が ICの場合に、前記利得及び前記オフセット電位差が個々 の IC毎にそれぞれ異なる値が設定されていることを特徴とする請求項 1乃至請求項 1 1のいずれかに記載の電圧制御発振器。
[16] 前記増幅回路と、前記第 1および第 2の可変容量素子と、前記アナログ演算回路と は同一基板上に形成され、 IC内に内蔵されていることを特徴とする請求項 1乃至請 求項 11の 、ずれかに記載の電圧制御発振器。
[17] 前記圧電素子は、表面弾性波圧電素子であることを特徴とする請求項 1乃至請求 項 11の 、ずれかに記載の電圧制御発振器。
[18] 前記入力端子および前記出力端子の電圧をそれぞれ測定する電圧測定手段と、 前記測定した両電圧に基づき、前記アナログ演算回路の利得とオフセット電位差と を制御する制御手段と、
を備えたことを特徴とする請求項 1乃至請求項 11のいずれかに記載の電圧制御発 振器。
[19] 増幅回路と、前記増幅回路の入力端子と出力端子との間に接続され帰還ループを 構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接続され、制 御電圧に応じて容量値が変化する第 1および第 2の可変容量素子と、を備えた電圧 制御発振器において、
入力された制御電圧に対する前記第 1の可変容量素子の容量値変化と、前記入力 された制御電圧に対する前記第 2の可変容量素子の容量値変化とがー致するような 所望の制御電圧を、前記入力された制御電圧に基づいて生成し、
この生成した所望の制御電圧を前記第 1および第 2の可変容量素子のうちの少なく とも一方に印加することを特徴とする電圧制御発振器の制御電圧の生成印加方法。
[20] 前記電圧制御発振器の動作中にお!、て、
前記第 1可変容量素子の容量値と前記第 2の可変容量素子の容量値との合成容 量値の変化が、前記入力された制御電圧に対して線形であることを特徴とする請求 項 19に記載の電圧制御発振器の制御電圧の生成印加方法。
[21] 増幅回路と、前記増幅回路の入力端子と出力端子との間に接続され帰還ループを 構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接続され、制 御電圧に応じて容量値が変化する第 1および第 2の可変容量素子と、入力される制 御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第 1およ び前記第 2の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え た電圧制御発振器の設計方法であって、
前記入力端子および前記出力端子の電圧値をそれぞれ測定する工程と、 前記測定した両電圧値に基づき、前記入力される制御電圧に対する前記第 1の可 変容量素子の容量値変化と、前記入力される制御電圧に対する前記第 2の可変容 量素子の容量値変化と、がー致するような所望の制御電圧を決定する工程と、 前記アナログ演算回路が前記所望の制御電圧を生成するように、前記アナログ演 算回路の利得の値とオフセット電位差の値をそれぞれ設定する工程と、
を備えたことを特徴とする電圧制御発振器の設計方法。
前記第 1可変容量素子の容量値と前記第 2の可変容量素子の容量値との合成容 量値の変化が、前記入力された制御電圧に対して線形であることを特徴とする請求 項 21に記載の電圧制御発振器の設計方法。
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