JPS63202103A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPS63202103A JPS63202103A JP3343787A JP3343787A JPS63202103A JP S63202103 A JPS63202103 A JP S63202103A JP 3343787 A JP3343787 A JP 3343787A JP 3343787 A JP3343787 A JP 3343787A JP S63202103 A JPS63202103 A JP S63202103A
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- JP
- Japan
- Prior art keywords
- oscillation
- circuit
- inverter circuit
- inverter
- bias
- Prior art date
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- Pending
Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 76
- 238000010586 diagram Methods 0.000 description 8
- 239000013078 crystal Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
発振用のインバータ回路の出力端又は入力端に、該発振
用のインバータ回路の動作停止時に所定のバイアス電圧
を発生するバイアス回路が接続されている発振回路であ
って、該バイアス回路を付加することによって発振起動
時から発振が安定するまでの時間が短縮される。
用のインバータ回路の動作停止時に所定のバイアス電圧
を発生するバイアス回路が接続されている発振回路であ
って、該バイアス回路を付加することによって発振起動
時から発振が安定するまでの時間が短縮される。
本発明は発振回路に関し、特に発振子として水晶発振子
を用いた水晶発振回路に関する。
を用いた水晶発振回路に関する。
第６図は従来技術としての発振回路を例示するもので、
１は水晶発振子、２は抵抗、３は発振用のスリーステー
ト・コントロール可能なインバータであって、例えばＰ
チャネルトランジスタ３１゜３２とＮチャネルトランジ
スタ３３ 、３４とにより構成される。
１は水晶発振子、２は抵抗、３は発振用のスリーステー
ト・コントロール可能なインバータであって、例えばＰ
チャネルトランジスタ３１゜３２とＮチャネルトランジ
スタ３３ 、３４とにより構成される。
かかる発振回路の発振動作は、該発振用のインバータ回
路３に制御信号Ａが入力されることにより制御されるも
ので、該制御信号Ａは、該インバータ回路３を構成する
該Ｎチャネルトランジスタ３３に直接入力されるととも
に、該Ｐチャネルトランジスタ３２にはインバータ４を
介して入力される。したがって該制御信号Ａがロウレベ
ルである期間中は、該トランジスタ３２および３３がオ
フとなって該発振回路は動作停止の状態にあり（第７図
（ｂ）におけるフローティングの期間参照）、該制御信
号Ａがハイレベルとなる期間中は該トランジスタ３２お
よび３３がオンとなって該発振回路は発振動作を行う。
路３に制御信号Ａが入力されることにより制御されるも
ので、該制御信号Ａは、該インバータ回路３を構成する
該Ｎチャネルトランジスタ３３に直接入力されるととも
に、該Ｐチャネルトランジスタ３２にはインバータ４を
介して入力される。したがって該制御信号Ａがロウレベ
ルである期間中は、該トランジスタ３２および３３がオ
フとなって該発振回路は動作停止の状態にあり（第７図
（ｂ）におけるフローティングの期間参照）、該制御信
号Ａがハイレベルとなる期間中は該トランジスタ３２お
よび３３がオンとなって該発振回路は発振動作を行う。
かかる従来型の発振回路においては第７図（ａ）。
（ｂ）に示されるように、制御信号Ａがハイレベルから
ロウレベルに変化した時点で、該発振回路の出力電位が
例えばロウレベルしに低下した状態で発振動作を停止し
たとすると、次に再び該制御信号Ａがロウレベルからハ
イレベルに変化した時点では、該ロウレベルＬの出力状
態から発振動作を再開することになり、また逆に該発振
回路の出力電位が例えばハイレベルＨに上昇した状態で
発振動作を停止したとすると、次に再び発振動作を開始
するときには該ハイレベルＨの出力状態から発振動作を
再開することになる。
ロウレベルに変化した時点で、該発振回路の出力電位が
例えばロウレベルしに低下した状態で発振動作を停止し
たとすると、次に再び該制御信号Ａがロウレベルからハ
イレベルに変化した時点では、該ロウレベルＬの出力状
態から発振動作を再開することになり、また逆に該発振
回路の出力電位が例えばハイレベルＨに上昇した状態で
発振動作を停止したとすると、次に再び発振動作を開始
するときには該ハイレベルＨの出力状態から発振動作を
再開することになる。
したがってこのような場合には、該発振回路の出力側が
該ロウレベルまたはハイ、レベルの状態から、時間ｔを
経て中間レベルＭの状態に達し、その後にはじめて発振
動作を開始することになり、その結果制御信号Ａがハイ
レベルとなる発振起動時から安定した発振状態になるま
でには、かなりの長時間Ｔを要するという問題点がある
。
該ロウレベルまたはハイ、レベルの状態から、時間ｔを
経て中間レベルＭの状態に達し、その後にはじめて発振
動作を開始することになり、その結果制御信号Ａがハイ
レベルとなる発振起動時から安定した発振状態になるま
でには、かなりの長時間Ｔを要するという問題点がある
。
本発明はかかる問題点を解決するためになされたもので
、発振用のインバータ回路の出力端又は入力端に、該発
振用のインバータ回路の動作停止時に所定のバイアス電
圧を発生するバイアス回路が接続されている発振回路が
提供される。
、発振用のインバータ回路の出力端又は入力端に、該発
振用のインバータ回路の動作停止時に所定のバイアス電
圧を発生するバイアス回路が接続されている発振回路が
提供される。
すなわち第１図は、本発明の基本的構成を示す図であっ
て、所定レベルの制御信号Ａによって発振用のインバー
タ回路３の動作が停止しているときには、該制御信号Ａ
によってバイアス回路５が動作して所定レベル（例えば
上記中間レベルＭ）のバイアス電圧を発生するようにさ
れる。なお１は上記発振回路を構成する水晶発振子、２
は抵抗である。
て、所定レベルの制御信号Ａによって発振用のインバー
タ回路３の動作が停止しているときには、該制御信号Ａ
によってバイアス回路５が動作して所定レベル（例えば
上記中間レベルＭ）のバイアス電圧を発生するようにさ
れる。なお１は上記発振回路を構成する水晶発振子、２
は抵抗である。
上記構成によれば、該バイアス回路によって該発振回路
の出力側が、例えば上記中間レベルＭとなっている状態
で発振動作を開始することになり、したがって上記した
発振起動時から安定した発振状態になるまでの時間が第
５図Ｔ′に示されるように短縮される。
の出力側が、例えば上記中間レベルＭとなっている状態
で発振動作を開始することになり、したがって上記した
発振起動時から安定した発振状態になるまでの時間が第
５図Ｔ′に示されるように短縮される。
第２図は、本発明の１実施例としての発振回路の構成を
示すもので、上記第６図と共通する部分には共通する符
号が付されている。５は上記バイアス回路であって、第
３図に示されるようにＰチャネルトランジスタ５１ 、
５２とＮチャネルトランジスタ５３ 、５４とからなる
インバータ回路５０をそなえており、該Ｐチャネルトラ
ンジスタ５２のゲートには制御信号Ａが直接入力され、
一方該Ｎチャネルトランジスタ５３のゲートには該制御
信号Ａをインバータ４によって反転した信号Ｂが入力さ
れ、また該インバータ回路５００人、方何（Ｐチャネル
トランジスタ５１のゲートおよびＮチャネルトランジス
タ５４のゲート）および出力側（Ｐチャネルトランジス
タ５２とＮチャネルトランジスタ５３との接続点）とは
共に該発振用インバータ回路３の出力端Ｃに接続される
。
示すもので、上記第６図と共通する部分には共通する符
号が付されている。５は上記バイアス回路であって、第
３図に示されるようにＰチャネルトランジスタ５１ 、
５２とＮチャネルトランジスタ５３ 、５４とからなる
インバータ回路５０をそなえており、該Ｐチャネルトラ
ンジスタ５２のゲートには制御信号Ａが直接入力され、
一方該Ｎチャネルトランジスタ５３のゲートには該制御
信号Ａをインバータ４によって反転した信号Ｂが入力さ
れ、また該インバータ回路５００人、方何（Ｐチャネル
トランジスタ５１のゲートおよびＮチャネルトランジス
タ５４のゲート）および出力側（Ｐチャネルトランジス
タ５２とＮチャネルトランジスタ５３との接続点）とは
共に該発振用インバータ回路３の出力端Ｃに接続される
。
したがって上記制御信号Ａがフローティングとなってい
る期間（すなわち発振回路が発振動作を停止している期
間）中は、該Ｐチャネルトランジスタ５２とＮチャネル
トランジスタ５３とがオンとなって該インバータ回路５
０は動作状態となり、第４図に示されるように該インバ
ータ回路５０の入出力電圧ＶＩＮＶ。ｕ７特性と負荷特
性とによって定まる所定の中間レベルＭに、該出力端Ｃ
の電位を維持することになる。
る期間（すなわち発振回路が発振動作を停止している期
間）中は、該Ｐチャネルトランジスタ５２とＮチャネル
トランジスタ５３とがオンとなって該インバータ回路５
０は動作状態となり、第４図に示されるように該インバ
ータ回路５０の入出力電圧ＶＩＮＶ。ｕ７特性と負荷特
性とによって定まる所定の中間レベルＭに、該出力端Ｃ
の電位を維持することになる。
したがって第５図に示されるように、制御信号Ａがロウ
レベルからハイレベルに変化する発振起動時には、該発
振回路は、該発振用のインバータ回路３を構成するトラ
ンジスタ３２ 、３３がオンとなって直ちに該中間レベ
ルＭから発振を開始することになり、その結果安定した
発振状態になるまでの時間Ｔ′を、上記第７図に示され
る時間Ｔに比して大巾に短縮することができる。
レベルからハイレベルに変化する発振起動時には、該発
振回路は、該発振用のインバータ回路３を構成するトラ
ンジスタ３２ 、３３がオンとなって直ちに該中間レベ
ルＭから発振を開始することになり、その結果安定した
発振状態になるまでの時間Ｔ′を、上記第７図に示され
る時間Ｔに比して大巾に短縮することができる。
そのため、かかる発振回路を内蔵したマイクロコンピュ
ータなどにおいて、スタンバイモードにおける消費電力
を節約するために該発振回路の動作を停止させたような
場合においても、該発振回路の発振再開に要する時間が
短縮されることによって、該スタンバイモードから通常
動作モードに移行させる時間を短縮することが可能とな
る。
ータなどにおいて、スタンバイモードにおける消費電力
を節約するために該発振回路の動作を停止させたような
場合においても、該発振回路の発振再開に要する時間が
短縮されることによって、該スタンバイモードから通常
動作モードに移行させる時間を短縮することが可能とな
る。
なお該制御信号Ａがハイレベルとなって該発振用のイン
バータ回路３が動作状態になると、上記バイアス回路５
を構成するインバータ回路５０は、該トランジスタ５２
、５３がオフすることによって非動作状態となり、該
発振回路の動作には影響がない。
バータ回路３が動作状態になると、上記バイアス回路５
を構成するインバータ回路５０は、該トランジスタ５２
、５３がオフすることによって非動作状態となり、該
発振回路の動作には影響がない。
また上記実施例においては該バイアス回路５が該発振用
のインバータ回路３の出力端Ｃに接続されているが、第
２図の点線に示されるように、該バイアス回路５を該発
振用のインバータ回路３の入力端に接続しても同様の効
果かえられる。
のインバータ回路３の出力端Ｃに接続されているが、第
２図の点線に示されるように、該バイアス回路５を該発
振用のインバータ回路３の入力端に接続しても同様の効
果かえられる。
本発明によれば、発振起動時から安定した発振状態にな
るまでの時間が短縮されるので、例えば該発振回路を内
蔵させたマイクロコンピュータなどにおいて、スタンバ
イモードから通常動作モードに移行させる時間を短縮す
ることが可能となる。
るまでの時間が短縮されるので、例えば該発振回路を内
蔵させたマイクロコンピュータなどにおいて、スタンバ
イモードから通常動作モードに移行させる時間を短縮す
ることが可能となる。
第１図は、本発明の基本的構成を説明する図、第２図は
、本発明の１実施例としての発振回路を示す図、 第３図は、第２図におけるバイアス回路用インバータ５
０の回路構成を例示する図、 第４図は、第２図におけるバイアス回路の特性図、 第５図は、本発明発振回路の発振開始動作を説明する波
形図、 第６図は、従来技術としての発振回路を例示する図、 第７図は、従来技術としての発振回路の発振開始動作を
説明する波形図である。、 （符号の説明） １・・・水晶発振子、 ３・・・発振回路用インバータ、 ３１ 、３２・・・Ｐチャネルトランジスタ、３３ 、
３４・・・Ｎチャネルトランジスタ、５・・・バイアス
回路、 ５０・・・バイアス回路用インバータ、５１ 、５２・
・・Ｐチャネルトランジスタ、５３ 、５４・・・Ｎチ
ャネルトランジスタ。
、本発明の１実施例としての発振回路を示す図、 第３図は、第２図におけるバイアス回路用インバータ５
０の回路構成を例示する図、 第４図は、第２図におけるバイアス回路の特性図、 第５図は、本発明発振回路の発振開始動作を説明する波
形図、 第６図は、従来技術としての発振回路を例示する図、 第７図は、従来技術としての発振回路の発振開始動作を
説明する波形図である。、 （符号の説明） １・・・水晶発振子、 ３・・・発振回路用インバータ、 ３１ 、３２・・・Ｐチャネルトランジスタ、３３ 、
３４・・・Ｎチャネルトランジスタ、５・・・バイアス
回路、 ５０・・・バイアス回路用インバータ、５１ 、５２・
・・Ｐチャネルトランジスタ、５３ 、５４・・・Ｎチ
ャネルトランジスタ。
Claims (1)
- 【特許請求の範囲】 １、発振用のインバータ回路の出力端又は入力端に、該
発振用のインバータ回路の動作停止時に所定のバイアス
電圧を発生するバイアス回路が接続されていることを特
徴とする発振回路。 ２、該バイアス電圧が、該発振回路の定常動作時におけ
るハイレベル電圧とロウレベル電圧との中間電圧とされ
ている、特許請求の範囲第１項記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343787A JPS63202103A (ja) | 1987-02-18 | 1987-02-18 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343787A JPS63202103A (ja) | 1987-02-18 | 1987-02-18 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202103A true JPS63202103A (ja) | 1988-08-22 |
Family
ID=12386511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3343787A Pending JPS63202103A (ja) | 1987-02-18 | 1987-02-18 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63202103A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719517A (en) * | 1993-06-29 | 1998-02-17 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit for digital circuit operating in synchronism with clock, semiconductor integrated circuit including them, and logical gate used for them |
-
1987
- 1987-02-18 JP JP3343787A patent/JPS63202103A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719517A (en) * | 1993-06-29 | 1998-02-17 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit for digital circuit operating in synchronism with clock, semiconductor integrated circuit including them, and logical gate used for them |
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