JP2006254327A - バッファ回路とこれを用いた発振器 - Google Patents

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Abstract

【課題】CMOSインバータ水晶発振器は、電源を投入してから所定の発振周波数に達するまでの間、帰還ループを有する発振用のCMOSインバータ素子INV_OSCが自励発振を行うため、定常発振になるまでの極僅かな時間ではあるが不要な信号が出力されてしまう。3ステート出力型のCMOSインバータ水晶発振器に於いても、電源を投入してから所定の発振周波数に達するまでの間、帰還ループを有する発振用のCMOSインバータ素子INV_OSCが自励発振を行うため、定常発振になるまでの極僅かな時間ではあるが不要な信号が出力されてしまうという問題がある。
【解決手段】最終段のCMOSFETを両方ともOFFさせることにより出力を遮断し、定常発振時には最終段のCMOSFETをプッシュプル動作させることにより自励発振を防止したことを特徴とする。
【選択図】図1

Description

本発明は、バッファ回路とこれを用いたCMOSインバータ発振器に関するものである。
各種電子機器の基準発振源として水晶発振器は広く用いられている。水晶発振器にはいくつもの種類存在するが、図8はその一つであるCMOSインバータ水晶発振器の構成を示す回路図である。
同図に示すようにCMOSインバータ素子INV_OSCの入出力端子を帰還抵抗を介して接続したCMOSインバータ素子INV_OSCと水晶振動子Xtalとを並列に接続し、水晶振動子Xtalの両端をそれぞれコンデンサC1、C2を介して接地に接続した発振回路部と、CMOSインバータ素子INV_OSCの出力側に第1のCMOSインバータ素子INV1と第2のCMOSインバータ素子INV2とを直列に接続した出力バッファ回路とを配置したものである。
図9はCMOSインバータを用いた3ステート出力型の水晶発振器の構成を示す回路図である。
同図に示すように3ステート出力を得るために、図8の回路の出力と外部から供給される制御信号CONTとを入力とするNAND回路素子と、図8の回路の出力と制御信号CONTを反転した信号とを入力とするNOR回路素子と、NAND回路素子の出力をゲート端子に接続したPMOSFETと、NOR回路素子の出力をゲート端子に接続したNMOSFETとを備え、PMOSFETのソース端子とNMOSFETのドレイン端子とを接続し接続点から3ステート出力を得るように構成したものである。
特開平6−164241号公報
図8のような構成のCMOSインバータ水晶発振器は、電源を投入してから所定の発振周波数に達するまでの間、帰還ループを有する発振用のCMOSインバータ素子INV_OSCが自励発振を行うため、定常発振になるまでの極僅かな時間ではあるが不要な信号が出力されてしまうという問題がある。
図9のような構成の3ステート出力型のCMOSインバータ水晶発振器に於いても、電源を投入してから所定の発振周波数に達するまでの間、帰還ループを有する発振用のCMOSインバータ素子INV_OSCが自励発振を行うため、定常発振になるまでの極僅かな時間ではあるが不要な信号が出力されてしまうという問題がある。
本発明は上記の課題を解決するために、請求項1に係る発明は、外部から入力された正弦波信号を所定のバッファ出力信号として出力するバッファ回路であって、前記正弦波信号を入力とする第1のCMOSインバータ素子と、該第1のCMOSインバータ素子の出力を入力とする第2のCMOSインバータ素子と、前記正弦波信号を入力とする第3のCMOSインバータ素子と、該第3のCMOSインバータ素子の出力をゲート端子と接続した第1のNMOSFETと、該第1のNMOSFETのドレイン端子からの出力を入力とする第4のCMOSインバータ素子と、該第4のCMOSインバータ素子の出力を入力とする第5のCMOSインバータ素子と、前記第2のCMOSインバータ素子の出力及び第4のCMOSインバータ素子の出力とを入力とするNAND回路手段と、前記第2のCMOSインバータ素子の出力及び第5のCMOSインバータ素子の出力とを入力とするNOR回路手段と、前記NAND回路手段の出力を入力とする第6のCMOSインバータ素子と、該第6のCMOSインバータ素子の出力をゲート端子と接続した第2のNMOSFETと、前記NOR回路手段の出力をゲート端子と接続した第3のNMOSFETとを備え、前記第2のNMOSFETのソース端子と第3のNMOSFETのドレイン端子とを接続した接続点からバッファ出力信号を得るように構成したことを特徴とするものであり、
請求項2に係る発明は、外部から入力された正弦波信号を3ステートのバッファ出力信号として出力する3ステート出力タイプのバッファ回路であって、前記正弦波信号を入力とする第1のCMOSインバータ素子と、該第1のCMOSインバータ素子の出力を入力とする第2のCMOSインバータ素子と、前記正弦波信号を入力とする第3のCMOSインバータ素子と、該第3のCMOSインバータ素子の出力をゲート端子と接続した第1のNMOSFETと、外部から供給される制御信号を入力とする制御信号用CMOSインバータ素子と、該制御信号用CMOSインバータ素子の出力及び前記第1のNMOSFETのドレイン端子からの出力とを入力とする第1のNOR回路手段と、該第1のNOR回路手段の出力を入力とする第4のCMOSインバータ素子と、前記第2のCMOSインバータ素子の出力及び第1のNOR回路手段の出力とを入力とするNAND回路手段と、前記第2のCMOSインバータ素子の出力及び第4のCMOSインバータ素子の出力とを入力とする第2のNOR回路手段と、前記NAND回路手段の出力をゲート端子と接続したPMOSFETと、前記第2のNOR回路手段の出力をゲート端子と接続した第2のNMOSFETとを備え、前記PMOSFETのソース端子と第2のNMOSFETのドレイン端子とを接続した接続点からバッファ出力信号を得るように構成したことを特徴とするものであり、
請求項3に係る発明は、CMOSインバータ発振回路の出力バッファとして請求項1又は請求項2の何れかに記載のバッファ回路を備えたCMOSインバータ発振器を提供するものである。
請求項4に係る発明は、外部から入力された正弦波信号を所定のバッファ出力信号として出力するバッファ回路であって、前記正弦波信号を入力とする帰還ループを設けた第1のCMOSインバータ素子と、該第1のCMOSインバータ素子の出力を入力とする第2のCMOSインバータ素子と、前記第1のCMOSインバータ素子の出力を入力とする第3のCMOSインバータ素子と、該第3のCMOSインバータ素子の出力をゲート端子と接続した第1のNMOSFETと、該第1のNMOSFETのドレイン端子からの出力を入力とする第4のCMOSインバータ素子と、該第4のCMOSインバータ素子の出力を入力とする第5のCMOSインバータ素子と、前記第2のCMOSインバータ素子の出力及び第4のCMOSインバータ素子の出力とを入力とするNAND回路手段と、前記第2のCMOSインバータ素子の出力及び第5のCMOSインバータ素子の出力とを入力とするNOR回路手段と、前記NAND回路手段の出力を入力とする第6のCMOSインバータ素子と、該第6のCMOSインバータ素子の出力をゲート端子と接続した第2のNMOSFETと、前記NOR回路手段の出力をゲート端子と接続した第3のNMOSFETとを備え、前記第2のNMOSFETのソース端子と第3のNMOSFETのドレイン端子とを接続した接続点からバッファ出力信号を得るように構成したことを特徴とするものであり、
本発明に係るバッファ回路は、帰還ループを設けたCMOSインバータ素子の出力段に配置したとき、帰還ループを設けたCMOSインバータ素子が起動時に自励発振することによる不要信号の発生を防止する上で著しい利点がある。即ち、このバッファ回路をCMOSインバータ水晶発振器に適用することで起動時に不要信号が発生することを防止すると云う著効を奏するのである。
以下、本発明を実施形態例に基づいて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
図1は本発明に係るCMOSインバータ水晶発振器の第1の実施形態例を示す回路図であって、CMOSインバータ水晶発振回路部から出力される正弦波信号oscoutを入力とする第1のCMOSインバータ素子INV1と、該第1のCMOSインバータ素子INV1の出力を入力とする第2のCMOSインバータ素子INV2と、前記正弦波信号oscoutを入力とする第3のCMOSインバータ素子INV4と、該第3のCMOSインバータ素子INV4の出力をゲート端子と接続した第1のNMOSFET(NMOS3)と、該第1のNMOSFETのドレイン端子からの出力を入力とする第4のCMOSインバータ素子INV5と、該第4のCMOSインバータ素子INV5の出力を入力とする第5のCMOSインバータ素子INV6と、前記第2のCMOSインバータ素子INV2の出力及び第4のCMOSインバータ素子INV5の出力とを入力とするNAND回路手段(NAND1)と、前記第2のCMOSインバータ素子INV2の出力及び第5のCMOSインバータ素子INV6の出力とを入力とするNOR回路手段(NOR1)と、前記NAND回路手段の出力を入力とする第6のCMOSインバータ素子INV3と、該第6のCMOSインバータ素子INV3の出力をゲート端子と接続した第2のNMOSFET(NMOS1)と、前記NOR回路手段の出力をゲート端子と接続した第3のNMOSFET(NMOS2)とを備え、前記第2のNMOSFETのソース端子と第3のNMOSFETのドレイン端子とを接続した接続点からバッファ出力信号outを得るように構成したものである。
この図1に示すCMOSインバータ水晶発振回路に於いて、式1に示すようにPチャネルMOSFETの利得定数をAp、NチャネルMOSFETの利得定数をAnとおくと、式2に基づいて発振用CMOSインバータINV_OSCよりもスレッショルド電圧を低く設定したINV4にINV_OSCのわずかな自励発振信号が入力されると、図2に示すようにINV4の出力INV4_oの電圧振幅はNMOS3のスレッショルド電圧を超えないので、NMOS3は常にOFFしてNMOS3_oは常にHighレベルとなる。
Figure 2006254327
さらに、INV5,INV6を通過するとNAND1の出力は常にHighレベルでNMOS1の入力NMOS1_iは常にLowレベルに、NMOS2の入力NMOS2_iも常にLowレベルになるので、最終出力段のNMOS1とNMOS2はともに遮断する。従って、発振用CMOSインバータINV_OSCの自励発振による不要な出力信号をカットする。
また、INV1とINV4のAp/Anの比率を変えることにより除去する不要発振信号の電圧振幅を任意に設定することが可能である。
次に、上記CMOSインバータ水晶発振回路のINV_OSCの発振出力信号が十分な電圧振幅になると、INV4_oがLowレベルになったときはNMOS3がOFFしてCdに電荷がチャージされるまでの間NMOS3_oの電位は上昇し、INV4_oがHighレベルになったときはNMOS3がONしてCdに溜まっていた電荷が放出するまでの間NMOS3_oの電位は降下する。
このとき、Cdによる時定数が大きければNMOS3_oの電圧波形の立ち上がり/立ち下がりの傾斜は緩やかになり、Rdの値が数十kΩ程度と十分に大きければ定常時におけるNMOS3_oのDC的な電圧をLowレベルに近づけられる。例えば、Cdを10pF程度、Rdを30kΩ程度に設定すると、NMOS3の出力NMOS3_oの電圧はINV5のスレッショルドに対して常にLowレベルになるのでINV5_oは常にHighレベルに、INV6_oは常にLowレベルになって、INV2で十分に増幅された信号がNAND1とINV3によって非反転でNMOS1_iに出力され、またNOR1によって反転されてNMOS2_iに出力される。
従って、NMOS1がONするときはNMOS2がOFFしてVCCからOUTに電流を流し込み、NMOS2がONするときはNMOS1がOFFしてOUTからGNDに電流を引き込む。
こうして、NMOS1のVGS分だけVP-Pを制限した出力波形をOUTから取り出すことができる。これらの動作について纏めると図3に示すタイムチャートのようになる。
図4は本発明に係るCMOSインバータ水晶発振器の第2の実施形態例を示す回路図であって、CMOSインバータ水晶発振回路部から出力される正弦波信号oscoutを入力とする第1のCMOSインバータ素子INV1と、該第1のCMOSインバータ素子INV1の出力を入力とする第2のCMOSインバータ素子INV2と、前記正弦波信号oscoutを入力とする第3のCMOSインバータ素子INV3と、該第3のCMOSインバータ素子INV3の出力をゲート端子と接続した第1のNMOSFET(NMOS2)と、外部から供給される制御信号CONTを入力とする制御信号用CMOSインバータ素子INV5と、該制御信号用CMOSインバータ素子INV5の出力及び前記第1のNMOSFET(NMOS2)のドレイン端子からの出力とを入力とする第1のNOR回路NOR2と、該第1のNOR回路NOR2の出力を入力とする第4のCMOSインバータ素子INV4と、前記第2のCMOSインバータ素子INV2の出力及び第1のNOR回路NOR2の出力とを入力とするNAND回路NAND1と、前記第2のCMOSインバータ素子INV2の出力及び第4のCMOSインバータ素子INV4の出力とを入力とする第2のNOR回路NOR1と、前記NAND回路NAND1の出力をゲート端子と接続したPMOSFET(PMOS1)と、前記第2のNOR回路NOR1の出力をゲート端子と接続した第2のNMOSFET(NMOS1)とを備え、前記PMOSFET(PMOS1)のソース端子と第2のNMOSFET(NMOS1)のドレイン端子とを接続した接続点からバッファ出力信号outを得るように構成したものである。
この図4に示すCMOSインバータ水晶発振回路に於いて、式3に示すようにPチャネルMOSFETの利得定数をAp、NチャネルMOSFETの利得定数をAnとおくと、式4に基づいて発振用CMOSインバータINV_OSCよりもスレッショルド電圧を低く設定したINV3にINV_OSCのわずかな自励発振信号が入力されると、INV3の出力INV3_oの電圧振幅はNMOS2のスレッショルド電圧を超えないので、NMOS2は常にOFFしてNMOS2_oは常にHighレベルとなる。
Figure 2006254327
NMOS2_oは常にHighレベルなら、Tri-state制御入力からイネーブル信号(High)若しくはディセーブル信号(Low)のいずれかが入力されていてもNOR2の出力NOR2_oは常にLowとなるので、NAND1の出力は常にHighレベルとなる。また、NOR1の出力NOR1_oは常にLowとなるので、最終出力段のPMOS1とNMOS1はともに遮断する。
従って、発振用CMOSインバータINV_OSCの自励発振による不要な出力信号をカットする。
また、INV_OSCとINV3のAp/Anの比率を変えることにより除去する不要発振信号の電圧振幅を任意に設定することが可能である。
次に、上記CMOSインバータ水晶発振回路のINV_OSCの発振出力信号が十分な電圧振幅になると、INV3_oがLowレベルになったときはNMOS2がOFFしてCdに電荷がチャージされるまでの間NMOS2_oの電位は上昇し、INV3_oがHighレベルになったときはNMOS2がONしてCdに溜まっていた電荷が放出するまでの間NMOS2_oの電位は降下する。
このとき、Cdによる時定数が大きければNMOS2_oの電圧波形の立ち上がり/立ち下がりの傾斜は緩やかになり、Rdの値が数十kΩ程度と十分に大きければ定常時におけるNMOS2_oのDC的な電圧をLowレベルに近づけられる。
例えば、Cdを10pF程度、Rdを30kΩ程度に設定すると、NMOS2の出力NMOS2_oの電圧はNOR2のスレッショルドに対して常にLowレベルになるので、イネーブル信号(High)が入力されればNOR2_oは常にHighレベルとなり、INV4_oは常にLowレベルになって、INV2で十分に増幅された信号がNAND1によってPMOS1_iに出力され、またNOR1によって反転されてNMOS1_iに出力される。よって、PMOS1とNMOS1のプッシュプル動作によって出力を駆動する。また、ディセーブル信号(Low)が入力されればNOR2_oはLowレベルのままなのでPMOS1とNMOS1は常に両方とも遮断するので出力はハイ・インピーダンス状態になる。
これらの動作についてに纏めると図5に示すタイムチャートのようになる。
図6は本発明に係る第3の実施形態例を示す回路図であって、正弦波信号Vinを入力とする第1のCMOSインバータ素子INV1と、該第1のCMOSインバータ素子INV1の出力を入力とする第2のCMOSインバータ素子INV2と、前記第1のCMOSインバータ素子INV1の出力を入力とする第3のCMOSインバータ素子INV4と、該第3のCMOSインバータ素子INV4の出力をゲート端子と接続した第1のNMOSFET(NMOS3)と、該第1のNMOSFET(NMOS3)のドレイン端子からの出力を入力とする第4のCMOSインバータ素子INV5と、該第4のCMOSインバータ素子INV5の出力を入力とする第5のCMOSインバータ素子INV6と、前記第2のCMOSインバータ素子INV2の出力及び第4のCMOSインバータ素子INV5の出力とを入力とするNAND回路 (NAND1)と、前記第2のCMOSインバータ素子INV2の出力及び第5のCMOSインバータ素子INV6の出力とを入力とするNOR回路手段(NOR1)と、前記NAND回路手段の出力を入力とする第6のCMOSインバータ素子INV3と、該第6のCMOSインバータ素子の出力をゲート端子と接続した第2のNMOSFET(NMOS1)と、前記NOR回路手段の出力をゲート端子と接続した第3のNMOSFET(NMOS2)とを備え、前記第2のNMOSFETのソース端子と第3のNMOSFETのドレイン端子とを接続した接続点からバッファ出力信号outを得るように構成したものである。
この図6に示す回路に於いて、式5に示すようにPチャネルMOSFETの利得定数をAp、NチャネルMOSFETの利得定数をAnとおくと、式6に基づいてINV1よりもスレッショルド電圧を低く設定したINV4にINV1のわずかな自励発振信号が入力されると、INV4の出力INV4_oの電圧振幅はNMOS3のスレッショルド電圧を超えないので、NMOS3は常にOFFしてNMOS3_oは常にHighレベルとなる。
Figure 2006254327
さらに、INV5,INV6を通過するとNAND1の出力は常にHighレベルでNMOS1の入力NMOS1_iは常にLowレベルに、NMOS2の入力NMOS2_iも常にLowレベルになるので、最終出力段のNMOS1とNMOS2はともに遮断する。
従って、発振用CMOSインバータINV_OSCの自励発振による不要な出力信号をカットする。
また、INV1とINV4のAp/Anの比率を変えることにより除去する不要発振信号の電圧振幅を任意に設定することが可能である。
次に、上記回路に十分な電圧振幅をもつ信号が入力されると、INV4_oがLowレベルになったときはNMOS3がOFFしてCdに電荷がチャージされるまでの間NMOS3_oの電位は上昇し、INV4_oがHighレベルになったときはNMOS3がONしてCdに溜まっていた電荷が放出するまでの間NMOS3_oの電位は降下する。
このとき、Cdによる時定数が大きければNMOS3_oの電圧波形の立ち上がり/立ち下がりの傾斜は緩やかになり、Rdの値が数十kΩ程度と十分に大きければ定常時におけるNMOS3_oのDC的な電圧をLowレベルに近づけられる。
例えば、Cdを10pF程度、Rdを30kΩ程度に設定すると、NMOS3の出力NMOS3_oの電圧はINV5のスレッショルドに対して常にLowレベルになるのでINV5_oは常にHighレベルに、INV6_oは常にLowレベルになって、INV2で十分に増幅された信号がNAND1とINV3によって非反転でNMOS1_iに出力され、またNOR1によって反転されてNMOS2_iに出力される。
従って、NMOS1がONするときはNMOS2がOFFしてVCCからOUTに電流を流し込み、NMOS2がONするときはNMOS1がOFFしてOUTからGNDに電流を引き込む。
こうして、NMOS1のVGS分だけVP-Pを制限した出力波形をOUTから取り出すことができる。これらの動作について纏めると図7に示すタイムチャートのようになる。
以上、本発明をCMOSインバータ水晶発振回路を例示して説明してきたが、本発明は上記の実施例のみに限定されるものではなく、構成要素、種類、組み合わせ、形状などは適宜選択して構成することも可能である。
本発明に係るCMOSインバータ水晶発振回路の回路図である。(実施例1) ***を示した説明図である。 図1の回路のタイムチャートである。 本発明に係るCMOSインバータ水晶発振回路の回路図である。(実施例2) 図4の回路のタイムチャートである。 本発明に係るバッファ回路の回路図である。(実施例3) 図6の回路のタイムチャートである。 一般的なCMOSインバータ水晶発振回路の回路図である。 従来のCMOSインバータ3ステート出力型の水晶発振器の回路図である。
符号の説明
INV1〜6 ・・・・CMOSインバータ
NMOS1〜3 ・・・・NMOSトランジスタ(FET)
PMOS1 ・・・・PMOSトランジスタ(FET)
NAVD1 ・・・・NAVD回路手段
NOR1,2 ・・・・NOR回路手段

Claims (4)

  1. 外部から入力された正弦波信号を所定のバッファ出力信号として出力するバッファ回路であって、前記正弦波信号を入力とする第1のCMOSインバータ素子と、該第1のCMOSインバータ素子の出力を入力とする第2のCMOSインバータ素子と、前記正弦波信号を入力とする第3のCMOSインバータ素子と、該第3のCMOSインバータ素子の出力をゲート端子と接続した第1のNMOSFETと、該第1のNMOSFETのドレイン端子からの出力を入力とする第4のCMOSインバータ素子と、該第4のCMOSインバータ素子の出力を入力とする第5のCMOSインバータ素子と、前記第2のCMOSインバータ素子の出力及び第4のCMOSインバータ素子の出力とを入力とするNAND回路手段と、前記第2のCMOSインバータ素子の出力及び第5のCMOSインバータ素子の出力とを入力とするNOR回路手段と、前記NAND回路手段の出力を入力とする第6のCMOSインバータ素子と、該第6のCMOSインバータ素子の出力をゲート端子と接続した第2のNMOSFETと、前記NOR回路手段の出力をゲート端子と接続した第3のNMOSFETとを備え、前記第2のNMOSFETのソース端子と第3のNMOSFETのドレイン端子とを接続した接続点からバッファ出力信号を得るように構成したことを特徴とするバッファ回路。
  2. 外部から入力された正弦波信号を3ステートのバッファ出力信号として出力する3ステート出力タイプのバッファ回路であって、前記正弦波信号を入力とする第1のCMOSインバータ素子と、該第1のCMOSインバータ素子の出力を入力とする第2のCMOSインバータ素子と、前記正弦波信号を入力とする第3のCMOSインバータ素子と、該第3のCMOSインバータ素子の出力をゲート端子と接続した第1のNMOSFETと、外部から供給される制御信号を入力とする制御信号用CMOSインバータ素子と、該制御信号用CMOSインバータ素子の出力及び前記第1のNMOSFETのドレイン端子からの出力とを入力とする第1のNOR回路手段と、該第1のNOR回路手段の出力を入力とする第4のCMOSインバータ素子と、前記第2のCMOSインバータ素子の出力及び第1のNOR回路手段の出力とを入力とするNAND回路手段と、前記第2のCMOSインバータ素子の出力及び第4のCMOSインバータ素子の出力とを入力とする第2のNOR回路手段と、前記NAND回路手段の出力をゲート端子と接続したPMOSFETと、前記第2のNOR回路手段の出力をゲート端子と接続した第2のNMOSFETとを備え、前記PMOSFETのソース端子と第2のNMOSFETのドレイン端子とを接続した接続点からバッファ出力信号を得るように構成したことを特徴とするバッファ回路。
  3. CMOSインバータ発振回路の出力バッファとして請求項1又は請求項2の何れかに記載のバッファ回路を備えたことを特徴とするCMOSインバータ発振器。
  4. 外部から入力された正弦波信号を所定のバッファ出力信号として出力するバッファ回路であって、前記正弦波信号を入力とする帰還ループを設けた第1のCMOSインバータ素子と、該第1のCMOSインバータ素子の出力を入力とする第2のCMOSインバータ素子と、前記第1のCMOSインバータ素子の出力を入力とする第3のCMOSインバータ素子と、該第3のCMOSインバータ素子の出力をゲート端子と接続した第1のNMOSFETと、該第1のNMOSFETのドレイン端子からの出力を入力とする第4のCMOSインバータ素子と、該第4のCMOSインバータ素子の出力を入力とする第5のCMOSインバータ素子と、前記第2のCMOSインバータ素子の出力及び第4のCMOSインバータ素子の出力とを入力とするNAND回路手段と、前記第2のCMOSインバータ素子の出力及び第5のCMOSインバータ素子の出力とを入力とするNOR回路手段と、前記NAND回路手段の出力を入力とする第6のCMOSインバータ素子と、該第6のCMOSインバータ素子の出力をゲート端子と接続した第2のNMOSFETと、前記NOR回路手段の出力をゲート端子と接続した第3のNMOSFETとを備え、前記第2のNMOSFETのソース端子と第3のNMOSFETのドレイン端子とを接続した接続点からバッファ出力信号を得るように構成したことを特徴とするバッファ回路。

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* Cited by examiner, † Cited by third party
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JP2011188313A (ja) * 2010-03-09 2011-09-22 Seiko Epson Corp 発振起動用パルス発生回路付き発振回路
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