DD247558A1 - INTEGRATED DYNAMIC BINAER COUNTER HIGH WORKING FREQUENCY AND LOW LOSSES PERFORMANCE - Google Patents
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Abstract
Integrierter dynamischer Binaerzaehler hoher Arbeitsfrequenz und geringer Verlustleistung und seine Anwendung in integrierten unipolaren GaAs Halbleiterschaltungen der CLFL (Complementary Level FET Logic). Bevorzugtes Anwendungsgebiet sind GaAs Schaltkreise hoechster Arbeitsfrequenz. Die Aufgabe der Erfindung besteht darin, einen dynamischen Binaehrzaehler fuer die Realisierung in modernen GaAs Enhancement Technologien zu entwickeln, der durch die Verwendung der CLFL eine maximale Zaehlfrequenz fmax1/2pd ermoeglicht. Erfindungsgemaess wird die Aufgabe dadurch geloest, dass die bisher drei notwendigen Inverter bei Anwendung der DCFL durch zwei Inverter der CLFL substituiert werden. Grundlage dieser Realisierung ist die Eigenschaft von Gattern der CLFL (im Gegensatz zur DCFL) sowohl den Ausgangspegel wie auch den dazu komplementaeren Pegel direkt zu liefern. Die Verbindung der Inverter wird durch Schalteinrichtungen realisiert, die mit komplementaeren Pegeln getaktet werden. Fig. 2Integrated high-frequency, low power-dissipated dynamic binary counter and its application in integrated unipolar GaAs semiconductor circuits of CLFL (Complementary Level FET Logic). Preferred applications are GaAs circuits highest operating frequency. The object of the invention is to develop a dynamic binary counter for implementation in modern GaAs enhancement technologies which, by using the CLFL, allows a maximum count frequency fmax1 / 2pd. According to the invention, this object is achieved by substituting two inverters of the CLFL which are currently required for the three inverters which are necessary when using the DCFL. The basis of this realization is the property of CLFL gates (as opposed to the DCFL) to provide both the output level and the complementary level directly. The connection of the inverters is realized by switching devices which are clocked with complementary levels. Fig. 2
Description
Hierzu 3 Seiten ZeichnungenFor this 3 pages drawings
Integrierter dynamischer Binärzähler hoher Arbeitsfrequenz und geringer Verlustleistung und seine Anwendung in integrierten unipolaren GaAs Halbleiterschaltungen der CLFL (Complemantary Level FET Losic). Bevorzugtes Anwendungsgebiet sind GaAS Schaltkreise höchster Arbeitsfrequenz.Integrated high frequency, low power dissipation dynamic binary counter and its application in integrated unipolar GaAs semiconductor circuits of CLFL (Complemantary Level FET Losic). Preferred applications are GaAS circuits highest working frequency.
Bekannte technische Lösungen von GaAs Binärzählern basieren auf statischen und dynamischen Flipflops. Statische Flipflops lassen eine maximale Zählfrequenz fmax = 1/2tpd zu. Sie erfordern jedoch eine größere Anzahl von Komponenten und besitzen erhebliche Verlustleistungen. Ihre Integrationsdichte für Höchstfrequenzanwendungen ist somit begrenzt.Well-known technical solutions of GaAs binary counters are based on static and dynamic flip-flops. Static flip-flops allow a maximum count frequency f max = 1 / 2t pd . However, they require a larger number of components and have significant power losses. Their integration density for ultra-high frequency applications is thus limited.
Dynamische Flipflops benötigen i. a. eine sehr geringe Anzahl von Komponenten und besitzen relativ niedrige Verlustleistungen im Vergleich zu statischen Flipflops.Dynamic flip-flops require i. a. a very small number of components and have relatively low power losses compared to static flip-flops.
Die Gatterverzögerungszeit tpd ist in dynamischen Flipflops aufgrund geringerer Komplexität der Gatter wesentlich niedriger.The gate delay time t pd is much lower in dynamic flip-flops due to the lower complexity of the gates.
Damit gestatten dynamische Flipflops mit einer maximalen Zählfrequenz von fmax = 1/2tpC| prinzipiell höhere Arbeitsgeschwindigkeiten im Vergleich zu statischen Flipflops.This allows dynamic flip-flops with a maximum count frequency of f max = 1 / 2t pC | in principle higher working speeds compared to static flip-flops.
Dynamische Flipflops erweisen sich somit aus drei Ursachen heraus (geringere Komponentenzahl, geringere Verlustleistung, höhere Zählfrequenz) als geeignet für hohe Integrationsdichten und Frequenzen.Dynamic flip-flops thus have three causes (lower number of components, lower power dissipation, higher counting frequency) than are suitable for high integration densities and frequencies.
Der international sich vollziehende Übergang von D-Mode zu Ε-Mode GaAs Technologien ermöglicht darüber hinaus eine beträchtliche Reduzierung der Verlustleistung (z.B. bei statischen Flipflops 240 mW bei fmax = 5.7GHz(G.Nuzillat, E. Perea,In addition, the international transition from D-mode to Ε-mode GaAs technologies enables a considerable reduction in power dissipation (eg for static flip-flops 240 mW at f max = 5.7 GHz (G.Nuzillat, E. Perea,
G. Bert, F. Damey-Kavala, M. Gloanec, M. Peltier, T. P. Nsu, C. Arnado, „GaAs MESFET ICs for Gigabit Logic Applications", IEEE Journal Of Solid State Circuits, Vol. SC-17, No.3, S.569-584;/1/)-»39mWbeifmax = 6.2GHz (T.Andrade, J.R.Anderson, „High Frequency Divider Circuits Using Ion-Implanted GaAsMESFETs", IEEE Electron Device Letters, Vol. EDL-6, No. 2, S. 83-85; /2/); z.B. bei dynamischen Flipflops 130mWbeifmax = 10.2GHz(M.Rocchi, B. Gabillard, „GaAs Digital Dynamic ICs for Applications up to 10GHz", IEEE Journal of Solid State Circuits, Vol. SC-18, No.3, S.369-376; /3/)-^1.5mW bei fmax = 2.5GHz 131). G. Bert, F. Damey-Kavala, M. Gloanec, M. Peltier, TP Nsu, C. Arnado, "GaAs MESFET ICs for Gigabit Logic Applications", IEEE Journal of Solid State Circuits, Vol. SC-17, no. 3, p.569-584; / 1 /) - »39mWbeif max = 6.2GHz (T.Andrade, JR Anderson," High Frequency Divider Circuits Using Ion-Implanted GaAsMESFETs ", IEEE Electron Device Letters, Vol. EDL-6, No 2, pp. 83-85; / 2 /); eg dynamic flip-flops 130mWbeif max = 10.2GHz (M.Rocchi, B. Gabillard, "GaAs Digital Dynamic ICs for Applications up to 10GHz", IEEE Journal of Solid State Circuits, Vol. SC-18, No.3, p.369 -376; /3/)-^1.5mW at f max = 2.5GHz 131).
Dynamische Flipflops sind auch bei Enhancement Technologien prinzipiell mit einer maximalen Zählfrequenz von fmax = V2tPd realisierbar (DE-OS 2435454/4/; GB-PS 1483068/5/).Dynamic flip-flops are also in enhancement technologies in principle with a maximum counting frequency of f max = V2t P d feasible (DE-OS 2435454/4 / GB-PS 1483068/5 /).
Bei Verwendung moderner Enhancement GaAs Technologien (DCFL basierend auf MESFET, MODFET) hingegen ist die Pegelbeeinträchtigung (statisch und dynamisch) groß gegenüber dem logischen Hub. Die Verwendung direkt hintereinandergeschalteter Transfergatter/4/ oder Dualgatetransistoren in Kombination mit Transfergattern /5/ ist bei einem logischen Hub von (0.5-0.8) Volt nicht zweckmäßig. Bekannte Lösungen dynamischer Flipflops, basierend auf modernen Enhancement GaAs Technologien (DCFL) /3/, ermöglichen deshalb nur maximale Zählfrequenzen von fmax = 1/4tpd.By contrast, when using advanced enhancement GaAs technologies (DCFL based on MESFET, MODFET), the level interference (static and dynamic) is large compared to the logical stroke. The use of transfer gates / 4 / or dual gate transistors in combination with transfer gates / 5 / is not appropriate for a (0.5-0.8) volts logical stroke. Known solutions of dynamic flip-flops, based on modern enhancement GaAs technologies (DCFL) / 3 /, therefore allow only maximum counting frequencies of f max = 1 / 4t pd .
Inverter der CLFL (Complementary Level FET Logic) sind aus WP HO 3K/2759254 /6/ und EP-PS 0090421 /7/ bekannt.CLFL (Complementary Level FET Logic) inverters are known from WP HO 3K / 2759254/6 / and EP-PS 0090421/7 /.
Das Ziel der Erfindung ist es, einen dynamischen Binärzähler für die Verwendung in modernen GaAs Enhancement Technologien zu entwerfen, der eine maximale Zählfrequenz fmax = 1/2tPd ermöglicht. Dabei soll die für den dynamischen Binärzähler typische geringe Verlustleistung und Komplexität aufrechterhalten werden.The object of the invention is to design a dynamic binary counter for use in modern GaAs enhancement technologies which allows a maximum count frequency f max = 1 / 2t P d. The aim is to maintain the low power dissipation and complexity typical of the dynamic binary counter.
Die Aufgabe der Erfindung besteht darin, einen dynamischen Binärzählerfür die Realisierung in modernen GaAs, Enhancement Technologien zu entwickeln, der durch die Verwendung der CLFL eine maximale Zählfrequenz fmax = 1/2Pd ermöglicht.The object of the invention is to develop a dynamic Binärzählerfür the realization in modern GaAs enhancement technologies, which enables the use of the CLFL a maximum count frequency f max = 1 / 2P d.
Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die bisher drei notwendigen Inverter bei Anwendung der DCFL durch zwei Inverter der CLFL substituiert werden. Grundlage dieser Realisierung ist die Eigenschaft von Gattern der CLFL (im Gegensatz zur DCFL) sowohl den Ausgangspegel wie auch den dazu komplementären Pegel direkt zu liefern. Die Verbindung der Inverter wird durch Schalteinrichtungen realisiert, die mit komplementären Pegeln getaktet werden.According to the invention the object is achieved in that the previously three necessary inverters are substituted when using the DCFL by two inverters of the CLFL. The basis of this realization is the property of CLFL gates (in contrast to the DCFL) to deliver both the output level and the complementary level directly. The connection of the inverters is realized by switching devices which are clocked with complementary levels.
Der Ausgang A1 des Inverters 1 ist mit der Eingangselektrode und der Eingang E2 des Inverters mit der Ausgangselektrode der Schalteinrichtung 1 verbunden. Der Ausgang Ä1 des Inverters 1 ist mit der Ausgangselektrode und der Eingang E 2 mit der Eingangselektrode der Schalteinrichtung 2 verbunden. Der Ausgang A2 des Inverters 2 ist mit der Eingangselektrode und der Eingang E1 des Inverters 1 mit der Ausgangselektrode der Schalteinrichtung 3 verbunden. Der Ausgang Ä2 des Inverters 2 ist mit der Ausgangselektrode und der Eingang E1 des Inverters 1 mit der Eingangselektrode der Schalteinrichtung 4 verbunden. Die Steuerelektroden der Schalteinrichtungen 1 und 2 sind mit dem Takt T, die Steuerelektroden der Schalteinrichtungen 3 und 4 mit dem komplementären Takt f verbunden. Für die Schalteinrichtungen werden am besten GaAs Feldeffekttranistoren (z.B. MESFET, MODFET) als Transfergatter (TG) verwendet. Die Eingangselektrode der Schalteinrichtung ist mit Source (Drain), die Ausgangselektrode mit Drain (Source) des Transfergatters äquivalent. Die Steuerelektrode der Schalteinrichtung entspricht dem Gate des TransfergattersThe output A1 of the inverter 1 is connected to the input electrode and the input E2 of the inverter to the output electrode of the switching device 1. The output λ1 of the inverter 1 is connected to the output electrode and the input E 2 is connected to the input electrode of the switching device 2. The output A2 of the inverter 2 is connected to the input electrode and the input E1 of the inverter 1 to the output electrode of the switching device 3. The output λ2 of the inverter 2 is connected to the output electrode and the input E1 of the inverter 1 is connected to the input electrode of the switching device 4. The control electrodes of the switching devices 1 and 2 are connected to the clock T, the control electrodes of the switching devices 3 and 4 to the complementary clock f. For the switching devices, GaAs field effect transistors (e.g., MESFET, MODFET) are best used as the transfer gate (TG). The input electrode of the switching device is equivalent to the source (drain), the output electrode to the drain (source) of the transfer gate. The control electrode of the switching device corresponds to the gate of the transfer gate
Ein Inverter besitzt die Verzögerungszeit tpd, die maximale Zählfrequenz beträgt fmax = 1/2tPd.An inverter has the delay time t pd , the maximum counting frequency is f max = 1 / 2t P d.
Die Erfindung wird an einem Ausführungsbeispiel erläutert. In den zugehörigen Zeichnungen zeigen:The invention will be explained using an exemplary embodiment. In the accompanying drawings show:
Fig. 1: Inverter der CLFLFig. 1: Inverter of the CLFL
Fig.2: Schaltung des dynamischen BinärzählersFig.2: Circuit of the dynamic binary counter
Fig.3: Pegeldiagramm des Zeitverhaltens des dynamischen Binärzählers.Fig.3: Level diagram of the timing of the dynamic binary counter.
Fig.4: mit NW-Simulation ermitteltes Verhalten des dynamischen Binärzählers bei einer mittleren Frequenz a (15GHz) und bei4 shows behavior of the dynamic binary counter determined with NW simulation at a mean frequency a (15 GHz) and at
einer hohen Frequenz b (21.5GHz)a high frequency b (21.5GHz)
Tab. 1: in der NW-Simulation berechnete charakteristische Kenngrößen des dynamischen Binärzählers im Vergleich zu bekannten dynamischen GaAs Binärzählern.Tab. 1: Characteristic parameters of the dynamic binary counter calculated in the NW simulation in comparison to known dynamic GaAs binary counters.
Die Erläuterung der Funktionsweise des in Fig.2 dargestellten dynamischen Binärzählers erfolgt an Hand des in Fig.3 gezeigten Pegeldiagramms. Zwischen den Zeitpunkten t0 und ti liegt der Takt T auf Η-Pegel, der Takt T auf L-Pegel. Die Transfergatter TG1 und TG2 sind leitend,TG3 und TG4 gesperrt. Der am Eingang E1 des Inverters 1 angelegte Η-Pegel (El auf L-Pegel) wird durch den Inverter 1 negiert und liegt am Ausgang A1 als L-Pegel vor (Ä T auf Η-Pegel). DieTransfergatterTG 1 und TG 2 übertragen den L-Pegel von A1 auf E 2 bzw. den Η-Pegel von Ä1 auf E2. Der Ausgang A2 des Inverters 2 liegt auf Η-Pegel, der Ausgang Ä2 auf L-Pegel. Zum Zeitpunkt I1 werden die Transfergatter TG 3 und TG4 leitend, TG1 und TG 2 sperren. Die Transfergatter TG 3 und TG4 übertragen den Η-Pegel von A2 auf E1 bzw. den L-Pegel von Ä2 auf E1. Nach Ablauf der Verzögerungszeit tpd des Inverters 1 geht der Ausgang A1 auf Η-Pegel, der Ausgang Al auf L-Pegel. Da die Schaltzeit der Transfergatter klein gegenüber der Verzögerungszeit des Inverters ist, muß der Takt T mindestens die Gatterverzögerungszeit tpd auf L-Pegel (T auf H-Pegel) liegen, um den für die Funktion des Binärzählers notwendigen Wechsel der Pegel an den Ausgängen des Inverters 1 A1 undÄI zu garantieren. Diese Bedingung legt die obere Betriebsfrequenz fest.Explanation of the operation of the dynamic binary counter shown in Figure 2 is based on the level diagram shown in Figure 3. Between the times t 0 and ti the clock T is at Η level, the clock T to L level. The transfer gates TG1 and TG2 are conductive, TG3 and TG4 are blocked. The applied at the input E1 of the inverter 1 Η level (El to L level) is negated by the inverter 1 and is present at the output A1 as L level (Ä T to Η level). The transfer gates TG 1 and TG 2 transfer the L level from A1 to E 2 and the Η level, respectively, from λ1 to E2. The output A2 of the inverter 2 is at Η level, the output Ä2 at L level. At time I 1 , the transfer gates TG 3 and TG 4 will be conductive, TG 1 and TG 2 will be off. The transfer gates TG 3 and TG4 transfer the Η level from A2 to E1 and the L level from λ2 to E1. After expiration of the delay time t pd of the inverter 1, the output A1 goes to Η level, the output Al to L level. Since the switching time of the transfer gate is small compared to the delay time of the inverter, the clock T must be at least the gate delay time t pd to L level (T to H level) to the necessary for the function of the binary counter change the level at the outputs of the Inverters 1 A1 andÄI guarantee. This condition sets the upper operating frequency.
Zwischen den Zeitpunkten t-i und t2 müssen weiterhin die Eingänge des Inverters 2 E2 und E 2 die im Zeitraum t0 bis ti übertragenen Pegel (E2 = L-Pegel, E2 = Η-Pegel) sicher aufrechterhalten. Diese Bedingung legt die untere Betriebsfrequenz fest.Between times ti and t 2 , the inputs of inverter 2 E2 and E 2 must continue to maintain the levels (E2 = L level, E2 = Η level) transmitted in time interval t 0 to ti. This condition sets the lower operating frequency.
Zum Zeitpunkt t2 werden die Transfergatter TG1 und TG 2 wieder leitend, TG 3 und TG 4 sperren. Die Pegel an den Ausgängen A1 (Η-Pegel) und Ä1 (L-Pegel) werden auf die Eingänge E 2 und E 2 übertragen. Nach Ablauf der Verzögerungszeit tpd des Inverters 2 geht der Ausgang A2 auf L-Pegel, der Ausgang Ä2 auf H-Pegel.At the time t 2 , the transfer gates TG1 and TG 2 will turn off again, TG 3 and TG 4. The levels at the outputs A1 (Η level) and λ1 (L level) are transferred to the inputs E 2 and E 2. After expiration of the delay time t pd of the inverter 2, the output A2 goes to L level, the output Ä2 to H level.
Der weitere Zeitverlauf ist aus Fig.3 ersichtlich. Bedingt durch die Symmetrie des dynamischen Binärzählers hinsichtlich des Taktes müssen die Transfergatter TG1 und TG 2 bzw. TG 3 und TG 4 jeweils für die Zeitdauer mindestens der Gatterverzögerungszeit tpd leitend bzw. gesperrt sein. Die maximale Zählfrequenz des Binärzählers beträgt somit fmax = 1/2tpd. Für den dynamischen Binärzähler wurde eine NW-Simulation durchgeführt. Zu Vergleichszwecken erfolgte eine weitere NW-Simulation für einen konventionellen dynamischen Binärzähler/3/, wie er bisher in modernen GaAs Enhancement Technologien Anwendung fand. Die Gegenüberstellung wurde bezüglich Zählfrequenz, Verlustleistung und Komponentenzahl durchgeführt. Die NW-Simulation erfolgte unter Verwendung der Kenngrößen eines GaAs MESFET mit 0.7/Am Gatelänge. Die Schwellspannung der Enhancement Transistoren T11, T31, T12, T32 beträgt 10OmV, die Schwellspannung der Transfergatter TG1, TG 2, TG 3 und TG 4 Null Volt. Die Weite der Transfergatter beträgt 10^m, das Verhältnis der Weite der Depletionstransistoren T21, T41, T22 und T42 zur Weite der Enhancement Transistoren ist eine Funktion der Schwellspannung der Depletionstransistoren, es beträgt 1/3 < = WE/WD < = 7.5.The further time course can be seen in FIG. Due to the symmetry of the dynamic binary counter with respect to the clock, the transfer gates TG1 and TG 2 or TG 3 and TG 4 must be respectively turned on and off for the duration of at least the gate delay time t pd . The maximum counting frequency of the binary counter is thus f max = 1 / 2t pd . An NW simulation was performed for the dynamic binary counter. For comparison purposes, another NW simulation for a conventional dynamic binary counter / 3 /, as previously used in modern GaAs enhancement technologies was applied. The comparison was carried out with regard to counting frequency, power loss and number of components. The NW simulation was performed using the characteristics of a GaAs MESFET with 0.7 / Am gate length. The threshold voltage of the enhancement transistors T11, T31, T12, T32 is 10OmV, the threshold voltage of the transfer gates TG1, TG 2, TG 3 and TG 4 zero volts. The width of the transfer gate is 10 ^ m, the ratio of the width of the Depletionstransistoren T21, T41, T22 and T42 to the length of the enhancement transistors is a function of the threshold voltage of the Depletionstransistoren, it is 1/3 <= W E / W D <= 7.5 ,
DerTakt T ist eine Sinusfunktion mit 600 mV Spitze zu Spitze und 500 mV Offset. Eine kapazitive Belastung der Ausgänge erfolgte nicht.The clock T is a sine function with 600 mV peak to peak and 500 mV offset. A capacitive load on the outputs did not occur.
Tab. 1 faßt die errechneten Ergebnisse zusammen. Obgleich die Gatterverzögerungszeit um 39.5% höher liegt als bei bekannten dynamischen GaAs Binärzählern (Verdopplung der Ausfächerung) wird eine um 43.3% höhere maximale Zählfrequenz erzielt. Die Verlustleistung PD sinkt um 33%, die Komponentenzahl erhöht sich nur geringfügig.Table 1 summarizes the calculated results. Although the gate delay time is 39.5% higher than known dynamic GaAs binary counters (doubling the fanout), a 43.3% higher maximum count frequency is achieved. The power loss P D drops by 33%, the number of components increases only slightly.
Tab. 1Tab. 1
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD28868786A DD247558A1 (en) | 1986-04-02 | 1986-04-02 | INTEGRATED DYNAMIC BINAER COUNTER HIGH WORKING FREQUENCY AND LOW LOSSES PERFORMANCE |
Applications Claiming Priority (1)
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|---|---|---|---|
| DD28868786A DD247558A1 (en) | 1986-04-02 | 1986-04-02 | INTEGRATED DYNAMIC BINAER COUNTER HIGH WORKING FREQUENCY AND LOW LOSSES PERFORMANCE |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DD247558A1 true DD247558A1 (en) | 1987-07-08 |
Family
ID=5577833
Family Applications (1)
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| DD28868786A DD247558A1 (en) | 1986-04-02 | 1986-04-02 | INTEGRATED DYNAMIC BINAER COUNTER HIGH WORKING FREQUENCY AND LOW LOSSES PERFORMANCE |
Country Status (1)
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| DD (1) | DD247558A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0336460A1 (en) * | 1988-02-26 | 1989-10-11 | Philips Composants | Flip-flop for frequency division by 2 |
-
1986
- 1986-04-02 DD DD28868786A patent/DD247558A1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0336460A1 (en) * | 1988-02-26 | 1989-10-11 | Philips Composants | Flip-flop for frequency division by 2 |
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