DE2250893C3

DE2250893C3 - Frequency divider circuit

Info

Publication number: DE2250893C3
Application number: DE19722250893
Authority: DE
Inventors: Sargent Sheffield Phillipsburg N.J. Eaton Jun. (V.St.A.)
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1971-10-26
Filing date: 1972-10-17
Publication date: 1976-09-23

Description

Die vorliegende Erfindung betrifft eine Frequenzteilerschaltung mit zwei jeweils eine Ausgangsklemme und mehrere Eingangsklemmen aufweisenden Verknüpfungsgliedern, wobei die Ausgangsklemme jedes Verknüpfungsgliedes mit der ersten Eingangsklenime des anderen Verknüpfungsgliedes verbunden ist und das in der Frequenz zu teilende Eingangssignal über eine gemeinsame Eingangsklemme an jeweils die zweite Eingangsklemme jedes Verknüpfungsgliedes gelangt.The present invention relates to a frequency divider circuit having two output terminals each and a plurality of input terminals having logic elements, the output terminal of each logic element is connected to the first input cycle of the other logic element and that in the input signal to be divided according to the frequency via a common input terminal to the second in each case Input terminal of each logic element arrives.

Es ist bereits eine große Anzahl von Frequenzteilerschaltungen bekannt. Viele der bekannten Frequenzteilerschaltungen werden auch unter Verwendung von Metall-Oxid-Halbleiter-Bauelementen (MOS-Bauelementen) u. dgl. in Form von integrierten Schaltungen hergestellt. Dabei werden jedoch im allgemeinen verhältnismäßig viele Transistoren bzw. andere Halbleiterbauelemente benötigt, was einen erheblichen Platzbedarf auf der integrierten Schaltung sowie eine verhältnismäßig höht Verlustleistung mit sich bringt.A large number of frequency divider circuits are already known. Many of the known frequency divider circuits are also made using metal-oxide-semiconductor components (MOS components) and the like. Manufactured in the form of integrated circuits. However, in general requires a relatively large number of transistors or other semiconductor components, which is a considerable one Requires space on the integrated circuit and brings about a relatively high power loss.

Für viele Zwecke, z. B. integrierte Schaltungen in zeithaltenden Geräten wie Armbanduhren u.dgl., mußFor many purposes, e.g. B. integrated circuits in time-keeping devices such as wristwatches and the like. Must

jedoch sowohl die Verlustleistung als auch die auf dem Schaltungsplättchen erforderliche Fläche so klein wie möglich gehalten werden. Man ist daher bestrebt, Zähloder Takt-Schaltungen zu entwickeln, die weniger Bauelemente, wie Transistoren u. dgl, enthalten als die bekannten Schaltungen dieser Art, um die Abmessungen sowie den Leistungsbedarf der Schaltung so klein wie möglich zu halten. Je kleiner der Platzbedarf und/oder der Leistungsverbrauch bzw. die Verlustleistung der Schaltungen sind, um so kleiner kann natürlich auch die Uhr u.dgl. gebaut werden. Da die meisten bekannten elektronischen Uhren, die mit MOS-Schaltungen bestückt sind, auf dem Untersetzer- oder Frequenzteilungiprinzip arbeiten, ist es insbesondere von großer Bedeutung, die Abmessungen und den Leistungsbedarf von Zähler- und Frequenzteilerschaltungen so klein wie möglich zu machen.however, both the power dissipation and the area required on the circuit board are as small as be kept possible. Efforts are therefore made to develop counting or clock circuits that are less Components such as transistors and the like are included as the known circuits of this type in order to reduce the size and to keep the power requirement of the circuit as small as possible. The smaller the space required and / or the power consumption or the power loss of the circuits are, of course, the smaller it can be the clock and the like can also be built. As most of the famous electronic clocks made with MOS circuits are equipped, work on the coaster or frequency division principle, it is in particular of great importance are the dimensions and power requirements of counter and frequency divider circuits to make it as small as possible.

Diese Aufgabe wird gemäß der Erfindung durch eine Frequenzteilerschaltung der eingangs genannten Art gelöst, die dadurch gekennzeichnet ist, daß es sich bei den Verknüpfungsgliedern um solche handelt, bei denen an der Ausgangsklemme ein Signal eines ersten Binärwertes auftritt, wenn an allen Eingangsklemmen Binärsignale gleicher Binärwerte liegen, während an der Ausgangsklemme ein Signal eines zweiten Binärwertes auftritt, wenn die an den Eingangsklemmen liegenden Signale nicht alle den gleichen Binärwert haben, und daß eines der Verknüpfungsglieder schneller als das andere Verknüpfungsglied auf den abfallenden Teil und das andere Verknüpfungsglied schneller als das eine Verknüpfungsglied auf den ansteigenden Teil eines an der gemeinsamen Eingangsklemme anliegenden, in der Frequenz zu teilenden Signals anspricht.This object is achieved according to the invention by a frequency divider circuit of the type mentioned at the beginning solved, which is characterized in that it is at the logic elements are those in which a signal from a first at the output terminal Binary value occurs when binary signals of the same binary values are present at all input terminals, while the Output terminal a signal of a second binary value occurs when the signals at the input terminals Signals do not all have the same binary value and that one of the logic elements is faster than the other Link on the sloping part and the other link faster than the one Link to the rising part of a common input terminal, in the Frequency to be divided responds to the signal.

Weitere Ausgestaltungen der Erfindung sind in den Unieransprüchen angegeben.Further refinements of the invention are specified in the claims.

Die Frequenzteilerschaltungen gemäß der Erfindung enthalten also zwei Verknüpfungsglieder, die jeweils eine Ausgangsklemme und mindestens zwei Eingangsklemmen aufweisen. Es handelt sich dabei um Verknüpfungsglieder, die ein Ausgangssignal eines ersten Binärwertes liefern, wenn die ihren Eingangsklemmen zugeführten Eingangssignale alle den gleichen Binärwert haben, und die ein Ausgangssignal eines zweiten Binärwertes liefern, wenn die an ihren Eingangsklemmen liegenden Eingangssignale nicht alle den gleichen Binärwert haben. Die Verknüpfungsglieder sind über Kreuz miteinander gekoppelt, d. h. daß die Ausgangsklemme des einen Verknüpfungsgliedes mit einer Eingangsklemme des anderen Verknüpfungsgliedes gekoppelt ist und die Ausgangsklemme des anderen Verknüpfungsgliedes mit einer Eingangs^lemme des einen Verknüpfungsgliedes gekoppelt ist. Eine andere Eingangsklemme jedes Verknüpfungsgliedes dient zur Zuführung eines Signals vorgegebener Frequenz, wobei Signale niedrigerer Frequenz an den Ausgangsklemmen der Verknüpfungsglieder auftreten.The frequency divider circuits according to the invention thus contain two logic elements, each have an output terminal and at least two input terminals. It is about Logic elements which supply an output signal of a first binary value when the input signals fed to their input terminals are all the same Have binary value, and which provide an output signal of a second binary value when the at their Input signals lying on the input terminals do not all have the same binary value. The links are cross-coupled with each other, d. H. that the output terminal of a logic element with an input terminal of the other logic element is coupled and the output terminal of the other Link with an input terminal of the a link is coupled. Another input terminal of each link is used for Supply of a signal of a predetermined frequency, with signals of lower frequency at the output terminals of the links occur.

Bei einem Ausführungsbeispiel der Erfindung hat jedes Verknüpfungsglied zwei Eingangsklemmen, und es liefert bei Zuführung eines Eingangssignals der Frequenz Fein Ausgangssignal der Frequenz FIl. Die Verknüpfungsglieder sind Exklusiv-NOR-Glieder (oder Exklusiv-ODER-Glieder) und können unter Verwendung von MOS-Bauelementen hergestellt werden. Bei den im folgenden beschriebenen Ausführungsbeispielen sind die MOS-Bauelemente so ausgebildet, daß das eine der beiden Verknüpfungsglieder auf ansteigende Eingangssignale schneller anspricht als das andere, während das andere auf fallende Eingangssignale schneller ansprichtIn one embodiment of the invention, each logic element has two input terminals, and when an input signal of the frequency Fein is supplied, it supplies an output signal of the frequency FIl. The logic gates are exclusive-NOR gates (or exclusive-OR gates) and can be made using MOS components. In the exemplary embodiments described below, the MOS components are designed so that one of the two logic elements responds more quickly to rising input signals than the other, while the other responds more quickly to falling input signals

Der Erfindungsgedanke sowie Ausgestaltungen und Weiterbildungen der Erfindung werden im folgenden an Hand von Ausführungsbeispielen unter Bezugnahme ajf die Zeichnung näher erläutert; es zeigtThe concept of the invention as well as refinements and developments of the invention are described below Hand of embodiments with reference to ajf the drawing explained in more detail; it shows

F i g. 1 ein Prinzipschaltbild eines. Ausführungsbeispieles der Erfindung,F i g. 1 is a schematic diagram of a. Embodiment of the invention,

Fig.2 eine graphische Darstellung des zeitlichen Verlaufes von Eingangs- und Ausgangs-Schwingungen der in den Fig. 1, 3 und 4 dargestellten Schaltungsanordnungen, Fig.2 is a graphical representation of the time Course of input and output oscillations of the circuit arrangements shown in FIGS. 1, 3 and 4,

F i g. 3 ein ins einzelne gehendes Schaltbild eines Ausführungsbeispieles der Erfindung undF i g. 3 is a detailed circuit diagram of an embodiment of the invention and

Fig.4 ein ins einzelne gehendes Schaltbild eines weiteren Ausführungsbeispieles der Erfindung.4 shows a detailed circuit diagram of a further embodiment of the invention.

In den Figuren sind entsprechende Bauelemente mit gleichen Bezugszeichen bezeichnet.Corresponding components are denoted by the same reference symbols in the figures.

Das in F i g. 1 dargestellte Ausführungsbeispiel der vorliegenden Erfindung enthält zwei Exklusiv-NOR-Glieder 10 und 12. Es sei bemerkt, daß man statt dessen auch Exklusiv-ODER-Glieder verwenden kann. Eine Eingangsklemme 14 dient zum Anschluß irgendeiner geeigneten Signalquelle oder Anordnung zur Zuführung von Signalen, die untersetzt oder in der Frequenz geteilt werden sollen. Im Falle einer Taktgabe und bei Verwendung als Frequenzteiler liefert die Signalquelle ein periodisches Eingangssignal der Frequenz F, und die Schaltungsanordnung wird im folgenden am Beispiel einer solchen Anwendung beschrieben. Die Eingangsklemme 14 ist mit einer Eingangsklemme X\ des Exklusiv-NOR-Gliedes 10 und mit einer Eingangsklemme Yi des Exklusiv-NOR-Gliedes 12 verbunden. Die mit Xi bezeichnete Ausgangsklemme des Exklusiv-NOR-Gliedes 10 ist mit einer Ausgangsklemme 16 und einer Eingangsklemme Vi des Exklusiv-NOR-Gliedes 12 verbunden. Die mit Yi bezeichnete Ausgangsklemme des Exklusiv-NOR-Gliedes 12 ist mit einer Ausgangsklemme 18 und einer Eingangsklemme Xi des Exklusiv-NOR-Gliedes 10 verbunden. Als Ausgangsklemme der Frequenzteilerschaltung kann entweder die Ausgangsklemme 16 oder die Ausgangsklemme 18 verwendet werden. Die Frequenz der Signale an den Ausgangsklemmen 16 und 18 ist halb so groß wie die Frequenz des der Eingangsklemme 14 zugeführten Signals, wie aus den folgenden Erläuterungen ersichtlich ist.The in Fig. The embodiment of the present invention shown in FIG. 1 contains two exclusive-NOR gates 10 and 12. It should be noted that exclusive-OR gates can also be used instead. An input terminal 14 is used to connect any suitable signal source or arrangement for supplying signals which are to be scaled down or divided in frequency. In the case of clocking and when used as a frequency divider, the signal source supplies a periodic input signal of frequency F, and the circuit arrangement is described below using the example of such an application. The input terminal 14 is connected to an input terminal X \ of the exclusive NOR element 10 and to an input terminal Yi of the exclusive NOR element 12. The output terminal, labeled Xi, of the exclusive NOR element 10 is connected to an output terminal 16 and an input terminal Vi of the exclusive NOR element 12. The output terminal, labeled Yi, of the exclusive NOR element 12 is connected to an output terminal 18 and an input terminal Xi of the exclusive NOR element 10. Either output terminal 16 or output terminal 18 can be used as the output terminal of the frequency divider circuit. The frequency of the signals at the output terminals 16 and 18 is half as great as the frequency of the signal fed to the input terminal 14, as can be seen from the following explanations.

Hinsichtlich der Beschreibung der Arbeitsweise der Frequenzteilerschaltung gemäß F i g. 1 soll zuerst nochmals darauf hingewiesen werden, daß es sich bei den Verknüpfungsgliedern 10 und 12 entweder um Exklusiv-ODER-Glieder oder Exklusiv-NOR-Glieder handeln kann. Bei den genauer dargestellten Schaltungsanordnungen gemäß F i g. 3 und 4 werden Exklusiv-NOR-Glieder verwendet. Ein Exklusiv-NOR-Glied ist ein Verknüpfungsglied, das ein Ausgangssignal niedrigen Wertes nur dann liefert, wenn einer und nur einer der Eingangsklemmen ein Eingangssignal hohen Wertes zugeführt ist. Wenn also beide Eingangssignale gleiche Werte (also hohe oder niedrige Signalwerte) haben, hat das Ausgangssignal eines solchen Verknüpfungsgliedes einen hohen Wert. Die Begriffe »hoher Signalwert« und »niedriger Signalwert« sind hier nur als relative Angaben zu verstehen. Beide Signalwerte können positiv oder negativ sein, oder der hohe Signalwert kann positiv und der niedrige Signalwert kann negativ sein.With regard to the description of the mode of operation of the frequency divider circuit according to FIG. 1 should go first it should be pointed out again that the logic elements 10 and 12 are either Exclusive OR elements or exclusive NOR elements can act. In the circuit arrangements shown in more detail according to FIG. 3 and 4 exclusive NOR elements are used. An exclusive NOR link is a logic element that only supplies a low-value output signal if one and only a high value input signal is applied to one of the input terminals. So if both input signals have the same values (i.e. high or low signal values), the output signal of such a logic element has a high value. The terms "high signal value" and "low signal value" are used here only as to understand relative information. Both signal values can be positive or negative, or the high one Signal value can be positive and the low signal value can be negative.

Bei der Erläuterung der Arbeitsweise der Frequenzteilerschaltung gemäß Fig. 1 wird auf das in Fig. 2 dargestellte Zeitdiagramm verwiesen. Der Eingangs-When explaining the operation of the frequency divider circuit 1, reference is made to the timing diagram shown in FIG. The entrance

klemme 14 der Frequenzteilerschaltung gemäß Fig. 1 wird im Betrieb das in Fig. 2 oben dargestellte periodische Signal A der Frequenz F zugeführt. Das Signal A gelangt zur Eingangsklemme Xi des Verknüpfungsgliedes 10 und zur Eingangsklemme Yi des Verknüpfungsgliedes 12. Die Ausgangssignale der Verknüpfungsglieder werden jeweils, wie oben beschrieben, einer Eingangsklemme des jeweils anderen Verknüpfungsgliedes zugeführt. Im Zeitpunkt To hat das Eingangssignal A, das an den Eingangsklemmen Xi und Yi liegt, einen niedrigen Wert. Für die Erläuterung sei angenommen, daß das Signal ß(an der Ausgangsklemme Vi) anfänglich einen hohen Wert habe. Das einen hohen Wert aufweisende Signal B wird der Eingangsklemme X2 des Verknüpfungsgliedes 10 zugeführt. Da am Verknüpfungsglied 10 dann ein und nur ein Eingangssignal hohen Wertes liegt, liefert dieses Verknüpfungsglied ein Ausgangssignal C niedrigen Wertes, das zurück zur Eingangsklemme Vi des Verknüpfungsgliedes 12 geführt wird. An.den Eingängen des Verknüpfungsgliedes 12 liegen dann also zwei Eingangssignale niedrigen Wertes, und das Verknüpfungsglied 12 liefert dementsprechend dann ein , Ausgangssignal B hohen Wertes. Die Frequenzteilerschaltung gemäß F i g. 1 befindet sich also offensichtlich in einem stabilen Zustand. Im Zeitpunkt Ti nimmt das Eingangssignal A jedoch den hohen Wert an. An den Eingangsklemmen Xi und Yi des Verknüpfungsgliedes 10 bzw. 12 liegt dann ein Eingangssignal hohen Wertes. Das Bedeutet, daß das Verknüpfungsglied 10 im Zeitpunkt Ti zwei Eingangssignale hohen Wertes erhält. Am Verknüpfungsglied 12 liegen andererseits ein Eingangssignal niedrigen Wertes und ein Eingangssigna! hohen Wertes. Das Verknüpfungsglied 10 wird verhältnismäßig unempfindlich für ansteigende Eingangssignale gemacht und kann deshalb seinen Zustand nicht schnell ändern. Das Verknüpfungsglied 12 liefert daher das Ausgangssignal B niedrigen Wertes zuerst. Auf Grund dieser Arbeitsweise nehmen die Signale B und Cim Zeitpunkt Ti beide niedrige Werte an.Terminal 14 of the frequency divider circuit according to FIG. 1, the periodic signal A shown at the top in FIG. 2 is fed to the frequency F during operation. The signal A reaches the input terminal Xi of the logic element 10 and to the input terminal Yi of the logic element 12. The output signals of the logic elements are each fed to an input terminal of the other logic element, as described above. At the time To, the input signal A, which is applied to the input terminals Xi and Yi , has a low value. For the purpose of explanation it is assumed that the signal β (at the output terminal Vi) initially has a high value. The signal B , which has a high value, is fed to the input terminal X2 of the logic element 10. Since the logic element 10 then has one and only one input signal with a high value, this logic element supplies an output signal C with a low value, which is fed back to the input terminal Vi of the logic element 12. At the inputs of the logic element 12 are then two input signals of low value, and the logic element 12 accordingly then supplies an output signal B of high value. The frequency dividing circuit according to F i g. So 1 is obviously in a stable state. At the instant Ti, however, the input signal A assumes the high value. An input signal of high value is then present at the input terminals Xi and Yi of the logic element 10 and 12, respectively. This means that the logic element 10 receives two input signals of high value at the point in time Ti. On the other hand, the logic element 12 has a low value input signal and an input signal! high value. The logic element 10 is made relatively insensitive to increasing input signals and can therefore not change its state quickly. The logic element 12 therefore delivers the output signal B of low value first. Because of this mode of operation, signals B and C at time Ti both assume low values.

Im Zeitpunkt Ti schaltet das Eingangssignal A wieder auf den niedrigen Wert. An den Eingangsklemmen Xi und Yi des Verknüpfungsgliedes 10 bzw. 12 liegen dann Eingangssignale niedrigen Wertes. Das Verknüpfungsglied 10 wird relativ empfindlicher für abfallende Signale gemacht und liefert daher einAusgangssignal C hohen Wertes zuerst. Das Verknüpfungsglied 12 erhält dann also außer dem Signal A niedrigen Wertes das Eingangssignal C hohen Wertes an seiner Eingangsklemme Vi. Es liefert dementsprechend ein Ausgangssignal B niedrigen Wertes, da an seinen Eingängen ein und nur ein Eingangssignal hohen Wertes liegt At the time Ti , the input signal A switches back to the low value. Input signals of low value are then applied to input terminals Xi and Yi of logic element 10 and 12, respectively. The logic element 10 is made relatively more sensitive to falling signals and therefore provides a high value output signal C first. In addition to the low value signal A, the logic element 12 then receives the high value input signal C at its input terminal Vi. Accordingly, it supplies an output signal B of low value, since there is one and only one input signal of high value at its inputs

Im Zeitpunkt Ti nimmt das an den Eingangsklemmen Xi und Yi des Verknüpfungsgltedes 10 bzw. 12 liegende Eingangssignal A wieder den hohen Wert an. An der Eingangsklemme Yi des Verknüpfungsgliedes 10 liegt ferner das Signal C das einen hohen Wert hat und das Verknüpfungsglied 12, das für die ansteigende Signalflanke empfindlich ist liefert auf Grund der Mehrzahl von Eingangssignalen hohen Wertes ein Ausgangssignal B hohen Wertes. Das Signal B hohen Wertes wird der Eingangsklemme X2 des Verknüpfungsgliedes 10 zugeführt, das außerdem das Eingangssignal A hohen Wertes erhält Das Verknüpfungsglied 10 liefert dementsprechend ein Ausgangssignal Chohen Wertes.At the point in time Ti , the input signal A present at the input terminals Xi and Yi of the logic device 10 and 12 again assumes the high value. At the input terminal Yi of the logic element 10 there is also the signal C, which has a high value, and the logic element 12, which is sensitive to the rising signal edge, delivers an output signal B of high value due to the plurality of high-value input signals. The signal B high value is supplied to the input terminal X2 of the logic element 10, also the input A receives the high value gate 10 accordingly provides an output signal Chohen value.

Im Zeitpunkt 71 nimmt das Eingangssignal A an den Klemmen Xi und Yi wieder seinen niedrigen Wert an. An der Eingangsklemme Xi des Verknüpfungsgliedes liegt das Signal ßhohen Wertes. Das Verknüpfungsglied 10 liefert schnell ein Ausgangssignal C niedrigen Wertes, das auf die Eingangsklemme Vi des Verknüpfungsgliedes 12 zurückgekoppelt wird. Vom Zeitpunkt Γ4 an wiederholt sich die Arbeitsweise der Schaltung, wie es oben beginnend mit dem Zeitpunkt Tn erläutert worden ist. At time 71, the input signal A at terminals Xi and Yi again assumes its low value. The high value signal is present at the input terminal Xi of the logic element. The logic element 10 quickly supplies an output signal C of low value, which is fed back to the input terminal Vi of the logic element 12. From the point in time Γ4 on, the mode of operation of the circuit repeats itself, as has been explained above starting with the point in time Tn.

Aus dem oben beschriebenen Funktionsablauf ist ersichtlich, daß die Aiisgangssignale B und C an den Ausgangsklemmen 18 bzw. 16 eine Frequenz haben, die halb so groß ist wie die Frequenz des Eingangssignals A. Für jeweils zwei Eingangsiriipulse an der Klemme 14 tritt also an der Klemme 16 oder 18 ein Ausgangsimpuls auf. Es ist außerdem ersichtlich, daß die Dauer der is Impulse in den Ausgangssignalen Bund Cdas Doppelte der Dauer der Impulse im Eingangssignal A beträgt. Selbstverständlich können Dauer und/oder Form der Impulse im Signal B und/oder C in bekannter Weise geändert werden, wenn die Impulsdauer und/oder I-orm von Bedeutung ist.From the functional sequence described above, it can be seen that the output signals B and C at the output terminals 18 and 16, respectively, have a frequency that is half the frequency of the input signal A. For every two input signal pulses at the terminal 14 occurs at the terminal 16 or 18 an output pulse. It can also be seen that the duration of the is pulses in the output signals B and C is twice the duration of the pulses in the input signal A. Of course, the duration and / or shape of the pulses in signal B and / or C can be changed in a known manner if the pulse duration and / or I-shape is important.

Um die oben beschriebene Arbeitsweise zu gewähr leisten, ist es notwendig, daß sich der Zustand des Ausgangssignals des Verknüpfungsgliedes 10 eher ändert als der des Ausgangssignals des Verknüpfungs-2s gliedes 12, wenn das Eingangssignal (Signal A) an den Eingangsklemmen Xi oder Yi fällt, also sich in negativer Richtung ändert. Andererseits muß sich der Zustand des Ausgangssignals des Verknüpfungsgliedes 12 bei ansteigendem Eingangssignal (Änderung des Eingangssignals in positiver Richtung) an den Eingangsklemmen Xi und V2 eher ändern als der Zustand des Ausgangssignals des Verknüpfungsgliedes 10. Eine einfache Verbindung von Exklusiv-NOR-Gliedern, wie sie in Fig. 1 dargestellt ist, wird also normalerweise die in F i g. 2 dargestellten Ausgangsschwingungen nicht liefern. Gewöhnlich neigen das Ausgangssignal B oder C vielmehr dazu, das Eingangssignal an der Klemme 14 mit der gleichen Frequenz direkt oder komplimentär wiederzugeben. Der Schaltungsanordnung muß das Frequenzhalbierungsverhalten aufgezwungen werden, damit sie, wie beschrieben, als Frequenzteiler arbeitet.To ensure the operation described above, it is necessary that the state of the output signal of the logic element 10 changes sooner than that of the output signal of the logic element 12 when the input signal (signal A) falls at the input terminals Xi or Yi, thus changes in the negative direction. On the other hand, the state of the output signal of the logic element 12 must change with a rising input signal (change in the input signal in the positive direction) at the input terminals Xi and V2 rather than the state of the output signal of the logic element 10. A simple connection of exclusive NOR elements, like them is shown in Fig. 1, so normally the in F i g. 2 do not deliver the output oscillations shown. Usually the output signal B or C rather tend to reproduce the input signal at the terminal 14 with the same frequency directly or in a complementary manner. The frequency halving behavior must be imposed on the circuit arrangement so that, as described, it works as a frequency divider.

Im folgenden wenden einige Realisierungsmöglichkeiten des oben erläuterten Erfindungsgedankens beschrieben. Diese Ausführungsbeispiele arbeiten wieder mit Exklusiv-NOR-Gliedern, man könnte statt dessen jedoch ebensogut Exklusiv-ODER-Glieder verwenden. F i g. 3 zeigt das Schaltbild eines Ausführungsbeispieles der Erfindung, das Halbleiterbauelemente vom MOS-Typ enthält Diese Halbleiterbauelemente enthal- ten bekanntlich einen zwischen zwei Elektroden (Emitterelektrode oder Source-Elektrode bzw. Kollek torelektrode oder Drain-Elektrode) geschalteten Stromweg (Kanal), dessen Leitfähigkeit durch eine Steuerelektrode (Gatt- oder Gate-Elektrode) steuerbar ist Es gibt N-Kanal-MOS-Bauelemente (NMOS-Bauelemente) und P-Kanal-Bauelemente (PMOS-Bauelemente, deren Schaltbilder in Fig.3 angegeben sind. Bauelemente dieser Art sind bekannt es genügt ganz allgemein zu erwähnen, daß ein PMOS-Bauelement vom Anreicherungstyp leitet, wenn die Gatt-Elektrode negativ bezüglich der Emitterelektrode ist während ein NMOS-Bauelement des Anreichungstyp leitet wenn die Gatt-Elektrode positiv bezüglich der Emitterelektrode ist Da Bauelemente dieser Art im allgemeinen bilateral arbeiten, also im wesentlichen symmetrisch sind, liegt es nicht notwendigerweise fest, welche der beiden den Kanal begrenzenden Elektroden ah Emitter bzw. Kollektorelektrode arbeitet Bauelemente dieser ArtIn the following, some possible ways of realizing the inventive concept explained above are described. These exemplary embodiments again work with exclusive NOR gates, but one could just as well use exclusive OR gates instead. F i g. 3 is a circuit diagram showing an embodiment of the invention, the semiconductor devices of the MOS type contains These semiconductor devices contained ten known a between two electrodes (emitter electrode or source electrode or collector-gate electrode or drain electrode) connected in the current path (channel) whose conductivity by a control electrode (gate or gate electrode) can be controlled There are N-channel MOS components (NMOS components) and P-channel components (PMOS components, the circuit diagrams of which are shown in FIG. 3). Components of this type are Suffice it to say, in general, that a PMOS device of the enhancement type conducts when the Gatt electrode is negative with respect to the emitter electrode, while an NMOS device of the enhancement type conducts when the Gatt electrode is positive with respect to the emitter electrode generally work bilaterally, i.e. are essentially symmetrical, it does not necessarily have to be determined which of the two electrodes delimiting the channel ah emitter or collector electrode, components of this type work

kann man vielmehr einfach in Abhängigkeit vom Zustand des Signals an der Gatt-Elektrode in bezug auf den Zustand des Signals an der einen der an den Kanal angeschlossenen Elektroden als leitend bzw. nichtleitend bezeichnen. In der Praxis kann man ein solches *> Bauelement als durch ein geeignetes Signal an der Gatt-Elektrode gesteuert oder aufgctastet ansehen, wobei dann der Strom und seine Richtung durch die •Signalverhiiltnisse an den Anschlüssen des Kanals bestimmt werden. mRather, one can simply depend on the State of the signal on the Gatt electrode in relation to the state of the signal on one of the channels designate connected electrodes as conductive or non-conductive. In practice one can use such a *> View the component as being controlled or keyed by a suitable signal on the Gatt electrode, where then the current and its direction through the • signal ratios at the connections of the channel to be determined. m

Der Frequenzteilerschaltung gemäß F- i g. 3 wird wie der gemäß F i g. 1 ein Eingangssignal A der Frequenz F über eine Eingangsklemme 14 zugeführt. Dieses Signal gelangt zu den Gatt-Flektroden von PMOS-Bauelemen ten (Transistoren) 52 und 54 und zu den Gatt-Elcktro is den von NMOS-Baueieinenten 51 und 57. Ferner wird das Signal A einem Anschluß des Kanals eines NMOS-Bauclements 50 und eines PMOS-BauelementsThe frequency divider circuit according to FIG. 3 is like that according to FIG. 1, an input signal A of frequency F is supplied via an input terminal 14. This signal reaches the Gatt-Flektroden of PMOS-Bauelemen th (transistors) 52 and 54 and to the Gatt-Elcktro is the of NMOS-Baueieinenten 51 and 57. Furthermore, the signal A is a connection of the channel of an NMOS-Bauclement 50 and of a PMOS device

55 zugeführt. Ein Anschluß des Kanals des PMOS-Bauelements 52 ist mit einer Beiriebsspannungsklcmme 60 verbunden, an der eine Betriebsspannung + Vi>i> liegt. Ein anderer Anschluß des Kanals des PMOS-Bauelements 52 ist mit einem Anschluß des Kanals eines PMOS-Bauelements 53 verbunden. Der andere Anschluß des Kanals des PMOS-Bauelements 53 ist mit der •Ausgangsklemmc 16 und einem Verbindungspunkt 78 verbunden, an den der zweite Anschluß des Kanals des NMOS-Bauelements 50 und ein Anschluß des Kanals des NMOS-Bauclements 51 angeschlossen sind. Der andere Anschluß des Kanals des NMOS-Bauelements -,o 51 ist mit den Gatt-Elektroden des NMOS-Bauelements 50 und des PMOS-Bauelements 53 verbunden. Außerdem ist der bereits erwähnte zweite Anschluß des Kanals des NMOS-Bauelements 51 mit der Ausgangsk'.emme 18 verbunden und erhält von dieser das Signal B. Die Ausgangsklemme 16 ist mit einem Anschluß des Kanals des PMOS-Bauelements 54 und den Gatt-Elektroden des PMOS-Bauelements 55 und des NMOS-Bauelements 56 verbunden, die dadurch mit dem Signal C gespeist werden. Die Kanäle der NMOS-Bauelemente55 supplied. One connection of the channel of the PMOS component 52 is connected to an operating voltage terminal 60 to which an operating voltage + Vi>i> is applied. Another terminal of the channel of the PMOS component 52 is connected to one terminal of the channel of a PMOS component 53. The other connection of the channel of the PMOS component 53 is connected to the output terminal 16 and a connection point 78, to which the second connection of the channel of the NMOS component 50 and one connection of the channel of the NMOS component 51 are connected. The other terminal of the channel of the NMOS component -, o 51 is connected to the gate electrodes of the NMOS component 50 and the PMOS component 53. In addition, the already mentioned second connection of the channel of the NMOS component 51 is connected to the output terminal 18 and receives the signal B from this terminal. The output terminal 16 is connected to a connection of the channel of the PMOS component 54 and the gate electrodes of the PMOS component 55 and the NMOS component 56 connected, which are thereby supplied with the signal C. The channels of the NMOS components

56 und 57 sind in Reihe zwischen eine Klemme 62. an der eine Betriebsspannung - Vr (die Massepotential sein kann) liegt, und einen Verbindungspunkt 77 geschaltet. Der Verbindungspunkt 57 ist einem Ende des Kanals der PMOS-Bauelemente 54 und 55 und des NMOS-Bauelements 56 sowie den Gatt-Elektroden des PMOS-Bauelements 58 und des NMOS-Bauelements 59, die an einem Verbindungspunkt 75 zusammengeführt sind, gemeinsam. Die Kanäle der Bauelemente 58 und 59 sind in Reihe zwischen Klemmen 61 und 63 geschaltet. An den Klemmen 61 und 63 liegen die Betriebsspannungen + Von bzw - Vr. Die Verbindung der Kanäle der Bauelemente 58 und 59 ist mit der Ausgangsklemme 18 verbunden, an der ein Ausgangssignal der Frequenz FH auftritt, das dem Signal B in Fig.2 entspricht. Die Bauelemente 58 und 59 bilden eine typische Inverter schaltung 76. 56 and 57 are connected in series between a terminal 62, at which an operating voltage - Vr (which can be ground potential) is applied, and a connection point 77. The connection point 57 is common to one end of the channel of the PMOS components 54 and 55 and the NMOS component 56 and the gate electrodes of the PMOS component 58 and the NMOS component 59, which are brought together at a connection point 75. The channels of the components 58 and 59 are connected in series between terminals 61 and 63. The operating voltages + Von and - Vr are applied to terminals 61 and 63. The connection of the channels of the components 58 and 59 is connected to the output terminal 18, at which an output signal of the frequency FH occurs, which corresponds to the signal B in FIG. The components 58 and 59 form a typical inverter circuit 76.

Die Arbeitsweise dieser Schaltungsanordnung entspricht der der Schaltung gemäß Fig. 1. Zur Erläuterung wird daher auf das in Fig.2 dargestellte Diagramm verwiesen. Das Eingangssignal A wird über die Eingangsklemme 14 den Gatt-Elektroden der Bauelemente 51, 52, 54 und 57 sowie Anschlüssen der Kanäle der Bauelemente 50 und 55 zugeführt. Im Zeitpunkt To hat das Signal A seinen niedrigen Wert Die NMOS-Bauelemente 57 und 51 leiten daher nicht weil an ihren Gatt-Elektroden ein Signal niedrigen Wertes liegt Andererseits werden aber die PMOS-Bau elemente 52 und 54 durch das an ihren Gau-Elektroden liegende Signal niedrigen Wertes leitend gemacht. Als Ausgangspunkt soll angenommen werden, daß das Signal B einen hohen Wert hat; es liegt an den Gatt-Elektroden der Bauelemente 50 und 53 sowie an einem Anschluß des Kanals des Bauelements 51. Das Bauelement 50 leitet dann und bewirkt, daß ein Signal niedrigen Wertes zu den Gatt-Elektroden der Bauelemente 55 und 56 sowie den Anschlüssen der Kanäle der Bauelemente 50 und 51 (am Verbindungspunkl 78) und des Bauelements 54 gelangt. Unter diesen Signalverhältnissen werden die PMOS-Bauelemente 54 und 55 leitend und sie lassen das Signal C mit niedrigem Wert zur Klemme 75 des Inverters 76 durch, so daß an der Ausgangsklemme 18 ein Ausgangssignal hohen Wertes auftritt. Das Signal niedrigen Wertes an der Klemme 75 tastet dabei das Bauelement 58 auf und sperrt das Bauelement 59. Die Ausgangsklemme 18 ist daher über den Kanal des Bauelements 58 mit der Klemme 61 verbunden, an der eine relativ positive Spannung liegt. In entsprechender Weise sperrt das Bauelement 57 unter den angegebenen Signalverhältnissen, so daß der Zustand des Bauelements 56 (das dem Bauelement 57 in Reihe geschaltet ist) ohne Einfluß bleibt. Unter den im Zeitpunkt To herrschenden Signalverhältnissen sperrt außerdem das Bauelement 53, während das Bauelement 52 leitet. Die die Spannung + Von führende Klemme 60 ist also nicht mit der Ausgangsklemmc 16 verbunden. The mode of operation of this circuit arrangement corresponds to that of the circuit according to FIG. 1. For an explanation, reference is therefore made to the diagram shown in FIG. The input signal A is fed via the input terminal 14 to the gate electrodes of the components 51, 52, 54 and 57 as well as connections of the channels of the components 50 and 55. At time To, the signal A has its low value. The NMOS components 57 and 51 therefore do not conduct because a signal of low value is present on their gate electrodes Low value signal made conductive. Let us assume as a starting point that signal B has a high value; it is applied to the Gatt electrodes of components 50 and 53 as well as to a terminal of the channel of component 51. Component 50 then conducts and causes a low level signal to be applied to the Gatt electrodes of components 55 and 56 and the terminals of the channels of components 50 and 51 (at connection point 78) and component 54 arrives. Under these signal conditions, the PMOS devices 54 and 55 are conductive and they allow the signal C with a low level to the terminal 75 of the inverter 76, so that the output terminal 18 has a high level output signal. The low value signal at terminal 75 scans component 58 and blocks component 59. Output terminal 18 is therefore connected via the channel of component 58 to terminal 61, which has a relatively positive voltage. In a corresponding manner, the component 57 blocks under the specified signal ratios, so that the state of the component 56 (which is connected in series with the component 57) has no influence. Under the signal conditions prevailing at time To , component 53 also blocks while component 52 conducts. The terminal 60 carrying the voltage + Von is therefore not connected to the output terminal 16.

Im Zeitpunkt Γι nimmt das Eingangssignal A seinen hohen Wert an. An den Gatt-Elektroden der Bauelemente 51,52,54 und 57 liegt dann also ein Signal hohen Wertes. Das Signal A hohen Wertes gelangt außerdem zu einem Anschluß der Kanäle der Bauelemente 50 und 55. Entsprechend den oben erläuterten Bedingungen muß bei ansteigendem Eingangssignal (Signal A) das Ausgangssignal B sich vor dem Ausgangssignal C ändern. Das Bauelement 55 spricht daher auf die Kombination des im Zeitpunkt Γι an den Kanal angelegten Signals hohen Wertes und des bereits an seiner Gatt-Elektrode liegenden Signals niedrigen Wertes an, indem es das Signal hohen Wertes praktisch unmittelbar nach dem Anlegen des Eingangssignal hohen Wertes zum Verbindungspunkt 75 weiterleitet. (Wegen des an seiner Gatt-Elektrode liegenden Signals hohen Wertes leitet das Bauelement 54 praktisch nicht.) Das Signal hohen Wertes am Verbindungspunkt 75 wird durch den Inverter 76 invertiert, so daß der Klemme 18 ein Signal B niedrigen Wertes zugeführt wird. Das Signal B niedrigen Wertes gelangt zur Gatt-Elektrode der Bauelemente 50 und 53, wodurch das Bauelement 50 gesperrt und das Bauelement 53 so vorgespannt wird, daß es leitet wenn die anderen an ihm liegenden Signale entsprechende Werte haben. Das Signal A hohen Wertes, das der Gatt-Elektrode des Bauelements 51 zugeführt worden war, macht dieses Bauelement durchlaßbereit so daß das seinem Kanal zugeführte Signal B niedrigen Wertes praktisch bewirkt daß das Signal C an der Klemme 16 einen niedrigen Wert annimmt. Das Signal C niedrigen Wertes wird zur Gatt-Elektrode des Bauelements 55 zurückgeleitet und verriegelt die Schaltung dadurch praktisch in dem beschriebenen Zustand. Außerdem wird das Signal C niedrigen Wertes dem Kanal des Bauelements 54 zugeführt, das durch das Signal A hohen Wertes an seiner Gatt-Elektrode gesperrt ist Das Signal C niedrigen Wertes wird außerdem noch der Gatt-Elektrode des Bauelements 56 zugeführt das hierdurch gesperrt wird. Man sieht also, daß das Signal A hohen At the time Γι the input signal A assumes its high value. A high-value signal is then applied to the gate electrodes of the components 51, 52, 54 and 57. The high value signal A also comes to a connection of the channels of the components 50 and 55. According to the conditions explained above, the output signal B must change before the output signal C when the input signal (signal A) increases . The component 55 therefore responds to the combination of the high value signal applied to the channel at time Γι and the low value signal already applied to its gate electrode, in that it sends the high value signal to the connection point practically immediately after the high value input signal has been applied 75 forwards. (Because of the high level signal applied to its gate electrode, component 54 is practically non-conducting.) The high level signal at junction 75 is inverted by inverter 76, so that terminal 18 is supplied with a low level signal B. The signal B of low value goes to the gate electrode of the components 50 and 53, whereby the component 50 is blocked and the component 53 is biased so that it conducts when the other signals applied to it have corresponding values. The high value signal A applied to the gate electrode of device 51 renders that device passable so that the low value signal B applied to its channel effectively causes the C signal at terminal 16 to go low. The low value signal C is fed back to the gate electrode of component 55 and thereby practically locks the circuit in the described state. In addition, the signal C low value is fed to the channel of the component 54, which is blocked by the signal A high value at its gate electrode. The signal C low value is also fed to the gate electrode of the component 56 which is blocked as a result. So you can see that signal A is high

609 639 218609 639 218

Wertes bewirkt, daß die Signale B und C im Zeitpunkt 71 niedrige Werte haben.Value causes signals B and C to have low values at time 71.

Im Zeitpunkt Tz schaltet das Signal A wieder auf seinen niedrigeren Wert, der dann an den Gatt-Elektroden der Bauelemente 51, 52, 54 und 57 liegt. Das Eingangssignal ist in diesem Falle ein absinkendes Signal, und das Ausgangssignal Fan der Klemme 16 muß dabei seinen Zustand eher ändern als das Ausgangssignal des anderen Verknüpfungsgliedes. Das Auftreten des niedrigen Wertes des Signals A an der Gatt-Elektrode des Bauelements 52 bewirkt also, daß die in Reihe geschalteten Bauelemente 52 und 53 leiten. so daß das Signal C an der Klemme 16 seinen hohen Wert annimmt. Das Signal C bewirkt dann, daß am Kanal des Bauelements 54, der durch das Signal A niedrigen Wertes leitfähig gemacht worden war, ein Signal hohen Wertes auftritt. Dem Verbindungspunkt 75 wird also ein Signal hohen Wertes über das Bauelement 54 zugeführt. Das Bauelement 57 isi außerdem durch das Signal A niedrigen Wertes gesperrt worden, so daß die Spannung — V« an der Klemme 62 von der Klemme 75 abgetrennt ist.At time Tz , signal A switches back to its lower value, which is then applied to the gate electrodes of components 51, 52, 54 and 57. In this case, the input signal is a falling signal, and the output signal Fan of terminal 16 must change its state sooner than the output signal of the other logic element. The occurrence of the low value of signal A at the gate electrode of component 52 thus causes components 52 and 53 connected in series to conduct. so that the signal C at terminal 16 assumes its high value. Signal C then causes a high level signal to appear on the channel of device 54 which has been rendered conductive by low level signal A. A high-value signal is thus fed to connection point 75 via component 54. The component 57 has also been blocked by the low value signal A , so that the voltage - V "at the terminal 62 is separated from the terminal 75.

Der Inverter 76 liefert entsprechend dem Signal am Verbindungspunkt 75 ein Signal B niedrigen Wertes an der Klemme 18, das zum Kanal des Bauelements 51 zurückgespeist wird.In accordance with the signal at connection point 75, the inverter 76 supplies a signal B of low value at the terminal 18, which signal is fed back to the channel of the component 51.

Das Bauelement 51 ist jedoch durch das seiner Gatt-Elektrode zugeführte Signal A niedrigen Wertes bereits gesperrt worden. Das Signal B niedrigen Wertes wird außerdem den Gatt-Elektroden der Bauelemente 50 und 53 zugeführt, wodurch das Bauelement 50 gesperrt und das Bauelement 53 leitend werden. Diese Signalverhältnisse bewirken eine Verriegelung der Schaltungsanordnung in dem beschriebenen Zustand. Im Zeitpunkt T: haben die Signale A und B also den niedrigen Wert, während das Signal C seinen hohen Wert hat.The component 51 has, however, already been blocked by the low value signal A applied to its gate electrode. The signal B of low value is also applied to the gate electrodes of components 50 and 53, whereby component 50 is blocked and component 53 becomes conductive. These signal ratios cause the circuit arrangement to be locked in the state described. At time T: the signals A and B have the low value, while the signal C has its high value.

Im Zeitpunkt Ti schaltet das Eingangssignal A wieder auf seinen hohen Wert. An den Gatt-Elektroden der Bauelemente 52, 51, 57 und 54 tritt dann wieder ein Signal hohen Wertes auf. Da es sich um ein ansteigendes Eingangssignal bandelt, muß sich das Ausgangssignal vom Verknüpfungsglied 12 wieder eher ändern als das Ausgangssignal vom Verknüpfungsglied 10. In diesem Zeitpunkt werden den Gatt-Elektroden der Bauelemente 56 und 57 gleichzeitig Signale hohen Wertes zugeführt, so daß diese Bauelemente ein Signal niedrigen Wertes von der Klemme 62 zum Verbindungspunkt 75 übertragen. Der Inverter 76 erzeugt aus diesem Eingangssignal niedrigen Wertes ein Ausgangssignal B hohen Wertes an der Klemme 18. Das Signal B niedrigen Wertes wird den Gatt-Elektroden der Bauelemente 50 und 53 zugeführt, wodurch das Bauelement 50 leitend wird, und das Signal A hohen Wertes, das am Kanal dieses Bauelementes liegt, wird dann zur Klemme 16 übertragen. Das Bauelement 53 wird dagegen gesperrt Diese Signalverhältnisse genügen, um die Schaltungsanordnung in dem beschriebenen Zustand zu halten. Im Zeitpunkt Ti haben die Signale A, Bund CaIIe ihren hohen Wert. At the time Ti , the input signal A switches back to its high value. A high value signal then occurs again at the gate electrodes of components 52, 51, 57 and 54. Since it is a rising input signal, the output signal from the logic element 12 must change again sooner than the output signal from the logic element 10. At this point in time, the gate electrodes of the components 56 and 57 are simultaneously supplied with high-value signals, so that these components turn on Transfer low signal from terminal 62 to junction 75. The inverter 76 generates an output signal B of high value at terminal 18 from this input signal of low value. Signal B of low value is applied to the gate electrodes of components 50 and 53, whereby component 50 becomes conductive, and signal A of high value, that is on the channel of this component is then transferred to terminal 16. In contrast, the component 53 is blocked. These signal ratios are sufficient to keep the circuit arrangement in the described state. At the point in time Ti , the signals A, Bund CaIIe have their high value.

Im Zeitpunkt 71 schaltet das Eingangssignal .4 auf seinen niedrigen Wert. Das Signal B bleibt auf dem hohen Wert, und das Signal Cschaltet auf den niedrigen Wert. Bei einem absinkenden Eingangssignal muß ja das Ausgangssignal des Verknüpfungsgliedes 10 sich vor dem Ausgangssignal des Verknüpfungsgliedes 12 ändern. In diesem Falle überträgt das Bauelement 50 (das durch das Signal B hohen Wertes aufgetastet ist)At time 71, the input signal .4 switches to its low value. Signal B remains high and signal C switches low. With a falling input signal, the output signal of the logic element 10 must change before the output signal of the logic element 12. In this case the component 50 (which is gated on by the high value signal B) transmits

das Signal A niedrigen Wertes der Klemme 16. Diese Signalverhältnisse entsprechen denen, die im Zeitpunk 7T) herrschen. Die Schaltungsanordnung arbeitet nur also wie im Zeitpunkt 7o, und die oben beschriebener Vorgänge wiederholen sich zyklisch.the signal A low value of the terminal 16. These signal ratios correspond to those that prevail at time point 7T). The circuit arrangement only works as at time 7o, and the processes described above are repeated cyclically.

Aus der obigen Beschreibung ist ersichtlich, daß dit Ausgangssignale B und C wie oben bei F i g. 1 regelmäßig verlaufende, zyklische Signale sind, die ttit Frequenz /72 haben, die gleich der Hallte der Frequenz F des Eingangssignals A ist. Die Schaltungsanordnung gemäß Fig. 3 ist also eine mit COS/MOS-Biiiielemen· ten aufgebaute Frequenzteilcrschaltung, die eine geringe Verlustleistung hat und als integrierte Schaltung, die nur wenig Platz auf dem Schaltungsplättchen benötigt realisiert werden kann.From the above description it can be seen that the output signals B and C as above in FIG. 1 are regular, cyclical signals that have ttit frequency / 72, which is equal to the Hallte of the frequency F of the input signal A. The circuit arrangement according to FIG. 3 is thus a frequency divider circuit constructed with COS / MOS elements, which has a low power loss and can be implemented as an integrated circuit which requires little space on the circuit board.

Wie erwähnt, besteht die Bedingung, daß sich das Ausgangssignal des Verknüpfungsgliedes 10 bei absinkendem Eingangssignal vor dem Ausgangssignal des Verknüpfungsgliedes 12 ändert, während sich das Ausgangssignal des Verknüpfungsgliedes 12 bei ansteigendem Eingangssignal vor dem Ausgangssignal des Verknüpfungsgliedes 10 ändern muß. Um die Einhaltung dieser Bedingungen zu gewährleisten, ist die in Fig. 3 dargestellte Schaltungsanordnung mit Bauelementen geeignet gewählter Größen aufgebaut. Die Relationen zwischen den verschiedenen Bauelementen werden im folgenden erläutert. Die Größen der Bauelemente bestimmen deren relative Impedanzen. Die Impedanzen der verschiedenen Bauelemente werden mit dem Buchstaben Zund einem Index, der dem Bezugszeichen des betreffenden Bauelements entspricht, bezeichnet.As mentioned, the condition exists that the Output signal of the logic element 10 when the input signal falls before the output signal of the Logic element 12 changes, while the output signal of the logical element 12 changes with increasing Input signal before the output signal of the Link member 10 must change. In order to ensure compliance with these conditions, the one shown in FIG. 3 The circuit arrangement shown is constructed with components of suitably selected sizes. The relations between the various components are explained below. The sizes of the components determine their relative impedances. The impedances of the various components are compared with the Letters Z and an index which corresponds to the reference number of the component in question, denotes.

Eine Möglichkeit zur Realisierung der erforderlichen Schaltungsbedingungen und Parameter besteht darin, Transistoren zu verwenden, deren Impedanzen den folgenden Bedingungen genügen:One way of realizing the necessary circuit conditions and parameters is to To use transistors whose impedances meet the following conditions:

Z₅, + Z₅,Z ₅ , + Z ₅ ,

Z₅₁₁ + Z₅ Z ₅₁₁ + Z ₅

Z₅₄Z₅₅ Z₅₄ + Z₅, ^τ Z ₅₄ Z ₅₅ Z ₅₄ + Z ₅ , ^τ

Z₅,, , Z₅- t Z_5h < Z₅,Z ₅ ,,, Z ₅ - t Z _5h <Z ₅ ,

(IV)(IV)

Diese Bedingungen lassen sich z. B. durch folgende Bauclement-Impedanzen, die auf Z₅₁ bezogen sind, erfüllen:These conditions can be z. B. by the following component impedances, which are related _{to Z 51:}

Z₅₁ = 0.5Z₅₄ Z ₅₁ = 0.5Z ₅₄

Z₅₁ ---- \()Z^ = K)(Z₅₂ + Z₅₁)Z ₅₁ ---- \ () Z ^ = K) (Z ₅₂ + Z ₅₁ )

Z₅₁ -- 4 Z_5H = 4 Z₅, Z₅₁ ^ 2(Zs„ t Z₅₇)
Z₅₁ = Z₅₁, Z _51-4 _5H Z = 4 Z _5, Z ₅₁ ^ 2 (Zs "t Z ₅₇₎
Z ₅₁ = Z ₅₁ ,

Die Bedingungen I und II treten auf, wenn die Eingangssignale ΛΊ und Xi, also die Eingangssignale für das Verknüpfungsglied 10, beide den Binärwert 1 haben 6s und die Eingangssignale Vt und Yi (die Eingangssignale des Verknüpfungsgliedes 12) beide den Binärwert 0 haben. Wegen des in beide Bedingungen eingehenden Substrateffektes ist in beiden Fällen die Arbeitsge- Conditions I and II occur when the input signals ΛΊ and Xi, i.e. the input signals for the logic element 10, both have the binary value 1 6s and the input signals Vt and Yi (the input signals of the logic element 12) both have the binary value 0. Because of the substrate effect involved in both conditions, the working

schwmdigkeit von Natur aus klein. Der Substrateffekt ist wirksam, wenn die Emitterelektrode in Sperrichtung bezüglich des Substrats vorgespannt ist. Hierdurch wird die Impedanz des Bauelements erhöht und seine Ansprechgeschwindigkeit verringert. Das langsame Arbeiten ist hier von Nutzen, da die jeweiligen Bauelemente unter den angegebenen Bedingungen langsam arbeiten sollen. Die Einhaltung der Bedingungen I und Il ist wünschenswert, es handelt sich jedoch nicht um zwingende Regeln. Die Schaltungsanordnung würde in der Praxis sogar unter den folgenden Bedingungen noch zufriedenstellend arbeiten:dizziness by nature small. The substrate effect is effective when the emitter electrode is reverse biased with respect to the substrate. This will increases the impedance of the device and decreases its response speed. The slow one Working is useful here, as the respective components under the specified conditions should work slowly. Compliance with conditions I and II is desirable, but it is not about binding rules. The circuit arrangement would in practice even be among the following Conditions still working satisfactorily:

F i g. 4 zeigt ein weiteres Ausführungsbeispiel der vorliegenden Erfindung. Es ist im Prinzip ähnlich aufgebaut wie das Ausführungsbeispiel gemäß Fig. 3 mit der Ausnahme, daß die Bauelemente 5i und 54 fehlen. Überprüft man die oben angegebenen Bedingungen und die Beschreibung der Arbeitsweise der in F i g. 3 dargestellten Schaltung, so sieht man. daß es für die einwandfreie Funktion der Schaltungsanordnung nicht erforderlich ist, daß die Bauelemente 51 und 54 zu irgendeinem Zeitpunkt eine niedrige impedanz annehmen. Hieraus folgt, daß sie hohe Impedanzen sein und bleiben können. Wenn die betreffenden Bauelemente hohe Impedanzen haben können, stellt es nur eine folgerichtige Extrapolation dar, wenn man diese Impedanzen im Grenzfall unendlich groß macht und schließlich die betreffenden Bauelemente ganz wegläßt. Wenn diese Bauelemente aus der Schaltung entferntF i g. 4 shows a further embodiment of FIG present invention. In principle, it is constructed similarly to the exemplary embodiment according to FIG. 3 with the exception that components 5i and 54 are missing. Check the conditions given above and the description of the operation of the in FIG. 3, one can see. that it for the proper functioning of the circuit arrangement is not necessary that the components 51 and 54 to assume a low impedance at any point in time. It follows that they will be high impedances and can stay. If the components in question can have high impedances, it only represents one logical extrapolation if these impedances are made infinitely large in the borderline case and finally omits the relevant components entirely. When these components are removed from the circuit

sind, trifft die obige Funktionsbeschreibung im wesentli chen auf die in F i g. 4 dargestellte Schaltungsanord nung zu. Die Frequenzteilerschallung stellt nun eine dynamische ZähLtufe mit acht Bauelementen (Transi stören) dar, die noch weniger Bauelemente odei Transistoren hat als das vorige Ausführungsbeispiel, st daß die für die Bauelemente erforderliche Fläche au dem Halbleitersubstrat der integrierten Schaltung noch kleiner ist und der Leisiungsverbrauch besonders gering wird.are, the above functional description essentially applies chen on the in F i g. 4 shown Schaltungsanord voltage to. The frequency divider sound now provides a dynamic counting stage with eight components (transi interfere), which have even fewer components or Transistors has, as the previous embodiment, the area required for the components the semiconductor substrate of the integrated circuit is even smaller and the power consumption is particularly low will.

Eine ins einzelne gehende Beschreibung der Arbeits weise der Schaltungsanordnung gemäß F i g. 4 dürfte unnötig sein, da die Arbeitsweise der Schaltung gemäl; Fig. 4 ohne Schwierigkeiten aus der Beschreibung der Arbeitsweise der Ausführungsform gemäß Fig.: abgeleitet werden kann. Der in Fig. 2 dargestellte zeitliche Verlauf der Signale gilt auch für die Schaltung gemäß Fi g. 4.A detailed description of the operation of the circuit arrangement according to FIG. 4 should be unnecessary, since the operation of the circuit shown; Fig. 4 without difficulty from the description of the operation of the embodiment according to Fig .: can be derived. The time course of the signals shown in FIG. 2 also applies to the circuit according to Fi g. 4th

Die beschriebenen Frequenzteilerschaltungen sine verhältnismäßig einfach und enthalten nur relativ wenige Halbleiterbauelemente. Bei Realisierung als integrierte Schaltung sind der Bedarf an Fläche auf den: Halbleitersubstrat und die Verlustleistung klein. Die Verlustleistung ist offensichtlich klein, da praktisch nur ein einziger ununterbrochener Stromkreis zwischen der positiven Betriebsspannungsklemme und der negativen Betriebsspannungsklemme besteht, nämlich über den Inverter 76. Aus der Tatsache, daß nur wenig Platz auf dem Substrat einer integrierten Schaltung benötigt wird, ergeben sich die natürlichen Vorteile bei der Anwendung von kleinflächigen Schaltungssubstraten.The frequency divider circuits described are relatively simple and contain only relatively few semiconductor components. When implemented as an integrated circuit, the space required is: Semiconductor substrate and the power loss small. The power loss is obviously small, since it is only practical a single uninterrupted circuit between the positive operating voltage terminal and the negative Operating voltage terminal consists, namely via the inverter 76. From the fact that there is little space the substrate of an integrated circuit is required, the natural advantages result in the Use of small-area circuit substrates.

Die oben beschriebenen Ausführungsbeispiele lassen sich in der verschiedensten Weise abwandeln, ohne den Rahmen der Erfindung zu überschreiten. Es war bereits erwähnt worden, daß an Stelle der dargestellten Exklusiv-NOR-Glieder auch Exklusiv-ODER-Glieder verwendet werden können. Auch andere äquivalente Schaltungen sind möglich.The embodiments described above can be modified in various ways, without the To exceed the scope of the invention. It had already been mentioned that in place of the one shown Exclusive-NOR-elements also exclusive-OR-elements can be used. Other equivalent circuits are also possible.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

Patent claims:

1. Frequency divider circuit with two logic elements each having an output terminal and several input terminals, the output terminal of each logic element m'.t being connected to the first input terminal of the other logic element and the input signal to be divided in frequency via a common ι ο input terminal to the second input terminal Each logic element arrives, characterized in that the logic elements (10, 12) are those in which a signal of a first binary value occurs at the output terminal (16 or 18) when all input terminals (Xi, X2; Vt , Y2) Hegen binary signals of the same binary values, while a signal of a second binary value occurs at the output terminal (16 or 18) if the signals at the input terminals do not all have the same binary value, and that one of the logic elements (10, 12) is faster than the other link (10 or 12) on the sloping part and the other logic element (18 or 16) responds faster than the logic element (16 or 18) to the rising part of a signal to be divided in frequency which is present at the common input terminal (14).

2. Frequency divider circuit according to claim 1, characterized in that the two logic elements (10, 12) Exclusive-OR terms are.

3. Frequency divider circuit according to claim 1, characterized in that the two logic elements (10, 12) are exclusive NOR members.

4. Frequency divider circuit according to at least one of claims 1 to 3, characterized in that each link a first and second semiconductor component (51, 50 and 54, 55) with a predetermined conduction type and a third and fourth semiconductor component (52,53 and 57,56) with has the opposite conduction type to the predetermined conduction type, wherein each component has a current path and a control electrode, the current paths of the third and fourth Semiconductor components (52, 53 or 57, 56) in series between an operating voltage terminal (60 or 62) and a connection point (78 or 77), each with a connection of the current paths of the first and second semiconductor component (51, 50 or 54, 55) is connected together, switched are, and the control electrodes of the first and third semiconductor components (51, 52 and 54, 57) and the other connection of the current path of the second semiconductor component (50 or 55) with a common input terminal (14) are connected, and the control electrodes of the second and fourth Semiconductor component (50, 53 or 55, 56) and the other connection of the current path of the first Semiconductor component (51 or 54) with the ho output terminal (18 or 16) of the other Link connected, and that the output terminal (16 or 18) of each link with the associated common connection point (78,77) are connected (Fig. 3). 6s

5. Frequency divider circuit according to at least one of claims 1 to 4, characterized in that the conduction type of the first and second semiconductor component (51, 50 or 54, 55) of the one link of the line type of the first and second component (51, 50 or 54, 55) of the other link is opposite and that the common connection point (77) of the a logic element is connected to the output terminal (18) via an inverter (76)

6. Frequency divider circuit according to at least one of claims 1 to 5, characterized in that each logic element has a first semiconductor component (50 or 55) with a predetermined one Conduction type and a second and third semiconductor component (53, 52 and 56, 57) with the predetermined conduction type has opposite conduction type and each component one Has a current path and a control electrode, the control electrode of the third component (52 or 57) and one end of the current path of the connected first component to the common input terminal (14) are connected, and the current paths of the second and third Component (53,52 or 56, 57) in series between the other end of the current path of the associated first component (50 or 55) and an operating voltage terminal (60 or 62) connected are, and that the control electrodes of the first and second components (55, 50 and 53, 52) each Link with the output terminal of the other link it. . attachment standing.

7. Frequency divider circuit according to at least one of claims 1 to 6, characterized in that the first component (50 or 55) of the one link has a conductivity type, the conductivity type of the first component (50 or 55) of the other link the opposite is that the output terminal of a logic element with the other End of the current path of the first component (50) of one link and the other end of the current path of the first component (55) of the other logic circuit via an inverter (58, 59) is connected to the output terminal of the other logic element.