JP2897923B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JP2897923B2 JP2897923B2 JP1041950A JP4195089A JP2897923B2 JP 2897923 B2 JP2897923 B2 JP 2897923B2 JP 1041950 A JP1041950 A JP 1041950A JP 4195089 A JP4195089 A JP 4195089A JP 2897923 B2 JP2897923 B2 JP 2897923B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- input terminal
- flip
- logic
- flop circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は信号入力端子にて受信される信号の周波数を
1/2に分周するフリップフロップ回路に関するものであ
る。
1/2に分周するフリップフロップ回路に関するものであ
る。
（従来の技術） 斯種のフリップフロップ回路はIEEEのエレクトロン・
デバイス・レターズ（“Electron Device Letters"vol.
EDL−4,No.10.1983年10月，第377〜379頁）から既知で
ある。
デバイス・レターズ（“Electron Device Letters"vol.
EDL−4,No.10.1983年10月，第377〜379頁）から既知で
ある。
（発明が解決しようとする課題） 上記従来のフリップフロップ回路は５個の２入力NOR
ゲートと１個の３入力NORゲートとを具えており、これ
らの各ゲートを１個の負荷トランジスタと２個または３
個のドライバトランジスタとで構成している。VLSI回路
の設計者等が対処しなければならない一般的な問題は、
或る所定の機能を果すための回路における部品数の低減
及び電力消費量の低減に関するもので、これは特に、部
品数及び給電端子間の導電通路の数に関連するものであ
る。これらの問題は好ましくは回路のパーフォーマンス
及びダイナミック特性を損なうことなく解決すべきであ
る。
ゲートと１個の３入力NORゲートとを具えており、これ
らの各ゲートを１個の負荷トランジスタと２個または３
個のドライバトランジスタとで構成している。VLSI回路
の設計者等が対処しなければならない一般的な問題は、
或る所定の機能を果すための回路における部品数の低減
及び電力消費量の低減に関するもので、これは特に、部
品数及び給電端子間の導電通路の数に関連するものであ
る。これらの問題は好ましくは回路のパーフォーマンス
及びダイナミック特性を損なうことなく解決すべきであ
る。
本発明の目的は、従来のフリップフロップ回路よりも
部品数が少なく、しかも給電端子間の導電通路の数が少
なくて済む1/2分周器用フリップフロップ回路を提供す
ることにある。
部品数が少なく、しかも給電端子間の導電通路の数が少
なくて済む1/2分周器用フリップフロップ回路を提供す
ることにある。
（課題を解決するための手段） 本発明によるフリップフロップ回路は、該回路が： −第１及び第２論理ゲートを有し、これらゲートの第１
ゲート入力端子をこれら両ゲートのゲート出力端子にそ
れぞれ交差接続したRSフリップフロップと； −前記第１及び第２論理ゲートの各第２ゲート入力端子
にそれぞれ結合される各ゲート出力端子と、第１及び第
２スイッチの導電通路を介して前記第２及び第１論理ゲ
ートのゲート出力端子にそれぞれ結合される各第１ゲー
ト入力端子とを有している第３論理ゲート及び第４論理
ゲート； とを具え、前記第３及び第４論理ゲートの第２ゲート入
力端子と前記両スイッチの制御入力端子とを前記信号入
力端子に結合させたことを特徴とする。
ゲート入力端子をこれら両ゲートのゲート出力端子にそ
れぞれ交差接続したRSフリップフロップと； −前記第１及び第２論理ゲートの各第２ゲート入力端子
にそれぞれ結合される各ゲート出力端子と、第１及び第
２スイッチの導電通路を介して前記第２及び第１論理ゲ
ートのゲート出力端子にそれぞれ結合される各第１ゲー
ト入力端子とを有している第３論理ゲート及び第４論理
ゲート； とを具え、前記第３及び第４論理ゲートの第２ゲート入
力端子と前記両スイッチの制御入力端子とを前記信号入
力端子に結合させたことを特徴とする。
一方のゲート入力端子が第１（第２）スイッチの導電
通路に接続され、このスイッチの制御電極が他方のゲー
ト入力端子に結合される第３（第４）論理ゲートを具え
ている回路部分は後述するようにマスタ−スレーブフリ
ップフロップとして作用する。MESFETGaAsトランジスタ
を具えているフリップフロップ回路を構成する場合に
は、各論理ゲートをNORゲートで構成すると共に前記各
スイッチを通常はオフ状態にある（以後単に「Ｎ−オ
フ」と称する）エンハンスメントFETで構成するのが好
適である。本発明フリップフロップ回路をMESFETで実現
した場合に、1GHzでの電力消費量が約0.75mWであること
を確かめた。
通路に接続され、このスイッチの制御電極が他方のゲー
ト入力端子に結合される第３（第４）論理ゲートを具え
ている回路部分は後述するようにマスタ−スレーブフリ
ップフロップとして作用する。MESFETGaAsトランジスタ
を具えているフリップフロップ回路を構成する場合に
は、各論理ゲートをNORゲートで構成すると共に前記各
スイッチを通常はオフ状態にある（以後単に「Ｎ−オ
フ」と称する）エンハンスメントFETで構成するのが好
適である。本発明フリップフロップ回路をMESFETで実現
した場合に、1GHzでの電力消費量が約0.75mWであること
を確かめた。
（実施例） 以下図面を参照して本発明を説明するに、第１図は本
発明によるフリップフロップ回路に使用するマスタ−ス
レーブタイプのメモリ素子10の構成を示す回路図であ
り、このメモリ素子は２つの入力端子21,22を有するNOR
ゲート20と、エンハンスメント（Ｎ−オフ）形のMESFET
トランジスタ30とから成り、このトランジスタのゲート
電極Ｇ及びドレイン電極ＤはNORゲート20の入力端子22
及び21にそれぞれ結合させる。NORゲート20は２個のＮ
−オフMESFETと抵抗（図示せず）とで既知の方法で構成
する。第１図に示すメモリ素子10がスレーブのゼロリセ
ットでマスタ−スレーブタイプのメモリ素子と同じよう
に作動することを立証することができる。実際上； −論理１レベルを入力端子12に供給すると、出力端子13
の論理レベルは０となる。この作動中に、NORゲート20
（スレーブとして機能する）の入力端子21におけるMESF
ETトランジスタ30（マスタとして機能する）の固有キャ
パシタンスCgsが帯電されて、NORゲートの入力端子21に
は入力端子11における論理レベル（Ｅ）が現れるように
なる。
発明によるフリップフロップ回路に使用するマスタ−ス
レーブタイプのメモリ素子10の構成を示す回路図であ
り、このメモリ素子は２つの入力端子21,22を有するNOR
ゲート20と、エンハンスメント（Ｎ−オフ）形のMESFET
トランジスタ30とから成り、このトランジスタのゲート
電極Ｇ及びドレイン電極ＤはNORゲート20の入力端子22
及び21にそれぞれ結合させる。NORゲート20は２個のＮ
−オフMESFETと抵抗（図示せず）とで既知の方法で構成
する。第１図に示すメモリ素子10がスレーブのゼロリセ
ットでマスタ−スレーブタイプのメモリ素子と同じよう
に作動することを立証することができる。実際上； −論理１レベルを入力端子12に供給すると、出力端子13
の論理レベルは０となる。この作動中に、NORゲート20
（スレーブとして機能する）の入力端子21におけるMESF
ETトランジスタ30（マスタとして機能する）の固有キャ
パシタンスCgsが帯電されて、NORゲートの入力端子21に
は入力端子11における論理レベル（Ｅ）が現れるように
なる。
−論理レベルＯが入力端子12に供給される場合には、ト
ランジスタ30がターン・オフされ、入力端子11における
論理レベルがNORゲート20の入力端子21に転送されなく
なる。この場合にNORゲート20は論理Ｏレベルと、入力
端子21における論理レベル、即ち以前の状態の期間中に
入力端子11に出現していた論理レベル（Ｅ）との間にて
作動する。従って、NORゲート20の出力端子13には論理
レベルが現れる。
ランジスタ30がターン・オフされ、入力端子11における
論理レベルがNORゲート20の入力端子21に転送されなく
なる。この場合にNORゲート20は論理Ｏレベルと、入力
端子21における論理レベル、即ち以前の状態の期間中に
入力端子11に出現していた論理レベル（Ｅ）との間にて
作動する。従って、NORゲート20の出力端子13には論理
レベルが現れる。
第２図は本発明による1/2分周器用フリップフロップ4
0を示し、これは各々が２入力NORゲート20a,20bを具え
ている２個のマスタ−スレーブタイプのメモリ素子10a,
10bによって形成される第１段50と、RS配置の２個のNOR
ゲート61,62によって形成される第２段60とで構成す
る。第２図に示すように、メモリ素子10a,10bは第１図
に示したものと同一構成のものである。これらのメモリ
素子をそれらのエンハンスメント形MESFETトランジスタ
30a,30bの各ゲート電極Ga，Gbを介して第２図に示すよ
うにフリップフロップのクロック入力端子CKを構成する
共通端子に結合させる。メモリ素子10a,10bの出力端子O
a，Obは第２段60におけるNORゲート61,62の各一方の入
力端子I1，I2にそれぞれ結合させる。
0を示し、これは各々が２入力NORゲート20a,20bを具え
ている２個のマスタ−スレーブタイプのメモリ素子10a,
10bによって形成される第１段50と、RS配置の２個のNOR
ゲート61,62によって形成される第２段60とで構成す
る。第２図に示すように、メモリ素子10a,10bは第１図
に示したものと同一構成のものである。これらのメモリ
素子をそれらのエンハンスメント形MESFETトランジスタ
30a,30bの各ゲート電極Ga，Gbを介して第２図に示すよ
うにフリップフロップのクロック入力端子CKを構成する
共通端子に結合させる。メモリ素子10a,10bの出力端子O
a，Obは第２段60におけるNORゲート61,62の各一方の入
力端子I1，I2にそれぞれ結合させる。
さらに、トランジスタ30a,30bのソースSa，SbをNORゲ
ート62,61の出力端子O1，O2にそれぞれ交差結合させ
る。
ート62,61の出力端子O1，O2にそれぞれ交差結合させ
る。
第２図に示すフリップフロップ回路をしきい値電圧VT
が0.2Vで、相互コンダクタンスgmが200ms/mmであるエン
ハンスメント形MESFETトランジスタによって実現した。
これらのトランジスタは、幅Ｗを100μｍとし、VGS＝0.
7V,VDS＝2Vとし、且つゲート長を0.7μｍとした場合に
約5.7mAの電流IDSで作動した。
が0.2Vで、相互コンダクタンスgmが200ms/mmであるエン
ハンスメント形MESFETトランジスタによって実現した。
これらのトランジスタは、幅Ｗを100μｍとし、VGS＝0.
7V,VDS＝2Vとし、且つゲート長を0.7μｍとした場合に
約5.7mAの電流IDSで作動した。
２個のトランジスタ30a及び30bの幅は５μｍとし、NO
Rゲート20a,20bは幅が1.5μｍのトランジスタと3.5kΩ
の抵抗とで構成した。NORゲート61及び62は幅が20μｍ
のトランジスタと2.5kΩの抵抗とで構成した。
Rゲート20a,20bは幅が1.5μｍのトランジスタと3.5kΩ
の抵抗とで構成した。NORゲート61及び62は幅が20μｍ
のトランジスタと2.5kΩの抵抗とで構成した。
第１図は本発明によるフリップフロップ回路に用いるマ
スタ−スレーブメモリ素子の回路図、 第２図は本発明による1/2分周器用のフリップフロップ
回路の一例を示す回路図である。 10,10a,10b…マスタ−スレーブメモリ素子 20,20a,20b…NORゲート 30,30a,30b…エンハンスメント形MESFETトランジスタ 40…1/2分周器用フリップフロップ 61,62…NORゲート
スタ−スレーブメモリ素子の回路図、 第２図は本発明による1/2分周器用のフリップフロップ
回路の一例を示す回路図である。 10,10a,10b…マスタ−スレーブメモリ素子 20,20a,20b…NORゲート 30,30a,30b…エンハンスメント形MESFETトランジスタ 40…1/2分周器用フリップフロップ 61,62…NORゲート
Claims (2)
- 【請求項１】信号入力端子にて受信される信号の周波数
を1/2に分周するフリップフロップ回路において、該回
路が： −第１及び第２論理ゲートを有し、これらゲートの第１
ゲート入力端子をこれら両ゲートのゲート出力端子にそ
れぞれ交差接続したRSフリップフロップと； −前記第１及び第２論理ゲートの各第２ゲート入力端子
にそれぞれ結合される各ゲート出力端子と、第１及び第
２スイッチの導電通路を介して前記第２及び第１論理ゲ
ートのゲート出力端子にそれぞれ結合される各第１ゲー
ト入力端子とを有している第３論理ゲート及び第４論理
ゲート； とを具え、前記第３及び第４論理ゲートの第２ゲート入
力端子と前記両スイッチの制御入力端子とを前記信号入
力端子に結合させたことを特徴とするフリップフロップ
回路。 - 【請求項２】前記論理ゲートの各々をNORゲートで構成
し、前記スイッチの各々をエンハンスメント電界効果ト
ランジスタで構成したことを特徴とする請求項１に記載
のフリップフロップ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8802374A FR2627917A1 (fr) | 1988-02-26 | 1988-02-26 | Element de memoire du type maitre-esclave et bascule pour diviseur de frequence par 2 comportant de tels elements de memoire |
| FR8802374 | 1988-02-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01252020A JPH01252020A (ja) | 1989-10-06 |
| JP2897923B2 true JP2897923B2 (ja) | 1999-05-31 |
Family
ID=9363669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1041950A Expired - Fee Related JP2897923B2 (ja) | 1988-02-26 | 1989-02-23 | フリップフロップ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4902909A (ja) |
| EP (1) | EP0336460B1 (ja) |
| JP (1) | JP2897923B2 (ja) |
| DE (1) | DE68915474T2 (ja) |
| FR (1) | FR2627917A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3835116A1 (de) * | 1988-10-14 | 1990-04-19 | Siemens Ag | Adressverstaerkerschaltung mit selbstverriegelung und sicherung gegen mehrfachadressierung zur verwendung in statischen gaas-rams |
| JP2569790B2 (ja) * | 1989-03-13 | 1997-01-08 | 三菱電機株式会社 | アービタ回路 |
| JP2740769B2 (ja) * | 1990-08-23 | 1998-04-15 | 株式会社東芝 | 可変分周回路 |
| JPH04150226A (ja) * | 1990-10-09 | 1992-05-22 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0738423A (ja) * | 1993-07-23 | 1995-02-07 | Mitsubishi Electric Corp | 分周回路 |
| KR100366627B1 (ko) * | 2000-08-23 | 2003-01-09 | 삼성전자 주식회사 | Ｄｔｃ 기반 플립플럽 회로 및 비교기 |
| US7379723B2 (en) * | 2004-07-29 | 2008-05-27 | Silicon Laboratories Inc. | Local oscillator and mixer for transceiver |
| US20060045202A1 (en) * | 2004-08-31 | 2006-03-02 | Aslam Rafi | Matching I and Q portions of a device |
| TWI310499B (en) * | 2005-04-26 | 2009-06-01 | Sunplus Technology Co Ltd | Slave and master of serial peripheral interface, system thereof, and method thereof |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3649815A (en) * | 1969-09-04 | 1972-03-14 | Gen Instr Microelect | Look-ahead carry for counters |
| CH524933A (fr) * | 1971-06-07 | 1972-06-30 | Centre Electron Horloger | Structure logique de division de fréquence |
| SU482010A1 (ru) * | 1973-01-03 | 1975-08-25 | Военная Инженерная Радиотехническая Ордена Отечественной Войны Академия Противовоздушной Обороны Им.Маршала Советского Союза Говорова Л.А. | Счетный триггер |
| FR2362534A1 (fr) * | 1976-04-01 | 1978-03-17 | Labo Electronique Physique | Circuit diviseur logique |
| US4112296A (en) * | 1977-06-07 | 1978-09-05 | Rockwell International Corporation | Data latch |
| US4300060A (en) * | 1979-12-10 | 1981-11-10 | General Motors Corporation | Signal programmable multiple function flip-flop |
| US4544851A (en) * | 1981-08-31 | 1985-10-01 | Texas Instruments Incorporated | Synchronizer circuit with dual input |
| FR2548487B1 (fr) * | 1983-06-29 | 1985-10-25 | Labo Electronique Physique | Diviseur de frequence par deux |
| IT1199895B (it) * | 1985-07-17 | 1989-01-05 | Csselt Centro Studi | Circuito base di logica sequenziale in tecnologia cmos operante mediante un unico segnale di sincronismo |
| DD247558A1 (de) * | 1986-04-02 | 1987-07-08 | Univ Dresden Tech | Integrierter dynamischer binaerzaehler hoher arbeitsfrequenz und geringer verlustleistung |
| FR2605161B1 (fr) * | 1986-10-08 | 1991-09-13 | Aerospatiale | Commutateur electronique a faible chute de tension |
-
1988
- 1988-02-26 FR FR8802374A patent/FR2627917A1/fr not_active Withdrawn
-
1989
- 1989-02-20 DE DE68915474T patent/DE68915474T2/de not_active Expired - Fee Related
- 1989-02-20 EP EP89200401A patent/EP0336460B1/fr not_active Expired - Lifetime
- 1989-02-21 US US07/313,670 patent/US4902909A/en not_active Expired - Lifetime
- 1989-02-23 JP JP1041950A patent/JP2897923B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0336460A1 (fr) | 1989-10-11 |
| JPH01252020A (ja) | 1989-10-06 |
| DE68915474T2 (de) | 1994-12-15 |
| FR2627917A1 (fr) | 1989-09-01 |
| EP0336460B1 (fr) | 1994-05-25 |
| US4902909A (en) | 1990-02-20 |
| DE68915474D1 (de) | 1994-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2736789B2 (ja) | ドライバ回路装置 | |
| KR100228951B1 (ko) | 보디전압 제어형 반도체 집적회로 | |
| JPH06343023A (ja) | 集積回路 | |
| US3976949A (en) | Edge sensitive set-reset flip flop | |
| JP2897923B2 (ja) | フリップフロップ回路 | |
| EP0230306B1 (en) | Schmitt trigger circuit | |
| US6480050B1 (en) | Level shifter with no quiescent DC current flow | |
| US4645952A (en) | High speed NOR gate | |
| US4489246A (en) | Field effect transistor logic circuit having high operating speed and low power consumption | |
| JP2743401B2 (ja) | Ｅｃｌ回路 | |
| US4961015A (en) | MOS current switching circuit | |
| JPH0249519B2 (ja) | ||
| KR960702698A (ko) | 전자 회로(CMOS input with Vcc compensated dynamic threshold) | |
| JPS5915210B2 (ja) | ラツチ回路 | |
| JPS625725A (ja) | スイツチング電界効果トランジスタの制御ゲ−トに論理信号を加える論理回路 | |
| JPS62145906A (ja) | 増幅回路 | |
| JP3500598B2 (ja) | ラッチ回路 | |
| JPH022713A (ja) | 半導体集積回路 | |
| JP3214462B2 (ja) | 半導体集積回路 | |
| JP3779486B2 (ja) | 半導体集積回路 | |
| JP2833073B2 (ja) | 出力バッファ回路 | |
| JPH0437605B2 (ja) | ||
| JPH08204541A (ja) | 半導体論理回路 | |
| JP3620975B2 (ja) | 半導体装置 | |
| JP2680922B2 (ja) | Ｃｍｏｓ論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |