JP2740769B2 - 可変分周回路 - Google Patents
可変分周回路Info
- Publication number
- JP2740769B2 JP2740769B2 JP2219936A JP21993690A JP2740769B2 JP 2740769 B2 JP2740769 B2 JP 2740769B2 JP 2219936 A JP2219936 A JP 2219936A JP 21993690 A JP21993690 A JP 21993690A JP 2740769 B2 JP2740769 B2 JP 2740769B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gate
- type flip
- flop circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に形成される可変分周回路
に係り、特に電界効果トランジスタを用いてなるフリッ
プフロップ回路を用いた可変分周回路における分周比決
定用の帰還線路を負荷に持つゲート回路に関する。
に係り、特に電界効果トランジスタを用いてなるフリッ
プフロップ回路を用いた可変分周回路における分周比決
定用の帰還線路を負荷に持つゲート回路に関する。
（従来の技術） 第４図は、電界効果トランジスタを用いてなるフリッ
プフロップ回路を用いた可変分周回路の従来例として、
奇数分周、偶数分周相互の動作が切換え可能な可変分周
回路を示している。即ち、第４図は、1/8、1/9分周切換
え型の可変分周回路を示しており、41〜43はそれぞれ相
補的な入力データを１クロック時間遅延させて出力する
マスタースレーブ型のＤ型フリップフロップ回路、44は
Ｄ型フリップフロップ回路41からの出力データ信号をア
ップカウントするためのエッジトリガ型フリップフロッ
プ回路、45は二入力オアゲート、46は二入力ナンドゲー
ト、▲▼およびCKは相補的なクロック入力、Ａは分
周切換え制御入力、OUTは分周出力である。
プフロップ回路を用いた可変分周回路の従来例として、
奇数分周、偶数分周相互の動作が切換え可能な可変分周
回路を示している。即ち、第４図は、1/8、1/9分周切換
え型の可変分周回路を示しており、41〜43はそれぞれ相
補的な入力データを１クロック時間遅延させて出力する
マスタースレーブ型のＤ型フリップフロップ回路、44は
Ｄ型フリップフロップ回路41からの出力データ信号をア
ップカウントするためのエッジトリガ型フリップフロッ
プ回路、45は二入力オアゲート、46は二入力ナンドゲー
ト、▲▼およびCKは相補的なクロック入力、Ａは分
周切換え制御入力、OUTは分周出力である。
Ｄ型フリップフロップ回路41および42は、それぞれ第
５図に示すように接続されたマスタ段の４個の二入力ノ
アゲートG51〜G54とスレーブ段の４個の二入力ノアゲー
トG55〜G58とからなり、51および52は相補的な入力デー
タＤおよびの入力端、53および54は相補的なクロック
入力CKおよび▲▼の入力端、55および56は相補的な
出力データＱおよびの出力端である。
５図に示すように接続されたマスタ段の４個の二入力ノ
アゲートG51〜G54とスレーブ段の４個の二入力ノアゲー
トG55〜G58とからなり、51および52は相補的な入力デー
タＤおよびの入力端、53および54は相補的なクロック
入力CKおよび▲▼の入力端、55および56は相補的な
出力データＱおよびの出力端である。
また、Ｄ型フリップフロップ回路43は、第５図に示し
たスレーブ段のデータ出力用の二入力ノアゲートG57に
代えて三入力ノアゲートが用いられ、この三入力ノアゲ
ートの一入力に接続されたリセット入力端Ｒを有し、こ
のリセット入力端Ｒに“1"レベルの信号が入力すると、
動作がクリアされて出力端の出力データＱが必ず“0"に
なる。
たスレーブ段のデータ出力用の二入力ノアゲートG57に
代えて三入力ノアゲートが用いられ、この三入力ノアゲ
ートの一入力に接続されたリセット入力端Ｒを有し、こ
のリセット入力端Ｒに“1"レベルの信号が入力すると、
動作がクリアされて出力端の出力データＱが必ず“0"に
なる。
また、エッジトリガ型フリップフロップ回路44は、第
６図に示すように接続された４個の二入力ノアゲートG6
1〜G64と２個の三入力ノアゲートG65、G66とからなり、
61はクロック入力端、62はデータ出力端、63は反転デー
タ出力端である。
６図に示すように接続された４個の二入力ノアゲートG6
1〜G64と２個の三入力ノアゲートG65、G66とからなり、
61はクロック入力端、62はデータ出力端、63は反転デー
タ出力端である。
上記したような二入力ノアゲート（論理和否定回路）
G51〜G58、G61〜G64は、それぞれ第７図に示すように、
電源電位Vccと出力端OPとの間に接続された電流源負荷
用のディプレション型のトランジスタQD1と、出力端OP
と接地電位Vssとの間に互いに並列に接続されたスイッ
チ用のエンハンスメント型のトランジスタQE1およびQE2
とからなる。負荷用のトランジスタQD1はゲート・ドレ
イン相互が接続され、スイッチ用のトランジスタQE1お
よびQE2の各ゲートに対応して二つの論理入力IN1、IN2
の各一方が入力する。
G51〜G58、G61〜G64は、それぞれ第７図に示すように、
電源電位Vccと出力端OPとの間に接続された電流源負荷
用のディプレション型のトランジスタQD1と、出力端OP
と接地電位Vssとの間に互いに並列に接続されたスイッ
チ用のエンハンスメント型のトランジスタQE1およびQE2
とからなる。負荷用のトランジスタQD1はゲート・ドレ
イン相互が接続され、スイッチ用のトランジスタQE1お
よびQE2の各ゲートに対応して二つの論理入力IN1、IN2
の各一方が入力する。
また、三入力ノアゲートG65、G66は、それぞれ第７図
に示した二入力ノアゲートのスイッチ用のエンハンスメ
ント型のトランジスタQE1およびQE2に対して、点線で示
すように並列にもう１つのスイッチ用のエンハンスメン
ト型のトランジスタQE3が接続されたものであり、その
ゲートにもう１つの論理入力IN3が入力する。
に示した二入力ノアゲートのスイッチ用のエンハンスメ
ント型のトランジスタQE1およびQE2に対して、点線で示
すように並列にもう１つのスイッチ用のエンハンスメン
ト型のトランジスタQE3が接続されたものであり、その
ゲートにもう１つの論理入力IN3が入力する。
次に、第４図の可変分周回路の1/8分周動作および1/9
分周動作について、第８図および第９図に示すタイミン
グチャートを参照しながら簡単に説明する。いま、分周
切換え制御入力Ａが“0"の時、リセット入力端Ｒの入力
は常に“1"となり、Ｄ型フリップフロップ回路43の出力
データQ3は常に“0"になる。この時、Ｄ型フリップフロ
ップ回路43は動作せず、実際に動作するのはＤ型フリッ
プフロップ回路41、42およびエッジトリガ型フリップフ
ロップ回路44である。Ｄ型フリップフロップ回路41およ
び42は、同期形接続されると共にＤ型フリップフロップ
回路42のデータ出力Q2がＤ型フリップフロップ回路41の
反転データ入力端▲▼に帰還接続されているので、
クロックCKを1/4に分周する。そして、この分周信号を
エッジトリガ型フリップフロップ回路44でアップカウン
トし、1/8に分周する。この時の動作タイミングを第８
図に示している。
分周動作について、第８図および第９図に示すタイミン
グチャートを参照しながら簡単に説明する。いま、分周
切換え制御入力Ａが“0"の時、リセット入力端Ｒの入力
は常に“1"となり、Ｄ型フリップフロップ回路43の出力
データQ3は常に“0"になる。この時、Ｄ型フリップフロ
ップ回路43は動作せず、実際に動作するのはＤ型フリッ
プフロップ回路41、42およびエッジトリガ型フリップフ
ロップ回路44である。Ｄ型フリップフロップ回路41およ
び42は、同期形接続されると共にＤ型フリップフロップ
回路42のデータ出力Q2がＤ型フリップフロップ回路41の
反転データ入力端▲▼に帰還接続されているので、
クロックCKを1/4に分周する。そして、この分周信号を
エッジトリガ型フリップフロップ回路44でアップカウン
トし、1/8に分周する。この時の動作タイミングを第８
図に示している。
これに対して、分周切換え制御入力Ａが“1"の時、リ
セット入力端Ｒにはエッジトリガ型フリップフロップ回
路44のデータ出力Q4（ある周期で“1"、“0"になる。）
の反転信号が入力する。即ち、エッジトリガ型フリップ
フロップ回路44のデータ出力Q4が“0"の時には、リセッ
ト入力端Ｒが“1"になり、前記した動作と同様に1/8分
周動作を行なう。上記とは逆に、エッジトリガ型フリッ
プフロップ回路44のデータ出力Q4が“1"の時には、リセ
ット入力端Ｒが“0"になり、Ｄ型フリップフロップ回路
43が動作し、そのデータ出力Q3がＤ型フリップフロップ
回路41の反転データ入力端▲▼に帰還接続されてい
るので、Ｄ型フリップフロップ回路41および42はクロッ
ク入力に対する1/4分周、1/5分周動作を交互に行なう。
この結果、エッジトリガ型フリップフロップ回路44での
アップカウントにより、1/9分周出力が得られる。この
時の動作タイミングを第９図に示している。
セット入力端Ｒにはエッジトリガ型フリップフロップ回
路44のデータ出力Q4（ある周期で“1"、“0"になる。）
の反転信号が入力する。即ち、エッジトリガ型フリップ
フロップ回路44のデータ出力Q4が“0"の時には、リセッ
ト入力端Ｒが“1"になり、前記した動作と同様に1/8分
周動作を行なう。上記とは逆に、エッジトリガ型フリッ
プフロップ回路44のデータ出力Q4が“1"の時には、リセ
ット入力端Ｒが“0"になり、Ｄ型フリップフロップ回路
43が動作し、そのデータ出力Q3がＤ型フリップフロップ
回路41の反転データ入力端▲▼に帰還接続されてい
るので、Ｄ型フリップフロップ回路41および42はクロッ
ク入力に対する1/4分周、1/5分周動作を交互に行なう。
この結果、エッジトリガ型フリップフロップ回路44での
アップカウントにより、1/9分周出力が得られる。この
時の動作タイミングを第９図に示している。
上記した可変分周回路において、動作速度を決定する
のは相補的なクロック入力CK、▲▼を受付けるＤ型
フリップフロップ回路41〜43であることはいうまでもな
いが、さらに、詳細に検討すると、第８図および第９図
に示したタイミングチャートからも明らかなように、帰
還線路（Ｄ型フリップフロップ回路42→Ｄ型フリップフ
ロップ回路41の帰還線路、および、Ｄ型フリップフロッ
プ回路41→エッジトリガ型フリップフロップ回路44→二
入力ナンドゲート46→Ｄ型フリップフロップ回路43→Ｄ
型フリップフロップ回路41の各帰還線路）である。特
に、奇数分周動作時には、偶数分周動作時のような信号
の垂れ流しでだけはなく、必ず帰還信号を利用するので
信号の通過ゲート数が増加し、動作速度が遅くなる。こ
の場合、電界効果トランジスタはバイポーラトランジス
タと比較して電流駆動能力が小さいので、動作波形のな
まり等が動作速度を劣化させることになる。
のは相補的なクロック入力CK、▲▼を受付けるＤ型
フリップフロップ回路41〜43であることはいうまでもな
いが、さらに、詳細に検討すると、第８図および第９図
に示したタイミングチャートからも明らかなように、帰
還線路（Ｄ型フリップフロップ回路42→Ｄ型フリップフ
ロップ回路41の帰還線路、および、Ｄ型フリップフロッ
プ回路41→エッジトリガ型フリップフロップ回路44→二
入力ナンドゲート46→Ｄ型フリップフロップ回路43→Ｄ
型フリップフロップ回路41の各帰還線路）である。特
に、奇数分周動作時には、偶数分周動作時のような信号
の垂れ流しでだけはなく、必ず帰還信号を利用するので
信号の通過ゲート数が増加し、動作速度が遅くなる。こ
の場合、電界効果トランジスタはバイポーラトランジス
タと比較して電流駆動能力が小さいので、動作波形のな
まり等が動作速度を劣化させることになる。
そこで、動作速度の高速化を図るために、各ゲートの
駆動電流を同等に大きくすることが考えられるが、消費
電流が増大してしまう。
駆動電流を同等に大きくすることが考えられるが、消費
電流が増大してしまう。
（発明が解決しようとする課題） 上記したように従来の可変分周回路は、帰還線路によ
り律速される動作速度が遅く、この動作速度の高速化を
図るために各ゲートの駆動電流を大きくすると、消費電
流が増大してしまういという問題がある。
り律速される動作速度が遅く、この動作速度の高速化を
図るために各ゲートの駆動電流を大きくすると、消費電
流が増大してしまういという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、消費電流を少量に抑制しつつ動作速度の高
速化を図り得る可変分周回路を提供することにある。
その目的は、消費電流を少量に抑制しつつ動作速度の高
速化を図り得る可変分周回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、半導体集積回路に形成された電界効果トラ
ンジスタを用いたゲート回路で構成されたフリップフロ
ップ回路を用いた可変分周回路において、分周比決定用
の帰還線路を負荷に持つゲート回路の電流駆動能力が他
のゲート回路の電流駆動能力よりも大きく設定されてい
ることを特徴とする。
ンジスタを用いたゲート回路で構成されたフリップフロ
ップ回路を用いた可変分周回路において、分周比決定用
の帰還線路を負荷に持つゲート回路の電流駆動能力が他
のゲート回路の電流駆動能力よりも大きく設定されてい
ることを特徴とする。
（作 用） 分周比決定用の帰還線路を負荷に持つゲート回路は、
他のゲート回路と比べて出力負荷が非常に大きいが、そ
の電流駆動能力が他のゲート回路の電流駆動能力よりも
大きく設定されているので、各ゲートの動作電流を同等
に大きくすることに比べて、消費電流を少量に抑制しつ
つ動作速度の高速化を図ることが可能になる。
他のゲート回路と比べて出力負荷が非常に大きいが、そ
の電流駆動能力が他のゲート回路の電流駆動能力よりも
大きく設定されているので、各ゲートの動作電流を同等
に大きくすることに比べて、消費電流を少量に抑制しつ
つ動作速度の高速化を図ることが可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は、例えばGaAs（ガリウム・砒素）集積回路に
形成されたメタルショットキー型電界効果トランジスタ
を用いてなるフリップフロップ回路を用いた可変分周回
路の一例として、奇数分周、偶数分周相互の動作が切換
え可能な例えば1/8、1/9分周切換え型の可変分周回路を
示している。即ち、FF1〜FF3はそれぞれ相補的な入力デ
ータを１クロック時間遅延させて出力するマスタースレ
ーブ型のＤ型フリップフロップ回路、FF4はＤ型フリッ
プフロップ回路FF1からの出力データ信号をアップカウ
ントするためのエッジトリガ型フリップフロップ回路、
NAは二入力ナンドゲート、▲▼およびCKは相補的な
クロック入力、Ａは分周切換え制御入力、OUTは分周出
力である。
形成されたメタルショットキー型電界効果トランジスタ
を用いてなるフリップフロップ回路を用いた可変分周回
路の一例として、奇数分周、偶数分周相互の動作が切換
え可能な例えば1/8、1/9分周切換え型の可変分周回路を
示している。即ち、FF1〜FF3はそれぞれ相補的な入力デ
ータを１クロック時間遅延させて出力するマスタースレ
ーブ型のＤ型フリップフロップ回路、FF4はＤ型フリッ
プフロップ回路FF1からの出力データ信号をアップカウ
ントするためのエッジトリガ型フリップフロップ回路、
NAは二入力ナンドゲート、▲▼およびCKは相補的な
クロック入力、Ａは分周切換え制御入力、OUTは分周出
力である。
ここで、Ｄ型フリップフロップ回路FF2のデータ出力Q
2がＤ型フリップフロップ回路FF1の反転データ入力とし
て帰還接続され、このＤ型フリップフロップ回路FF1の
反転データ出力▲▼がエッジトリガ型フリップフロ
ップ回路FF4のクロック入力CKとして入力し、このエッ
ジトリガ型フリップフロップ回路FF4のデータ出力端Q4
が二入力ナンドゲートNAの一方の入力となり、この二入
力ナンドゲートNAの出力が分周出力OUTになると共にＤ
型フリップフロップ回路FF3のリセット入力Ｒとして帰
還接続され、このＤ型フリップフロップ回路FF3のデー
タ出力Q3がＤ型フリップフロップ回路FF1の反転データ
入力として帰還接続されている。そして、二入力ナンド
ゲートNAの他方の入力として分周切換え制御入力Ａが入
力している。
2がＤ型フリップフロップ回路FF1の反転データ入力とし
て帰還接続され、このＤ型フリップフロップ回路FF1の
反転データ出力▲▼がエッジトリガ型フリップフロ
ップ回路FF4のクロック入力CKとして入力し、このエッ
ジトリガ型フリップフロップ回路FF4のデータ出力端Q4
が二入力ナンドゲートNAの一方の入力となり、この二入
力ナンドゲートNAの出力が分周出力OUTになると共にＤ
型フリップフロップ回路FF3のリセット入力Ｒとして帰
還接続され、このＤ型フリップフロップ回路FF3のデー
タ出力Q3がＤ型フリップフロップ回路FF1の反転データ
入力として帰還接続されている。そして、二入力ナンド
ゲートNAの他方の入力として分周切換え制御入力Ａが入
力している。
Ｄ型フリップフロップ回路FF2は、従来例のＤ型フリ
ップフロップ回路42と同様に接続されたマスタ段の４個
の二入力ノアゲートG1〜G4とスレーブ段の４個の二入力
ノアゲートG5〜G8とからなる。
ップフロップ回路42と同様に接続されたマスタ段の４個
の二入力ノアゲートG1〜G4とスレーブ段の４個の二入力
ノアゲートG5〜G8とからなる。
また、Ｄ型フリップフロップ回路FF3は、Ｄ型フリッ
プフロップ回路FF2と比べて、スレーブ段のデータ出力
用の二入力ノアゲートG7に代えて三入力ノアゲートG7′
が用いられ、この三入力ノアゲートG7′の一入力として
前記リセット入力が入力する。
プフロップ回路FF2と比べて、スレーブ段のデータ出力
用の二入力ノアゲートG7に代えて三入力ノアゲートG7′
が用いられ、この三入力ノアゲートG7′の一入力として
前記リセット入力が入力する。
また、Ｄ型フリップフロップ回路FF1は、Ｄ型フリッ
プフロップ回路FF2と比べて、マスタ段の反転データ入
力用の二入力ノアゲートG2に代えて三入力ノアゲートG
2′が用いられ、この三入力ノアゲートG2′のうちの二
入力に帰還信号が入力する。
プフロップ回路FF2と比べて、マスタ段の反転データ入
力用の二入力ノアゲートG2に代えて三入力ノアゲートG
2′が用いられ、この三入力ノアゲートG2′のうちの二
入力に帰還信号が入力する。
また、エッジトリガ型フリップフロップ回路FF4は、
従来例のエッジトリガ型フリップフロップ回路44と同様
に接続された４個の二入力ノアゲートG11〜G14と２個の
三入力ノアゲートG15、G16とからなる。
従来例のエッジトリガ型フリップフロップ回路44と同様
に接続された４個の二入力ノアゲートG11〜G14と２個の
三入力ノアゲートG15、G16とからなる。
上記したような二入力ノアゲートG1〜G8、G11〜G14お
よび三入力ノアゲートG2′、G7′、G15、G16は、それぞ
れ第７図に示したように構成されている。
よび三入力ノアゲートG2′、G7′、G15、G16は、それぞ
れ第７図に示したように構成されている。
そして、本実施例においては、分周比決定用の帰還線
路（Ｄ型フリップフロップ回路FF2→Ｄ型フリップフロ
ップ回路FF1の帰還線路、および、Ｄ型フリップフロッ
プ回路FF1→エッジトリガ型フリップフロップ回路FF4→
二入力ナンドゲートNA→Ｄ型フリップフロップ回路FF3
→Ｄ型フリップフロップ回路FF1の各帰還線路）を負荷
に持つゲート回路（●印表示部）の電流駆動能力が、他
のゲート回路の電流駆動能力よりも大きく、例えばその
ほぼ３倍に設定されている。この場合、その他のゲート
回路の電流駆動能力は、従来例におけるよりも低く設定
され、Ｄ型フリップフロップ回路FF1〜FF3およびエッジ
トリガ型フリップフロップ回路FF4の消費電流は従来例
と同様になるように設定されている。
路（Ｄ型フリップフロップ回路FF2→Ｄ型フリップフロ
ップ回路FF1の帰還線路、および、Ｄ型フリップフロッ
プ回路FF1→エッジトリガ型フリップフロップ回路FF4→
二入力ナンドゲートNA→Ｄ型フリップフロップ回路FF3
→Ｄ型フリップフロップ回路FF1の各帰還線路）を負荷
に持つゲート回路（●印表示部）の電流駆動能力が、他
のゲート回路の電流駆動能力よりも大きく、例えばその
ほぼ３倍に設定されている。この場合、その他のゲート
回路の電流駆動能力は、従来例におけるよりも低く設定
され、Ｄ型フリップフロップ回路FF1〜FF3およびエッジ
トリガ型フリップフロップ回路FF4の消費電流は従来例
と同様になるように設定されている。
上記可変分周回路の動作は、基本的には第８図および
第９図のタイミングチャートを参照して前述した従来例
の可変分周回路の動作と同様に行なわれるが、帰還線路
を負荷に持つゲート回路の電流駆動能力が他のゲート回
路の電流駆動能力のほぼ３倍に設定されているので、帰
還線路を負荷に持つゲート回路は他のゲート回路と比べ
て出力負荷が大きくても動作波形のなまりが等が少なく
なる。
第９図のタイミングチャートを参照して前述した従来例
の可変分周回路の動作と同様に行なわれるが、帰還線路
を負荷に持つゲート回路の電流駆動能力が他のゲート回
路の電流駆動能力のほぼ３倍に設定されているので、帰
還線路を負荷に持つゲート回路は他のゲート回路と比べ
て出力負荷が大きくても動作波形のなまりが等が少なく
なる。
これにより、上記可変分周回路によれば、各ゲートの
動作電流を同等に大きくすることに比べて、消費電流を
少量に抑制しつつ動作速度の高速化を図ることが可能に
なることが確認された。即ち、第２図は、可変分周回路
の消費電流Iddを一定値（例えば2mA）に保った場合の最
大動作周波数Fmaxの実測データを示しており、本実施例
ではFmaxが580MHzであり、従来例（Fmaxが500MHz）と比
べて約16％改善されていることが分る。
動作電流を同等に大きくすることに比べて、消費電流を
少量に抑制しつつ動作速度の高速化を図ることが可能に
なることが確認された。即ち、第２図は、可変分周回路
の消費電流Iddを一定値（例えば2mA）に保った場合の最
大動作周波数Fmaxの実測データを示しており、本実施例
ではFmaxが580MHzであり、従来例（Fmaxが500MHz）と比
べて約16％改善されていることが分る。
なお、上記帰還線路を負荷に持つゲート回路の電流駆
動能力の倍数は、第３図に示すように、消費電流と動作
速度（最大動作周波数）の相関から決まる最適倍数があ
り、これはほぼ２〜４倍（整数に限らない。）であるこ
とが確認された。すなわち、第３図は帰還線路を負荷に
持つ、第１図中で●印を付したゲート回路（FF1のG8、F
F2のG7、FF3のG7′）の電流駆動能力の倍数を２〜４に
設定したときの、消費電流と動作速度との関係を示した
ものである。なお、傾きが小さい方の特性が倍数を２及
び３に設定したときであり、傾きが大きい方の特性が倍
数を４に設定したときである。第３図に示すように、上
記倍数が２〜４の範囲を外れると、消費電流と動作速度
の両方を共に満足させることができなくなってしまう。
仮に、上記帰還線路を負荷に持つゲート回路の電流駆動
能力を他のゲート回路の電流駆動能力の４倍よりも高く
設定した場合には、この４倍以上に高く設定されたゲー
ト回路内の電界効果トランジスタのチャネル幅が広くな
り、これにより帰還線路を負荷に持つゲート回路の前段
のゲート回路の出力負荷の増大が大きくなり、上記実施
例の効果が低減する。
動能力の倍数は、第３図に示すように、消費電流と動作
速度（最大動作周波数）の相関から決まる最適倍数があ
り、これはほぼ２〜４倍（整数に限らない。）であるこ
とが確認された。すなわち、第３図は帰還線路を負荷に
持つ、第１図中で●印を付したゲート回路（FF1のG8、F
F2のG7、FF3のG7′）の電流駆動能力の倍数を２〜４に
設定したときの、消費電流と動作速度との関係を示した
ものである。なお、傾きが小さい方の特性が倍数を２及
び３に設定したときであり、傾きが大きい方の特性が倍
数を４に設定したときである。第３図に示すように、上
記倍数が２〜４の範囲を外れると、消費電流と動作速度
の両方を共に満足させることができなくなってしまう。
仮に、上記帰還線路を負荷に持つゲート回路の電流駆動
能力を他のゲート回路の電流駆動能力の４倍よりも高く
設定した場合には、この４倍以上に高く設定されたゲー
ト回路内の電界効果トランジスタのチャネル幅が広くな
り、これにより帰還線路を負荷に持つゲート回路の前段
のゲート回路の出力負荷の増大が大きくなり、上記実施
例の効果が低減する。
［発明の効果］ 上述したように本発明の可変分周回路によれば、分周
比決定用の帰還線路を負荷に持つゲート回路の駆動能力
が、他のゲート回路の駆動能力に比べて消費電流・動作
速度の相関から決まる最適倍数となるように設定されて
いるので、各ゲートの動作電流を同等に大きくすること
に比べて、消費電流を少量に抑制しつつ動作速度の高速
化を図ることができる。
比決定用の帰還線路を負荷に持つゲート回路の駆動能力
が、他のゲート回路の駆動能力に比べて消費電流・動作
速度の相関から決まる最適倍数となるように設定されて
いるので、各ゲートの動作電流を同等に大きくすること
に比べて、消費電流を少量に抑制しつつ動作速度の高速
化を図ることができる。
第１図は本発明の可変分周回路の一実施例を示す構成説
明図、第２図は第１図の可変分周回路の消費電流を一定
値に保った場合の最大動作周波数を示す特性図、第３図
は第１図の可変分周回路の消費電流と動作速度（最大動
作周波数）の相関を示す特性図、第４図は従来の可変分
周回路の一例を示すブロック図、第５図は第４図中のＤ
型フリップフロップ回路の具体例を示す論理回路図、第
６図は第４図中のエッジトリガ型フリップフロップ回路
の具体例を示す論理回路図、第７図は第５図および第６
図中の二入力ノアゲートを示す回路図、第８図および第
９図はそれぞれ第４図の可変分周回路の1/8分周動作お
よび1/9分周動作を示すタイミングチャートである。 FF1〜FF3……Ｄ型フリップフロップ回路、FF4……エッ
ジトリガ型フリップフロップ回路、NA……二入力ナンド
ゲート、G1〜G8、G11〜G14……二入力ノアゲート、G
2′、G7′、G15、G16……三入力ノアゲート、Ｒ……リ
セット入力、CK、▲▼……クロック入力、Ａ……分
周切換え制御入力、OUT……分周出力。
明図、第２図は第１図の可変分周回路の消費電流を一定
値に保った場合の最大動作周波数を示す特性図、第３図
は第１図の可変分周回路の消費電流と動作速度（最大動
作周波数）の相関を示す特性図、第４図は従来の可変分
周回路の一例を示すブロック図、第５図は第４図中のＤ
型フリップフロップ回路の具体例を示す論理回路図、第
６図は第４図中のエッジトリガ型フリップフロップ回路
の具体例を示す論理回路図、第７図は第５図および第６
図中の二入力ノアゲートを示す回路図、第８図および第
９図はそれぞれ第４図の可変分周回路の1/8分周動作お
よび1/9分周動作を示すタイミングチャートである。 FF1〜FF3……Ｄ型フリップフロップ回路、FF4……エッ
ジトリガ型フリップフロップ回路、NA……二入力ナンド
ゲート、G1〜G8、G11〜G14……二入力ノアゲート、G
2′、G7′、G15、G16……三入力ノアゲート、Ｒ……リ
セット入力、CK、▲▼……クロック入力、Ａ……分
周切換え制御入力、OUT……分周出力。
Claims (1)
- 【請求項１】電界効果トランジスタを用いた複数個のゲ
ート回路でそれぞれ構成され、前段の出力データが後段
に供給される如く多段接続され、相補クロック信号で制
御されてそれぞれ相補的な入力データを１クロック時間
遅延させて出力するマスタースレーブ型の第１、第２及
び第３のＤ型フリップフロップ回路と、 上記第１のＤ型フリップフロップ回路の入力部に設けら
れたノアゲート部と、 上記第２及び第３のＤ型フリップフロップ回路それぞれ
の出力データを上記ノアゲート部に供給する第１及び第
２の信号経路と、 上記第３のＤ型フリップフロップ回路のリセット入力部
に設けられ、二入力を有し、一方の入力として分周切換
え信号が供給されるナンドゲート回路と、 電界効果トランジスタを用いた複数個のゲート回路で構
成され、上記第１のＤ型フリップフロップ回路の出力デ
ータが供給され、この出力データをカウントアップする
エッジトリガ型フリップフロップ回路と、 上記エッジトリガ型フリップフロップ回路の出力データ
を上記ナンドゲート回路へ他方の入力として供給する第
３の信号経路とを具備し、 上記エッジトリガ型フリップフロップ回路に供給される
出力データを発生する上記第１のＤ型フリップフロップ
回路内のゲート回路、上記第１及び第２の信号経路を介
して上記ノアゲート部に供給される出力データを発生す
る上記第２及び第３のＤ型フリップフロップ回路内のゲ
ート回路及び上記第３の信号経路を介して上記ナンドゲ
ート回路に供給される出力データを発生する上記エッジ
トリガ型フリップフロップ回路内のゲート回路それぞれ
の電流駆動能力を、上記第１、第２及び第３のＤ型フリ
ップフロップ回路内及び上記エッジトリガ型フリップフ
ロップ回路内の他のゲート回路の電流駆動能力よりも大
きく設定したことを特徴とする可変分周回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219936A JP2740769B2 (ja) | 1990-08-23 | 1990-08-23 | 可変分周回路 |
| US07/747,710 US5148050A (en) | 1990-08-23 | 1991-08-20 | Variable frequency-dividing circuit |
| KR1019910014371A KR950001923B1 (ko) | 1990-08-23 | 1991-08-21 | 메탈쇼트키형 전계효과트랜지스터를 이용한 가변분주회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219936A JP2740769B2 (ja) | 1990-08-23 | 1990-08-23 | 可変分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04103220A JPH04103220A (ja) | 1992-04-06 |
| JP2740769B2 true JP2740769B2 (ja) | 1998-04-15 |
Family
ID=16743347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2219936A Expired - Fee Related JP2740769B2 (ja) | 1990-08-23 | 1990-08-23 | 可変分周回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5148050A (ja) |
| JP (1) | JP2740769B2 (ja) |
| KR (1) | KR950001923B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2959372B2 (ja) * | 1993-12-03 | 1999-10-06 | 日本電気株式会社 | クロック生成回路 |
| JP3367776B2 (ja) * | 1993-12-27 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
| US5552732A (en) * | 1995-04-25 | 1996-09-03 | Exar Corporation | High speed divide by 1.5 clock generator |
| US5952863A (en) * | 1996-12-09 | 1999-09-14 | Texas Instruments Incorporated | Circuit and method for generating non-overlapping clock signals for an integrated circuit |
| US5828249A (en) * | 1996-12-10 | 1998-10-27 | Vlsi Technology, Inc. | Arrangement for selective generation of an output signal related to a clock signal and method therefor |
| JP2002217710A (ja) | 2001-01-19 | 2002-08-02 | Mitsubishi Electric Corp | 可変分周回路 |
| US7127747B2 (en) * | 2003-01-10 | 2006-10-31 | Sport Helmets, Inc. | Protective eyewear device for sports |
| GB2437990B (en) * | 2006-01-24 | 2008-06-25 | Toumaz Technology Ltd | Frequency divider circuits |
| US7952399B1 (en) * | 2009-01-19 | 2011-05-31 | Lockheed Martin Corporation | Low phase noise high speed digital divider |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829661B2 (ja) * | 1975-09-12 | 1983-06-24 | 株式会社東芝 | シユウハスウブンシユウカイロ |
| GB2154770B (en) * | 1984-02-24 | 1987-01-28 | Philips Nv | Frequency divider |
| JPS62221219A (ja) * | 1986-03-22 | 1987-09-29 | Toshiba Corp | 論理回路 |
| FR2627917A1 (fr) * | 1988-02-26 | 1989-09-01 | Radiotechnique Compelec | Element de memoire du type maitre-esclave et bascule pour diviseur de frequence par 2 comportant de tels elements de memoire |
-
1990
- 1990-08-23 JP JP2219936A patent/JP2740769B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-20 US US07/747,710 patent/US5148050A/en not_active Expired - Lifetime
- 1991-08-21 KR KR1019910014371A patent/KR950001923B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04103220A (ja) | 1992-04-06 |
| US5148050A (en) | 1992-09-15 |
| KR920005498A (ko) | 1992-03-28 |
| KR950001923B1 (ko) | 1995-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030048118A1 (en) | Clock divider circuit with duty cycle correction and minimal additional delay | |
| Chen et al. | High-speed low-power true single-phase clock dual-modulus prescalers | |
| JP2740769B2 (ja) | 可変分周回路 | |
| US7248665B2 (en) | Prescaler | |
| KR20040053322A (ko) | 프로그래밍 가능 분할기, 카운터 스테이지, 멀티모듈러스프리스케일러 및 출력 신호 생성 방법 | |
| US6154077A (en) | Bistable flip-flop | |
| US5930322A (en) | Divide-by-4/5 counter | |
| US4068137A (en) | Binary frequency divider | |
| JPH0595281A (ja) | スタテイツク型クロツクドｃｍｏｓ分周器 | |
| EP0926832A1 (en) | A dividing circuit for dividing by even numbers | |
| JP4719843B2 (ja) | 周波数分周器 | |
| EP1469604A1 (en) | Two-modulus prescaler circuit | |
| JPH02123826A (ja) | Ｃｍｏｓインバータ回路 | |
| JPH0352041Y2 (ja) | ||
| Srividya | Finfet based Frequency Divider Design Using True Single Phase Clock Technique | |
| JPS6165527A (ja) | 可変バイナリカウンタ | |
| JPS6318181Y2 (ja) | ||
| JPH03207118A (ja) | 半導体集積回路 | |
| JPH04159808A (ja) | エッジトリガ型フリップフロップ回路 | |
| KR910003755Y1 (ko) | 프로그램 가능한 주파수 분주회로 | |
| JP2924023B2 (ja) | クロック分周回路 | |
| JPS62242409A (ja) | ＧａＡｓ集積回路 | |
| JPH02205110A (ja) | フリップフロップ回路装置 | |
| JPH11177412A (ja) | プリスケーラ回路 | |
| JPH04274612A (ja) | 半導体ラッチ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |