JPH0595281A - スタテイツク型クロツクドｃｍｏｓ分周器 - Google Patents
スタテイツク型クロツクドｃｍｏｓ分周器Info
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- JPH0595281A JPH0595281A JP25378691A JP25378691A JPH0595281A JP H0595281 A JPH0595281 A JP H0595281A JP 25378691 A JP25378691 A JP 25378691A JP 25378691 A JP25378691 A JP 25378691A JP H0595281 A JPH0595281 A JP H0595281A
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- clocked
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Abstract
(57)【要約】 （修正有）
【目的】スタティック型でありながら、ダイナミック型
を越える高速動作を有するクロックドＣＭＯＳ分周器を
提供する。 【構成】ＣＬ１とＣＬ２から成る１つのダイナミック型
分周器と、ＣＬ３とＣＬ４から成るもう１つのダイナミ
ック型分周器の２つの高速なダイナミック型分周器に、
インバータＶ１，Ｖ２による、またはＶ３，Ｖ４による
メモリ機能を付加することによって、低速にも対応し得
るスタティック動作を行い得るようにし、しかもその上
に、各々の分周器の出力データを他方の入力データにす
るように相互にクロスカップルすることによって、信号
の伝搬遅延時間が最長であったパス（クリティカルパ
ス）に含まれるゲートの数が少なくなる。
を越える高速動作を有するクロックドＣＭＯＳ分周器を
提供する。 【構成】ＣＬ１とＣＬ２から成る１つのダイナミック型
分周器と、ＣＬ３とＣＬ４から成るもう１つのダイナミ
ック型分周器の２つの高速なダイナミック型分周器に、
インバータＶ１，Ｖ２による、またはＶ３，Ｖ４による
メモリ機能を付加することによって、低速にも対応し得
るスタティック動作を行い得るようにし、しかもその上
に、各々の分周器の出力データを他方の入力データにす
るように相互にクロスカップルすることによって、信号
の伝搬遅延時間が最長であったパス（クリティカルパ
ス）に含まれるゲートの数が少なくなる。
Description
【０００１】
【産業上の利用分野】本発明は高速で動作するスタティ
ック型ＣＭＯＳ分周器に関するものである。
ック型ＣＭＯＳ分周器に関するものである。
【０００２】
【従来の技術】従来の高速分周器は、大きくわけて図３
のようなスタティック型回路、図４のようなダイナミッ
ク型回路があった。スタティック型は、どんな低速のク
ロック周波数でも動作するという長所があるが、一方使
用するトランジタ数が多くかつ、インバータがクロック
ドインバータの負荷となっているために、速度が遅いと
いう欠点があった。また、ダイナミック型は使用するト
ランジスタ数が少なく、かつスタティック型より高速と
いう長所があるが、低速のクロックでは動作しないとい
う欠点があった。
のようなスタティック型回路、図４のようなダイナミッ
ク型回路があった。スタティック型は、どんな低速のク
ロック周波数でも動作するという長所があるが、一方使
用するトランジタ数が多くかつ、インバータがクロック
ドインバータの負荷となっているために、速度が遅いと
いう欠点があった。また、ダイナミック型は使用するト
ランジスタ数が少なく、かつスタティック型より高速と
いう長所があるが、低速のクロックでは動作しないとい
う欠点があった。
【０００３】
【発明が解決しようとする課題】以上のように、スタテ
ィック型やダイナミック型は、従来、それぞれに上記の
ような欠点があった。本発明は、このような欠点を克服
し、スタティック型でありながら、ダイナミック型を越
える高速動作を有するクロックドＣＭＯＳ分周器を提供
することを目的とする。
ィック型やダイナミック型は、従来、それぞれに上記の
ような欠点があった。本発明は、このような欠点を克服
し、スタティック型でありながら、ダイナミック型を越
える高速動作を有するクロックドＣＭＯＳ分周器を提供
することを目的とする。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のスタティック型クロックドＣＭＯＳ分周器
は、例えば図１に示すように、４つのＣＭＯＳ型クロッ
クド論理回路ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４と、４つ
のＣＭＯＳインバータＶ１、Ｖ２、Ｖ３、Ｖ４と、２つ
の出力端子ＱＣ、ＱＢと、電源電圧端子ＶＤＤと、回路
を接地するグランド端子ＧＮＤを有し、クロックド論理
回路ＣＬ１の出力端子に、インバータＶ１の入力端子と
インバータＶ２の出力端子とクロックド論理回路ＣＬ２
の入力端子を接続し、クロックド論理回路ＣＬ２の出力
端子に、インバータＶ３の入力端子とインバータＶ４の
出力端子とクロックド論理回路ＣＬ３の入力端子を接続
し、クロックド論理回路ＣＬ３の出力端子にインバータ
Ｖ１の出力端子とインバータＶ２の入力端子とクロック
ド論理回路ＣＬ４の入力端子を接続し、クロックド論理
回路ＣＬ４の出力端子にインバータＶ３の出力端子とイ
ンバータＶ４の入力端子とクロックド論理回路ＣＬ１の
入力端子を接続し、クロックド論理回路ＣＬ２の出力端
子に出力端子ＱＣを接続し、クロックド論理回路ＣＬ４
の出力端子に出力端子ＱＢを接続することとする。なお
図１ではクロックド論理回路としてクロックドインバー
タが例示されている。あるいは本発明は、上記の上にさ
らに、インバータＶ１、Ｖ２、Ｖ３、Ｖ４各々を構成す
るＰＭＯＳトランジスタのオン抵抗をＲ１、クロックド
論理回路ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４各々の出力端
子とグランド端子ＧＮＤ間のオン抵抗をＲ２、インバー
タＶ１、Ｖ２、Ｖ３、Ｖ４の論理しきい値電圧をＶｔ
ｈ、電源電圧をＶＤとすると、 （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ の関係を有し、インバータＶ１、Ｖ２、Ｖ３、Ｖ４各々
を構成するＮＭＯＳトランジスタのオン抵抗をＲ３、ク
ロックド論理回路ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４各々
の出力端子と電源電圧端子ＶＤＤ間のオン抵抗をＲ４と
すると、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ の関係を有することとすれば、動作の一層の確実性が得
られる。
め、本発明のスタティック型クロックドＣＭＯＳ分周器
は、例えば図１に示すように、４つのＣＭＯＳ型クロッ
クド論理回路ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４と、４つ
のＣＭＯＳインバータＶ１、Ｖ２、Ｖ３、Ｖ４と、２つ
の出力端子ＱＣ、ＱＢと、電源電圧端子ＶＤＤと、回路
を接地するグランド端子ＧＮＤを有し、クロックド論理
回路ＣＬ１の出力端子に、インバータＶ１の入力端子と
インバータＶ２の出力端子とクロックド論理回路ＣＬ２
の入力端子を接続し、クロックド論理回路ＣＬ２の出力
端子に、インバータＶ３の入力端子とインバータＶ４の
出力端子とクロックド論理回路ＣＬ３の入力端子を接続
し、クロックド論理回路ＣＬ３の出力端子にインバータ
Ｖ１の出力端子とインバータＶ２の入力端子とクロック
ド論理回路ＣＬ４の入力端子を接続し、クロックド論理
回路ＣＬ４の出力端子にインバータＶ３の出力端子とイ
ンバータＶ４の入力端子とクロックド論理回路ＣＬ１の
入力端子を接続し、クロックド論理回路ＣＬ２の出力端
子に出力端子ＱＣを接続し、クロックド論理回路ＣＬ４
の出力端子に出力端子ＱＢを接続することとする。なお
図１ではクロックド論理回路としてクロックドインバー
タが例示されている。あるいは本発明は、上記の上にさ
らに、インバータＶ１、Ｖ２、Ｖ３、Ｖ４各々を構成す
るＰＭＯＳトランジスタのオン抵抗をＲ１、クロックド
論理回路ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４各々の出力端
子とグランド端子ＧＮＤ間のオン抵抗をＲ２、インバー
タＶ１、Ｖ２、Ｖ３、Ｖ４の論理しきい値電圧をＶｔ
ｈ、電源電圧をＶＤとすると、 （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ の関係を有し、インバータＶ１、Ｖ２、Ｖ３、Ｖ４各々
を構成するＮＭＯＳトランジスタのオン抵抗をＲ３、ク
ロックド論理回路ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４各々
の出力端子と電源電圧端子ＶＤＤ間のオン抵抗をＲ４と
すると、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ の関係を有することとすれば、動作の一層の確実性が得
られる。
【０００５】
【作用】従来スタティック型分周器はダイナミック型に
比較して低速であるという欠点があった。しかし本発明
の上記構成は、ＣＬ１とＣＬ２から成る１つのダイナミ
ック型分周器と、ＣＬ３とＣＬ４から成るもう１つのダ
イナミック型分周器の２つの高速なダイナミック型分周
器に、インバータＶ１、Ｖ２による、またはＶ３、Ｖ４
によるメモリ機能を付加することによって、低速にも対
応し得るスタティック動作を行い得るようにし、しかも
その上に、各々の分周器の出力データを他方の入力デー
タにするように相互にクロスカップルすることによっ
て、従来のダイナミック型分周器を含む分周器で必要と
した出力側のインバータを削除した構成としたことによ
り、信号の伝搬遅延時間が最長であったパス（クリティ
カルパス）に含まれるゲートの数が少なくなり、このこ
とが従来のダイナミック型分周器の高速性を凌ぎ得る高
速化をも可能にしたものである。具体的には、図３のス
タティック型分周器では、端子ＭＭ３とＱ間にあるクロ
ックドインバータＳＬ２とインバータＶ５を信号が伝搬
する時間がクリティカルパスになっていた。また図４の
ダイナミック型分周器では、端子ＭＭ５とＱ間にあるク
ロックドインバータＣＬ６とインバータＶ６を信号が伝
搬する時間がクリティカルパスになっていた。これに比
べて、本発明はクロックドインバータ１段分だけがクリ
ティカルパスになるように構成されていることが特徴で
あり、これにより高速な動作速度を有する分周器を実現
している。
比較して低速であるという欠点があった。しかし本発明
の上記構成は、ＣＬ１とＣＬ２から成る１つのダイナミ
ック型分周器と、ＣＬ３とＣＬ４から成るもう１つのダ
イナミック型分周器の２つの高速なダイナミック型分周
器に、インバータＶ１、Ｖ２による、またはＶ３、Ｖ４
によるメモリ機能を付加することによって、低速にも対
応し得るスタティック動作を行い得るようにし、しかも
その上に、各々の分周器の出力データを他方の入力デー
タにするように相互にクロスカップルすることによっ
て、従来のダイナミック型分周器を含む分周器で必要と
した出力側のインバータを削除した構成としたことによ
り、信号の伝搬遅延時間が最長であったパス（クリティ
カルパス）に含まれるゲートの数が少なくなり、このこ
とが従来のダイナミック型分周器の高速性を凌ぎ得る高
速化をも可能にしたものである。具体的には、図３のス
タティック型分周器では、端子ＭＭ３とＱ間にあるクロ
ックドインバータＳＬ２とインバータＶ５を信号が伝搬
する時間がクリティカルパスになっていた。また図４の
ダイナミック型分周器では、端子ＭＭ５とＱ間にあるク
ロックドインバータＣＬ６とインバータＶ６を信号が伝
搬する時間がクリティカルパスになっていた。これに比
べて、本発明はクロックドインバータ１段分だけがクリ
ティカルパスになるように構成されていることが特徴で
あり、これにより高速な動作速度を有する分周器を実現
している。
【０００６】
【実施例】図１は本発明の実施例のスタティック型ＣＭ
ＯＳ分周器で、回路シンボルによる記述をしている。ま
た図２は図１の各端子の状態表である。
ＯＳ分周器で、回路シンボルによる記述をしている。ま
た図２は図１の各端子の状態表である。
【０００７】ここにＱＣとＱＢはそれぞれ出力信号Ｑと
逆相のＱ~を出力する２分の１分周波の出力端子、Ｃは
クロック入力信号、Ｃ~は逆相のクロック入力信号であ
る。なお、本明細書ではＱ~、Ｃ~はそれぞれＱ、Ｃの信
号を逆相にした反転信号を意味するものとする。ＣＬ
１、ＣＬ２、ＣＬ３、ＣＬ４はクロックドＣＭＯＳ論理
回路の一例としてクロックドＣＭＯＳインバータを示
し、Ｖ１、Ｖ２、Ｖ３、Ｖ４はＣＭＯＳインバータであ
る。個々のクロックドＣＭＯＳインバータ（以下、ＣＭ
ＯＳの表現は略す場合がある）は周知のように、２個の
ＰＭＯＳと２個のＮＭＯＳを直接に配線したものであっ
て、そのＰＭＯＳ側の一端を電源電圧端子ＶＤＤに、Ｎ
ＭＯＳ側の一端をグランド端子ＧＮＤに配線したもので
ある。また通常、電源電圧端子ＶＤＤ側のＰＭＯＳとグ
ランド端子ＧＮＤ側のＮＭＯＳのゲート端子にはクロッ
ク信号Ｃ、またはその逆相信号Ｃ~が入力されるのであ
って、表記上の習慣から、図１ではクロックドインバー
タシンボルの上にＰＭＯＳゲートへの入力クロック信号
を、下にＮＭＯＳゲートへの入力クロック信号が記され
てある。またＭＭ１とＭＭ２は各々端子名である。
逆相のＱ~を出力する２分の１分周波の出力端子、Ｃは
クロック入力信号、Ｃ~は逆相のクロック入力信号であ
る。なお、本明細書ではＱ~、Ｃ~はそれぞれＱ、Ｃの信
号を逆相にした反転信号を意味するものとする。ＣＬ
１、ＣＬ２、ＣＬ３、ＣＬ４はクロックドＣＭＯＳ論理
回路の一例としてクロックドＣＭＯＳインバータを示
し、Ｖ１、Ｖ２、Ｖ３、Ｖ４はＣＭＯＳインバータであ
る。個々のクロックドＣＭＯＳインバータ（以下、ＣＭ
ＯＳの表現は略す場合がある）は周知のように、２個の
ＰＭＯＳと２個のＮＭＯＳを直接に配線したものであっ
て、そのＰＭＯＳ側の一端を電源電圧端子ＶＤＤに、Ｎ
ＭＯＳ側の一端をグランド端子ＧＮＤに配線したもので
ある。また通常、電源電圧端子ＶＤＤ側のＰＭＯＳとグ
ランド端子ＧＮＤ側のＮＭＯＳのゲート端子にはクロッ
ク信号Ｃ、またはその逆相信号Ｃ~が入力されるのであ
って、表記上の習慣から、図１ではクロックドインバー
タシンボルの上にＰＭＯＳゲートへの入力クロック信号
を、下にＮＭＯＳゲートへの入力クロック信号が記され
てある。またＭＭ１とＭＭ２は各々端子名である。
【０００８】また本発明回路では以下のような回路的特
徴を有している。すなわち、インバータＶ１、Ｖ２、Ｖ
３、Ｖ４各々を構成するＰＭＯＳトランジスタのオン抵
抗をＲ１、クロックドインバータＣＬ１、ＣＬ２、ＣＬ
３、ＣＬ４各々の出力端子とグランド端子ＧＮＤ間に直
列に接続されてある２つのＮＭＯＳトランジスタのオン
抵抗の合計をＲ２、インバータＶ１、Ｖ２、Ｖ３、Ｖ４
の論理しきい値電圧をＶｔｈ、電源電圧をＶＤとする
と、これらのパラメータは （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ の関係を有し、インバータＶ１、Ｖ２、Ｖ３、Ｖ４各々
を構成するＮＭＯＳトランジスタのオン抵抗をＲ３、ク
ロックドインバータＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４各
々の出力端子と電源電圧端子ＶＤＤ間に直列に接続され
てある２つのＰＭＯＳトランジスタのオン抵抗の合計を
Ｒ４とすると、これらのパラメータは （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ の関係を有するように設定されたことを特徴としてい
る。
徴を有している。すなわち、インバータＶ１、Ｖ２、Ｖ
３、Ｖ４各々を構成するＰＭＯＳトランジスタのオン抵
抗をＲ１、クロックドインバータＣＬ１、ＣＬ２、ＣＬ
３、ＣＬ４各々の出力端子とグランド端子ＧＮＤ間に直
列に接続されてある２つのＮＭＯＳトランジスタのオン
抵抗の合計をＲ２、インバータＶ１、Ｖ２、Ｖ３、Ｖ４
の論理しきい値電圧をＶｔｈ、電源電圧をＶＤとする
と、これらのパラメータは （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ の関係を有し、インバータＶ１、Ｖ２、Ｖ３、Ｖ４各々
を構成するＮＭＯＳトランジスタのオン抵抗をＲ３、ク
ロックドインバータＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４各
々の出力端子と電源電圧端子ＶＤＤ間に直列に接続され
てある２つのＰＭＯＳトランジスタのオン抵抗の合計を
Ｒ４とすると、これらのパラメータは （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ の関係を有するように設定されたことを特徴としてい
る。
【０００９】このような構成になっているので、この回
路は以下のようにスタティック型の分周器回路として動
作する。この回路は、図４の２つのクロックドインバー
タからなるダイナミック分周器回路が、一対のインバー
タを介して並列的に接続されたような構成になってい
る。クロックドインバータはダイナミックなラッチ機能
を有することはよく知られている。またインバータ２個
の並列接続はスタティックメモリのメモリセル回路と同
じ機能を有しており、ラッチ信号をスタティックに情報
を記憶することが可能である。本発明回路は、これらの
機能を有機的に結合して高速のスタティック分周器を実
現している。
路は以下のようにスタティック型の分周器回路として動
作する。この回路は、図４の２つのクロックドインバー
タからなるダイナミック分周器回路が、一対のインバー
タを介して並列的に接続されたような構成になってい
る。クロックドインバータはダイナミックなラッチ機能
を有することはよく知られている。またインバータ２個
の並列接続はスタティックメモリのメモリセル回路と同
じ機能を有しており、ラッチ信号をスタティックに情報
を記憶することが可能である。本発明回路は、これらの
機能を有機的に結合して高速のスタティック分周器を実
現している。
【００１０】しかしこれらのインバータの設計において
は、クロックドインバータへ入力信号がハイからロウ、
あるいはロウからハイに切り替わるときに、以下のよう
な回路的な制約が必要になる。例えば、図２のｔ４時刻
の直前には、端子ＭＭ１はハイで出力端子Ｑの信号もハ
イである。ｔ４時刻の直後、クロックドインバータＣＬ
２を構成する２つのＮＭＯＳがオン状態になる。またイ
ンバータＶ４を構成するＰＭＯＳ３はｔ４時刻以前から
オン状態にある。したがって、インバータＶ４を構成す
るＰＭＯＳトランジスタのオン抵抗をＲ１、クロックド
インバータＣＬ２を構成する２つのＮＭＯＳトランジス
タの直列オン抵抗をＲ２、インバータＶ３の論理しきい
値電圧をＶｔｈ、電源電圧をＶＤとすると、ｔ４時刻の
直後には、出力端子ＱＢの電圧Ｖ（ＱＢ）は Ｖ（ＱＢ）＝（Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ となる。したがって、もしＶ（ＱＢ）が Ｖ（ＱＢ）＞Ｖｔｈ ならば、インバータＶ３もＶ４も状態を反転させること
ができない。しかし、一方 Ｖ（ＱＢ）＜Ｖｔｈ であれば、インバータＶ３もＶ４も状態を反転させるこ
とができ、ラッチ信号を書き換えることができる。すな
わち、ラッチ信号の書換えの条件は （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ となる。時刻ｔ６では、この逆の動作が行われ、この場
合には、インバータＶ４を構成するＮＭＯＳトランジス
タのオン抵抗をＲ３、クロックドインバータＣＬ２を構
成する２つのＰＭＯＳトランジスタの直列オン抵抗をＲ
４とすると、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ が、ラッチ信号書換え可能の条件となる。本発明回路に
おいては、図１に示したように、すべてのクロックドイ
ンバータとすべてのインバータが対称的に配線されてい
るので、上記の条件はすべてのクロックドインバータと
インバータに対して等しく適用されることは明らかであ
る。本発明の高速化の要点は、クリティカルパスに含ま
れるゲートの数を少なくしたことによるものである。図
３、図４に示した従来のスタティック型もダイナミック
型も、ひとつのクロックドインバータとひとつのインバ
ータを信号が伝搬する時間の合計がクリティカルパスに
なっていた。これに比べて、本発明は、回路を構成する
４つのクロックドインバータの１段分だけが、等しくク
リティカルパスになるように構成されていることが特徴
である。従って、少なくとも図３のスタティック型より
高速動作することは明らかである。また、これらインバ
ータは、小さければ小さいほど、上記条件を満たし易く
なるばかりでなく、クロックドインバータに対する負荷
が軽くなり、回路全体として動作速度が向上する。その
極限状態として、インバータの持つ寄生容量成分が、ク
ロックドインバータの持つ寄生容量に比べて、無視でき
るほど小さくなれば、図４に示したダイナミック型の動
作速度を越えて動作することもまた明らかである。イン
バータの大きさの下限は、クロックドインバータの各出
力端子に寄生する容量に充電されている電荷を放電しよ
うとする、ＭＯＳトランジスタのリーク電流に打ち勝つ
電流がインバータから供給できることが条件となって決
定される。この電流は通常ピコアンペアオーダーであ
り、現在のＭＯＳ加工条件からはほとんど考慮する必要
がないほど小さく、実際問題として、インバータの下限
を考慮する必要はない。もし、インバータのオン抵抗と
クロックドインバータのオン抵抗の関係が上記式の条件
を満たさない場合には、ラッチ信号の書換えを行うこと
はできない。その代表的な例として、クロックドインバ
ータに用いられているＭＯＳトランジスタとインバータ
に用いられているトランジスタをまったく同じ仕様のも
のを用いた場合を挙げることができる。このような場合
には、本特許のような効果は実現できない。このオン抵
抗を上式の条件に適合するものとする具体的な手段とし
て、最も簡便な方法は、使用しているＭＯＳトランジス
タの幅を変化させることであるが、そのほかにも、トラ
ンジスタのゲート長や、しきい値電圧を変えるなど、様
々な手段によって実現できることは明らかである。
は、クロックドインバータへ入力信号がハイからロウ、
あるいはロウからハイに切り替わるときに、以下のよう
な回路的な制約が必要になる。例えば、図２のｔ４時刻
の直前には、端子ＭＭ１はハイで出力端子Ｑの信号もハ
イである。ｔ４時刻の直後、クロックドインバータＣＬ
２を構成する２つのＮＭＯＳがオン状態になる。またイ
ンバータＶ４を構成するＰＭＯＳ３はｔ４時刻以前から
オン状態にある。したがって、インバータＶ４を構成す
るＰＭＯＳトランジスタのオン抵抗をＲ１、クロックド
インバータＣＬ２を構成する２つのＮＭＯＳトランジス
タの直列オン抵抗をＲ２、インバータＶ３の論理しきい
値電圧をＶｔｈ、電源電圧をＶＤとすると、ｔ４時刻の
直後には、出力端子ＱＢの電圧Ｖ（ＱＢ）は Ｖ（ＱＢ）＝（Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ となる。したがって、もしＶ（ＱＢ）が Ｖ（ＱＢ）＞Ｖｔｈ ならば、インバータＶ３もＶ４も状態を反転させること
ができない。しかし、一方 Ｖ（ＱＢ）＜Ｖｔｈ であれば、インバータＶ３もＶ４も状態を反転させるこ
とができ、ラッチ信号を書き換えることができる。すな
わち、ラッチ信号の書換えの条件は （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ となる。時刻ｔ６では、この逆の動作が行われ、この場
合には、インバータＶ４を構成するＮＭＯＳトランジス
タのオン抵抗をＲ３、クロックドインバータＣＬ２を構
成する２つのＰＭＯＳトランジスタの直列オン抵抗をＲ
４とすると、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ が、ラッチ信号書換え可能の条件となる。本発明回路に
おいては、図１に示したように、すべてのクロックドイ
ンバータとすべてのインバータが対称的に配線されてい
るので、上記の条件はすべてのクロックドインバータと
インバータに対して等しく適用されることは明らかであ
る。本発明の高速化の要点は、クリティカルパスに含ま
れるゲートの数を少なくしたことによるものである。図
３、図４に示した従来のスタティック型もダイナミック
型も、ひとつのクロックドインバータとひとつのインバ
ータを信号が伝搬する時間の合計がクリティカルパスに
なっていた。これに比べて、本発明は、回路を構成する
４つのクロックドインバータの１段分だけが、等しくク
リティカルパスになるように構成されていることが特徴
である。従って、少なくとも図３のスタティック型より
高速動作することは明らかである。また、これらインバ
ータは、小さければ小さいほど、上記条件を満たし易く
なるばかりでなく、クロックドインバータに対する負荷
が軽くなり、回路全体として動作速度が向上する。その
極限状態として、インバータの持つ寄生容量成分が、ク
ロックドインバータの持つ寄生容量に比べて、無視でき
るほど小さくなれば、図４に示したダイナミック型の動
作速度を越えて動作することもまた明らかである。イン
バータの大きさの下限は、クロックドインバータの各出
力端子に寄生する容量に充電されている電荷を放電しよ
うとする、ＭＯＳトランジスタのリーク電流に打ち勝つ
電流がインバータから供給できることが条件となって決
定される。この電流は通常ピコアンペアオーダーであ
り、現在のＭＯＳ加工条件からはほとんど考慮する必要
がないほど小さく、実際問題として、インバータの下限
を考慮する必要はない。もし、インバータのオン抵抗と
クロックドインバータのオン抵抗の関係が上記式の条件
を満たさない場合には、ラッチ信号の書換えを行うこと
はできない。その代表的な例として、クロックドインバ
ータに用いられているＭＯＳトランジスタとインバータ
に用いられているトランジスタをまったく同じ仕様のも
のを用いた場合を挙げることができる。このような場合
には、本特許のような効果は実現できない。このオン抵
抗を上式の条件に適合するものとする具体的な手段とし
て、最も簡便な方法は、使用しているＭＯＳトランジス
タの幅を変化させることであるが、そのほかにも、トラ
ンジスタのゲート長や、しきい値電圧を変えるなど、様
々な手段によって実現できることは明らかである。
【００１１】また、図５と図６は論理シンボルだけで回
路を記述した図１の実施例を、トランジタレベルと論理
シンボルを混在させて記述したものであって、両図とも
本特許の主旨を現している。この両図を比較するとわか
るように、クロックドインバータＣＬ１とＣＬ３をひと
組、クロックドインバータＣＬ２とＣＬ４をひと組とし
て、各々、クロックが入力してくるＮＭＯＳやＰＭＯＳ
をひとつのトランジスタにまとめてレイアウトすること
も可能である。このような、レイアウトは実際のＩＣパ
ターンの設計の中で寄生容量を減らし、低消費電力化、
高速化を計るために一般に良く行われる。
路を記述した図１の実施例を、トランジタレベルと論理
シンボルを混在させて記述したものであって、両図とも
本特許の主旨を現している。この両図を比較するとわか
るように、クロックドインバータＣＬ１とＣＬ３をひと
組、クロックドインバータＣＬ２とＣＬ４をひと組とし
て、各々、クロックが入力してくるＮＭＯＳやＰＭＯＳ
をひとつのトランジスタにまとめてレイアウトすること
も可能である。このような、レイアウトは実際のＩＣパ
ターンの設計の中で寄生容量を減らし、低消費電力化、
高速化を計るために一般に良く行われる。
【００１２】また、本特許では、クロックドインバータ
ＣＬ１やＣＬ３はすべて、インバータの場合について説
明を行ってきた。しかし、本特許の主旨を生かして、例
えば２分の１／３分の１プリスケーラを実現する場合に
は、クロックドインバータＣＬ１やＣＬ３は２入力ＮＡ
ＮＤ形式にするなど、様々なクロックド論理を本特許と
組み合わせて設計できることは明らかである。
ＣＬ１やＣＬ３はすべて、インバータの場合について説
明を行ってきた。しかし、本特許の主旨を生かして、例
えば２分の１／３分の１プリスケーラを実現する場合に
は、クロックドインバータＣＬ１やＣＬ３は２入力ＮＡ
ＮＤ形式にするなど、様々なクロックド論理を本特許と
組み合わせて設計できることは明らかである。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
高速なダイナミック型に匹敵し得る動作速度を有する、
スタティック型の分周器回路を実現することができる。
高速なダイナミック型に匹敵し得る動作速度を有する、
スタティック型の分周器回路を実現することができる。
【図１】本発明の第１の実施例であって、論理シンボル
により表示したスタティック型分周器回路である。
により表示したスタティック型分周器回路である。
【図２】図１の各端子の状態表である。
【図３】従来のスタティック型分周器である。
【図４】従来のダイナミック型分周器である。
【図５】単純なクロックドインバータによる本発明の実
施例である。
施例である。
【図６】クロックが入力するＭＯＳトランジスタを共用
した本発明の実施例である。
した本発明の実施例である。
ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４、ＣＬ５、ＣＬ６…Ｃ
ＭＯＳクロックドインバータ Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６…ＣＭＯＳインバ
ータ Ｃ…クロック入力信号 Ｃ~…逆相のクロック入力端子 ＱＣ…クロック信号の２分の１周波数の信号Ｑを出力す
る出力端子 ＱＢ…Ｑの反転信号Ｑ~を出力する出力端子 ＭＭ１、ＭＭ２、ＭＭ３、ＭＭ４、ＭＭ５、ＭＭ６…内
部端子 ＳＬ１、ＳＬ２…ひとつのクロックドインバータと２つ
のインバータからなるスタティックなラッチ回路
ＭＯＳクロックドインバータ Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６…ＣＭＯＳインバ
ータ Ｃ…クロック入力信号 Ｃ~…逆相のクロック入力端子 ＱＣ…クロック信号の２分の１周波数の信号Ｑを出力す
る出力端子 ＱＢ…Ｑの反転信号Ｑ~を出力する出力端子 ＭＭ１、ＭＭ２、ＭＭ３、ＭＭ４、ＭＭ５、ＭＭ６…内
部端子 ＳＬ１、ＳＬ２…ひとつのクロックドインバータと２つ
のインバータからなるスタティックなラッチ回路
Claims (2)
- 【請求項１】４つのＣＭＯＳ型クロックド論理回路ＣＬ
１、ＣＬ２、ＣＬ３、ＣＬ４と、４つのＣＭＯＳインバ
ータＶ１、Ｖ２、Ｖ３、Ｖ４と、２つの出力端子ＱＣ、
ＱＢと、電源電圧端子ＶＤＤと、回路を接地するグラン
ド端子ＧＮＤを有し、クロックド論理回路ＣＬ１の出力
端子に、インバータＶ１の入力端子とインバータＶ２の
出力端子とクロックド論理回路ＣＬ２の入力端子を接続
し、クロックド論理回路ＣＬ２の出力端子に、インバー
タＶ３の入力端子とインバータＶ４の出力端子とクロッ
クド論理回路ＣＬ３の入力端子を接続し、クロックド論
理回路ＣＬ３の出力端子にインバータＶ１の出力端子と
インバータＶ２の入力端子とクロックド論理回路ＣＬ４
の入力端子を接続し、クロックド論理回路ＣＬ４の出力
端子にインバータＶ３の出力端子とインバータＶ４の入
力端子とクロックド論理回路ＣＬ１の入力端子を接続
し、クロックド論理回路ＣＬ２の出力端子に出力端子Ｑ
Ｃを接続し、クロックド論理回路ＣＬ４の出力端子に出
力端子ＱＢを接続することを特徴とするスタティック型
クロックドＣＭＯＳ分周器。 - 【請求項２】請求項１において、さらに、インバータＶ
１、Ｖ２、Ｖ３、Ｖ４各々を構成するＰＭＯＳトランジ
スタのオン抵抗をＲ１、クロックド論理回路ＣＬ１、Ｃ
Ｌ２、ＣＬ３、ＣＬ４各々の出力端子とグランド端子Ｇ
ＮＤ間のオン抵抗をＲ２、インバータＶ１、Ｖ２、Ｖ
３、Ｖ４の論理しきい値電圧をＶｔｈ、電源電圧をＶＤ
とすると、 （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ の関係を有し、インバータＶ１、Ｖ２、Ｖ３、Ｖ４各々
を構成するＮＭＯＳトランジスタのオン抵抗をＲ３、ク
ロックド論理回路ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４各々
の出力端子と電源電圧端子ＶＤＤ間のオン抵抗をＲ４と
すると、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ の関係を有することを特徴とするスタティック型クロッ
クドＣＭＯＳ分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25378691A JPH0595281A (ja) | 1991-10-01 | 1991-10-01 | スタテイツク型クロツクドｃｍｏｓ分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25378691A JPH0595281A (ja) | 1991-10-01 | 1991-10-01 | スタテイツク型クロツクドｃｍｏｓ分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595281A true JPH0595281A (ja) | 1993-04-16 |
Family
ID=17256133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25378691A Pending JPH0595281A (ja) | 1991-10-01 | 1991-10-01 | スタテイツク型クロツクドｃｍｏｓ分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595281A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267034A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | 高速動的周波数分周器 |
| JP2008545321A (ja) * | 2005-06-30 | 2008-12-11 | エヌエックスピー ビー ヴィ | 差動多相分周器 |
| JP2008545322A (ja) * | 2005-06-30 | 2008-12-11 | エヌエックスピー ビー ヴィ | 多相分周器 |
| JP2012503443A (ja) * | 2008-09-19 | 2012-02-02 | クゥアルコム・インコーポレイテッド | ラッチ構造、周波数分周器、及びそれらを動作させる方法 |
-
1991
- 1991-10-01 JP JP25378691A patent/JPH0595281A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008545321A (ja) * | 2005-06-30 | 2008-12-11 | エヌエックスピー ビー ヴィ | 差動多相分周器 |
| JP2008545322A (ja) * | 2005-06-30 | 2008-12-11 | エヌエックスピー ビー ヴィ | 多相分周器 |
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| JP2012503443A (ja) * | 2008-09-19 | 2012-02-02 | クゥアルコム・インコーポレイテッド | ラッチ構造、周波数分周器、及びそれらを動作させる方法 |
| JP2014132762A (ja) * | 2008-09-19 | 2014-07-17 | Qualcomm Incorporated | ラッチ構造、周波数分周器、及びそれらを動作させる方法 |
| JP2016036151A (ja) * | 2008-09-19 | 2016-03-17 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | ラッチ構造、周波数分周器、及びそれらを動作させる方法 |
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