KR950001923B1 - 메탈쇼트키형 전계효과트랜지스터를 이용한 가변분주회로 - Google Patents

메탈쇼트키형 전계효과트랜지스터를 이용한 가변분주회로 Download PDF

Info

Publication number
KR950001923B1
KR950001923B1 KR1019910014371A KR910014371A KR950001923B1 KR 950001923 B1 KR950001923 B1 KR 950001923B1 KR 1019910014371 A KR1019910014371 A KR 1019910014371A KR 910014371 A KR910014371 A KR 910014371A KR 950001923 B1 KR950001923 B1 KR 950001923B1
Authority
KR
South Korea
Prior art keywords
signal
gate circuit
gate
circuit
field effect
Prior art date
Application number
KR1019910014371A
Other languages
English (en)
Other versions
KR920005498A (ko
Inventor
노부오 고이데
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치, 도시바 마이크로 일렉트로닉스 가부시키가이샤, 다케다이 마사다카 filed Critical 가부시키가이샤 도시바
Publication of KR920005498A publication Critical patent/KR920005498A/ko
Application granted granted Critical
Publication of KR950001923B1 publication Critical patent/KR950001923B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two

Landscapes

  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

내용없음.

Description

메탈쇼트키형 전계효과트랜지스터를 이용한 가변분주회로
제1도는 본 발명의 1실시예에 따른 가변분주회로를 도시해 놓은 구성설명도.
제2도는 제1도에 도시된 가변분주회로의 소비전류를 일정한 값으로 유지한 경우의 최대동작주파수를 나타낸 특성도.
제3도는 제1도에 도시된 가변분주회로의 소비전류와 동작속도(최대동작주파수)의 상관관계를 나타낸 특성도.
제4도는 종래의 가변분주회로의 일례를 나타낸 블록도.
제5도는 제4도중의 D형 플립플롭회로의 구체예를 나타낸 논리회로도.
제6도는 제4도중의 엣지트리거형 플립플롭회로의 구체예를 나타낸 논리회로도.
제7도는 제5도 및 제6도중의 2입력 NOR게이트를 나타낸 회로도.
제8도 및 제9도는 각각 제4도에 도시된 가변분주회로의 1/8분주동작 및 1/9분주동작을 나타낸 타이밍챠트이다.
* 도면의 주요부분에 대한 부호의 설명
FF1∼FF3 : D형 플립플롭회로 FF4 : 엣지트리거형 플립플롭회로
NA : 2입력 NAND게이트 G1∼G8, G11∼G14 : 2입력 NOR게이트
G2', G7', G15, G16 : 3입력 NOR게이트 R : 리셋트 입력
GK, /GK : 클록입력 4 : 분주절환제어입력
OUT : 분주출력
[산업상의 이용분야]
본 발명은 반도체 집적회로에 형성되는 가변분주회로에 관한 것으로, 특히 전계효과트랜지스터를 이용하여 이루어지는 플립플롭회로를 이용한 가변분주회로에 있어서 분주비결정용 궤환회로를 부하에 갖춘 게이트 회로에 관한 것이다.
[종래의 기술 및 그 문제점]
제4도는 전계효과트랜지스터를 이용하여 이루어지는 플립플롭회로를 이용한 가변분주회로의 종래예로서, 기수분주, 우수분주동작의 상호 절환이 가능하도록 된 가변분주회로를 나타낸 것이다.
즉, 제4도는 1/8, 1/9분주절환형 가변분주회로를 나타낸 것으로, 제4도에서 참조부호 41∼43은 각각 상보적인 입력데이터를 1클록 시간지연시켜 출력하는 마스터 슬레이브형의 D형 플립플롭회로이고, 44는 D형 플립플롭회로(41)로부터의 출력데이터신호를 업카운트하기 위한 엣지트리거형 플립플롭회로, 45는 2입력 OR게이트, 46은 2입력 NAND게이트, CK 및/CK는 상보적인 클롭입력, A는 분주절환제어입력, OUT은 분주출력이다.
또한, 여기서 D형 플립플롭회로(41,42)는 각각 제5도에 나타낸 바와 같이 접속된 마스터단의 4개의 2입력 NOR게이트(G51∼G54)과 슬레이브단의 4개의 2입력 NOR게이트(G55∼G58)로 구성되는데, 제5도에서 참조부호 51 및 52는 상보적인 입력데이터(D,/D)의 입력단, 53 및 54는 상보적인 클록신호(CK,CK)의 입력단, 55 및 56은 상보적인 출력데이터(Q,/Q)의 출력단이다.
또한, D형 플립플롭회로(43)는 제5도에 나타낸 슬레이브단의 데이터출력용 2입력 NOR게이트(G57)대신에 3입력 NOR게이트가 이용되고, 이 3입력 NOR게이트의 1입력에 접속된 리셋트입력단(R)을 갖추어, 이 리셋트입력단(R)에 ＂1＂레벨의 신호가 입력되면 동작이 클리어되어 출력단의 출력데이터(Q)가 ＂0＂으로 되도록 되어 있다.
또한, 엣지트리거형 플립플롭회로(44)는 제6도에 나타낸 바와 같이 접속된 4개의 2입력 NOR게이트(G61∼G64)와 2개의 3입력 NOR게이트(G65,G66)로 구성되고, 또 제6도에서 참조부호 61은 클록입력단, 62는 데이터출력단, 63은 반전데이터출력단이다.
상기한 바와 같은 2입력 NOR게이트(논리합부정회로 ;G51∼G58,G61∼G64)는 각각 제7도에 나타낸 바와 같이 전원전위(Vcc)와 출력단(OP)과의 사이에 접속된 전류원부하용 디플리이션형 트랜지스터(QD1)와, 출력단(OP)과 접지전위(Vss)와의 사이에 상호 병렬로 접속된 스위치용 엔핸스먼트형 트랜지스터(QE1,QE2)로 구성되어 있다. 여기서, 부하용 트랜지스터(QD1)는 게이트·드레인이 상호 접속되고, 스위치용 트랜지스터(QE1,QE2)의 각 게이트에 대응하여 2개의 논리입력(IN1,IN2)의 각 한쪽이 입력된다.
또, 3입력 NOR게이트 (G65,G66)는 각각 제7도에 나타낸 2입력 NOR게이트의 스위치용 엔핸스먼트형 트랜지스터(QE1,QE2)에 대하여 점선으로 나타낸 바와 같이 병렬로 한개의 스위치용 엔핸스먼트형 트랜지스터(QE3)가 추가로 접속된 것이고, 그 게이트에 한개의 논리입력(IN3)이 추가로 입력된다.
이어, 제4도의 가변분주회로의 1/8분주동작 및 1/9분주동작에 대해서 제8도 및 제9도에 나타낸 타이밍챠트를 참조하면서 간단히 설명한다.
분주절환제어입력(A)이 ＂0＂인 때, 리셋트입력단(R)의 입력은 항상 ＂1＂로 되고, D형 플립플롭회로(43)의 출력데이터(Q3)는 항상 ＂0＂으로 된다. 이때, D형 플립플롭회로(43)는 동작되지 않고, 실제로 동작하는 것은 D형 플립플롭회로(41,42) 및 엔핸스먼트형 플립플롭회로(44)이다. 또, D형 플립플롭회로(41,42)는 동기형으로 접속됨과 더불어 D형 플립플롭회로(42)의 데이터출력(Q2)이 D형 플립플롭회로(41)의 반전데이터입력단(/D1)에 궤한접속되므로 클록입력(CK)은 1/4분주되게 된다. 그리고, 이 분주신호를 엣지트리거형 플립플롭회로(41)에서 업카운트하여 1/8로 분주하게 된다. 이때의 동작타이밍은 제8도에 도시되어 있다.
이에 대하여, 분주절환제어입력(A)이 ＂1＂인 때에는 리셋트입력단(R)에는 엣지트리거형 플립플롭회로(44)의 데이터출력(Q4; 임의 주기에서 ＂1＂, ＂0＂으로 된다)의 반전신호가 입력된다. 즉, 엣지트리거형 플립플롭회로(44)의 데이터출력(Q4)이 ＂0＂인 때에는 리셋트입력단(R)이 ＂1＂로 되어 상기한 동작과 마찬가지로 1/8분주동작을 행하게 되고, 이와는 역으로 엣지트리거형 플립플롭회로(44)의 데이터출력(Q4)이 ＂1＂인 때에는 리셋트입력단(R)이 ＂0＂으로 되어 D형 플립플롭회로(43)가 동작하게 됨으로써 그 데이터출력(Q3)이 D형 플립플롭회로(41)의 반전데이터입력(/D1)에 궤환접속됨으로써 D형 플립플롭회로(41,42)는 클록입력에 대한 1/4분주, 1/5분주동작을 교대로 행하게 된다. 그 결과, 엣지트리거형 플립플롭회로(44)에서의 업카운트에 의해 1/9분주출력이 얻어지게 된다. 이때의 동작타이밍은 제9도에 도시되어 있다.
상기한 가변분주회로에 있어서, 동작속도를 결정하는 것은 물론 상보적인 클록입력(CK, /CK)을 수신하는 D형 플립플롭회로(41∼43)이지만, 더욱 상세히 검토해 보면 제8도 및제9도에 나타낸 타이밍챠트로부터 분명히 알 수 있는 바와 같이 궤환선로(D형 플립플롭회로(42→D형 플립플롭회로(41)의 궤환선로 및, D형 플립플롭회로(41)→엣지트리거형 플립플롭회로(44)→2입력 NAND게이트(46)→D형 플립플롭회로(43)→D형 플립플롭회로(41)의 각 궤환선로)이다. 특히, 기수분주동작시에는 우수분주동작시와 같은 신호의 누설은 물론, 반드시 궤환신호를 이용하므로 신호의 통과게이트수가 증가하여 동작속도가 지연되게 되는데, 이 경우 전계효과트랜지스터는 바이폴라트랜지스터에 비해 전류구동능력이 적으므로 동작파형의 둔화등에 의해 동작속도가 열화되게 한다.
따라서, 동작속도의 고속화를 도모하기 위해 각 게이트의 구동전류를 동등하게 크게하는 것이 고려되지만, 이와 같은 경우에는 소비전류가 증대하게 된다.
상기한 바와 같이, 종래의 가변분주회로는 궤환선로에 의해 동작속도가 지연되고, 그 동작속도의 고속화를 도모하기 위해 각 게이트의 구동전류를 크게하게 되면 소비전류가 증대하게 되는 문제가 있게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 소비전류를 소량으로 억제하면서 동작속도의 고속화를 도모할 수 있도록 된 메탈쇼트키형 전계효과트랜지스터를 이용한 가변분주회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 반도체집적회로에 형성된 전계효과트랜지스터를 이용하여 구성되는 플립플롭회로를 이용한 가변분주회로에 있어서, 분주비결정용 궤환회로를 부하에 갖춘 게이트회로의 전류구동능력이 다른 게이트회로의 전류구동능력의 2∼4배로 설정되어 있는 것을 특징으로 한다.
[작용]
상기한 구성으로 된 본 발명에 의하면, 분주비결정을 궤환회로를 부하에 갖춘 게이트회로는 다른 게이트 회로에 비하여 출력부하가 매우 크게 되지만, 그 전류구동능력이 다른 게이트회로의 전류구동능력의 거의 2∼4배(소비전류·동작속도의 상관관계로부터 결정되는 최적배수)로 설정되게 되므로 각 게이트의 동작전류를 동등하게 크게 하는 것에 비해 소비전류를 소량으로 억제하면서 동작속도의 고속화를 도모할 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.
제1도는 예컨대 GaAs(갈륨·비소)집적회로에 형성되는 메탈쇼트키형 전계효과트랜지스터를 이용하여 구성되는 플립플롭회로를 이용한 가변분주회로의 일례로서, 기수분주, 우수분주동작이 상호 절환가능한 예컨대 1/8, 1/9분주절환형 가변분주회로를 나타낸 것이다. 즉, 참조부호 FF1∼FF3은 각각 상보적인 마스터 슬레이브형 D형 플립플롭회로이고, FF4는 D형 플립플롭회로(FF1)로부터의 출력데이터신호를 업카운트하기 위한 엣지트리거형 플립플롭회로, NA는 2입력 NOR게이트, CK 및 /CK는 상보적인 클록입력, A는 분주절환제어입력, OUT는 분주출력이다.
여기서, D형 플립플롭회로(FF2)의 데이터출력(Q2)이 D형 플립플롭회로(FF1)의 반전데이터입력으로서 궤환접속되고, 이 D형 플립플롭회로(FF1)의 반전데이터출력(/Q1)이 엣지트리거형 플립플롭회로(FF4)의 클록입력(CK)으로서 입력되며, 이 엣지트리거형 플립플롭회로(FF4)의 데이터출력단(Q4)이 2입력 NOR게이트(NA)의 한쪽의 입력으로 되고, 이 2입력 NOR게이트(NA)의 출력이 분주출력(OUT)으로 됨과 더불어 D형 플립플롭회로(FF3)의 리셋트입력(R)으로서 궤환접속되며, 이 D형 플립플롭회로(FF3)의 데이터출력(Q3)이 D형 플립플롭회로(FF1)의 반전데이터입력으로서 궤환접속되게 된다. 그리고, 상기 2입력 NAND게이트(NA)의 다른쪽의 입력으로서 분주절환제어입력(A)이 입력되게 된다.
한편, D형 플립플롭회로(FF3)는 종래예의 D형 플립플롭회로(42)와 마찬가지로 접속된 마스터단의 4개의 2입력 NOR게이트(G1∼G4)와 슬레이브단의 4개의 2입력 NOR게이트(G5∼G8)로 구성된다.
또한, D형 플립플롭회로(FF3)는 D형 플립플롭회로(FF2)에 비하여 슬레이브단의 데이터출력용 2입력 NOR게이트(G7) 대신에 3입력 NOR게이트(G7')가 이용되고, 이 3입력 NOR게이트(G7')의 한 입력으로서 상기 리셋트입력이 입력된다.
또, D형 플립플롭회로(FF1)는 D형 플립플롭회로(FF2)에 비하여 마스터단의 반전데이터입력용 2입력 NOR게이트(G2) 대신에 3입력 NOR게이트(G2')가 이용되고, 이 3입력 NOR게이트(G2')의 2입력에 궤환신호가 입력된다.
또, 엣지트리거형 플립플롭회로(FF4)는 종래예의 엣지트리거형 플립플롭회로(44)와 마찬가지로 접속된 4개의 2입력 NOR게이트(G11∼G14)와 2개의 3입력 NOR게이트(G15, G16)로 구성된다.
상기와 같은 2입력 NOR게이트(G1∼G8,G11∼G14) 및 3입력 NOR게이트(G2',G7',G15,G16)는 각각 제7도에 도시된 바와 같이 구성되어 있다.
그리고, 본 실시예에 있어서는 분주비결정용 궤환선로(D형 플립플롭회로(FF2)→D형 플립플롭회로(FF1)의 궤환선호 및, D형 플립플롭회로(FF1)→엣지트리거형 플립플롭회로(FF4)→2입력 NAND게이트(NA)→D형 플립플롭회로(FF3)→D형 플립플롭회로(FF1)의 각 궤환선로)를 부하로 갖춘 게이트회로(●표시부)의 전류구동능력이 다른 게이트회로의 전류구동능력의 거의 3배로 설정되게 된다. 그리고, 그 밖의 게이트회로의 전류구동능력은 종래예의 경우보다 낮게 설정되고, D형 플립플롭회로(FF1∼FF3) 및 엣지트리거형 플립플롭회로(FF4)의 소비전류는 종래예와 마찬가지로 되도록 설정되게 된다.
상기 가변분주회로의 동작은 기본적으로 제8도 및 제9도의 타이밍챠트를 참조해서 상술한 종래예의 가변분주회로의 동작과 마찬가지로 행해지지만, 궤환회로를 부하로 갖는 게이트회로의 전류구동능력이 게이트회로의 전류구동능력의 거의 3배로 설정되게 되므로, 궤환회로를 부하로 갖는 게이트회로는 다른 게이트회로에 비해서 출력부하가 크게 되더라도 동작파형의 둔화등이 작아지게 된다.
이것에 의해, 상기 가변분주회로에 의하면 각 게이트의 동작전류를 동등하게 크게하는 것에 비해 소비전류를 소량으로 억제하면서 동작속도의 고속화를 도모할 수 있다는 것이 확인되었다. 즉, 제2도는 가변분주회로의 소비전류 Idd를 일정값(예컨대, 2mA)으로 유지한 경우의 최대동작주파수 Fmax의 실측데이터를 나타낸 것으로, 본 실시예에서는 Fmax가 580MHz로 종래예(Fmax가 500MHz)에 비하여 대략 16% 개선되는 것을 알 수 있다.
또한, 상기 궤환회로를 부하로 갖는 게이트회로의 전류구동능력의 배수는 제3도에 나타낸 바와 같이 소비전류와 동작속도(최대동작주파수)의 상관관계로부터 결정되는 최적배수로, 이것은 거의 2∼4배(정수에 한정되지 않음)인 것이 확인되었다.
가령 상기 궤환신호를 부하로 갖는 게이트회로의 전류구동능력을 다른 게이트회로의 전류구동능력의 4배보다도 높게 설정한 경우에는 궤환회로를 부하로 갖는 게이트회로의 전단의 게이트회로의 출력부하의 증대가 크게 되어 상기 실시예의 효과가 저감된다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 가변분주회로에 의하면, 분주비결정용 궤환선호를 부하로 갖는 게이트회로의 구동능력이 다른 게이트회로의 구동능력에 비해 소비전류·동작속도의 상관관계로부터 결정되는 최적배수로 되도록 설정되게 되므로, 각 게이트의 동작전류를 동등하게 크게하는 것에 비하여 소비전류를 소량으로 억제하면서 동작속도의 고속화를 도모할 수 있게 된다.

Claims (1)

  1. 입력신호 및 클록신호에 따른 신호의 출력동작을 수행하는 메탈쇼트키형 전계효과트랜지스터를 이용한 제1게이트회로(G1,G3,G4,G5,G6)와, 입력신호 및 클록신호에 따른 신호의 출력동작을 수행하는 메탈쇼트키형 전계효과트랜지스터를 이용한 제2게이트회로(G2'), 이 제1게이트회로(G1,G3,G4,G5,G6)와 제2게이트회로(G2')의 출력신호 및 클록신호에 따라 제1출력신호(Q1)를 출력하는 메탈쇼트키형 전계효과트랜지스터를 이용한 제3게이트회로(G7) 및, 상기 제1출력신호(Q1)의 반전신호(/Q1)를 출력하는 메탈쇼트키형 전계효과트랜지스터를 이용한 제4게이트회로(G8)를 갖춘 제1플립플롭회로(FF1)와; 상기 제1출력신호(Q1) 및 클록신호에 따른 신호의 출력동작을 수행하는 메탈쇼트키형 전계효과트랜지스터를 이용한 제5게이트회로(G1,G3,G4,G5,G6)와, 상기 제1출력신호(Q1)의 반전신호(/Q1) 및 클록신호에 따른 신호의 출력 동작을 수행하는 메탈쇼트키형 전계효과트랜지스터를 이용한 제6게이트회로(G2), 이 제5게이트회로(G1,G3,G4,G5,G6)와 제6게이트회로(G2)로부터의 신호 및 클록신호에 따른 제2출력신호(Q2)를 발생시키는 메탈쇼트키형 전계효과트랜지스터를 이용한 제7게이트회로(G7) 및, 상기 제2출력신호(Q2)의 반전신호(/Q2)를 출력하는 메탈쇼트키형 전계효과트랜지스터를 이용한 제8게이트회로(G8)를 갖추고, 상기 제7게이트회로(G7)의 출력신호(Q2)를 상기 제2게이트회로(G2')로 출력하는 제2플립플롭회로(FF2); 상기 제2출력신호(G2) 및 클록신호에 따른 신호의 출력동작을 수행하는 메탈쇼트키형 전계효과트랜지스터를 이용한 제9게이트회로(G1,G3,G4,G5,G6)와, 상기 제2출력신호(Q2)의 반전신호(/Q2) 및 클록신호에 따른 신호의 출력동작을 수행하는 메탈쇼트키형 전계효과트랜지스터를 이용한 제10게이트회로(G2), 이 제9게이트회로(G1,G3,G4,G5,G6)와 제10게이트회로(G2)로부터의 신호 및 클록신호에 따른 제3출력신호(Q3)를 발생시키는 메탈쇼트키형 전계효과트랜지스터를 이용한 제11게이트회로(G7') 및, 상기 제3출력신호(Q3)의 반전신호(/Q3)를 출력하는 메탈쇼트키형 전계효과트랜지스터를 이용한 제12게이트회로(G8)를 갖추고, 상기 제11게이트회로(G7')의 출력신호(Q3)를 상기 제2게이트회로(G2)로 출력하는 제3플립플롭회로(FF3); 상기 제4게이트회로(G8)로부터의 출력신호에 따른 신호의 출력동작을 수행하는 메탈쇼트키형 전계효과트랜지스터를 이용한 제13게이트회로(G11,G12,G14,G15,G16)와, 이 제13게이트회로(G11,G12,G14,G15,G16)로부터의 신호를 분주해서 분주신호(Q4)를 출력하는 메탈쇼트키형 전계효과트랜지스터를 이용한 제14게이트회로(G13)를 갖춘 제4플립플롭회로(FF4) 및; 상기 제14게이트회로(G13)로부터의 신호에 따라 리세트신호(R)를 생성해서 상기 제11게이트회로(G7')에 공급하여 주파수 분배비를 변경시키는 신호를 생성하는 2입력 NAND게이트(NA)를 갖추고, 상기 제4, 7, 11, 14게이트회로의 전류구동능력이 상기 제1, 2, 3, 5, 6, 8, 9, 10, 12, 13게이트회로의 전류구동능력의 거의 2∼4배로 설정되어 있는 것을 특징으로 하는 메탈쇼트키형 전계효과트랜지스터를 이용한 가변분주회로.
KR1019910014371A 1990-08-23 1991-08-21 메탈쇼트키형 전계효과트랜지스터를 이용한 가변분주회로 KR950001923B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2-219936 1990-08-23
JP2219936A JP2740769B2 (ja) 1990-08-23 1990-08-23 可変分周回路

Publications (2)

Publication Number Publication Date
KR920005498A KR920005498A (ko) 1992-03-28
KR950001923B1 true KR950001923B1 (ko) 1995-03-06

Family

ID=16743347

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910014371A KR950001923B1 (ko) 1990-08-23 1991-08-21 메탈쇼트키형 전계효과트랜지스터를 이용한 가변분주회로

Country Status (3)

Country Link
US (1) US5148050A (ko)
JP (1) JP2740769B2 (ko)
KR (1) KR950001923B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2959372B2 (ja) * 1993-12-03 1999-10-06 日本電気株式会社 クロック生成回路
JP3367776B2 (ja) * 1993-12-27 2003-01-20 株式会社東芝 半導体装置
US5552732A (en) * 1995-04-25 1996-09-03 Exar Corporation High speed divide by 1.5 clock generator
US5952863A (en) * 1996-12-09 1999-09-14 Texas Instruments Incorporated Circuit and method for generating non-overlapping clock signals for an integrated circuit
US5828249A (en) * 1996-12-10 1998-10-27 Vlsi Technology, Inc. Arrangement for selective generation of an output signal related to a clock signal and method therefor
JP2002217710A (ja) 2001-01-19 2002-08-02 Mitsubishi Electric Corp 可変分周回路
US7127747B2 (en) * 2003-01-10 2006-10-31 Sport Helmets, Inc. Protective eyewear device for sports
GB2437990B (en) * 2006-01-24 2008-06-25 Toumaz Technology Ltd Frequency divider circuits
US7952399B1 (en) * 2009-01-19 2011-05-31 Lockheed Martin Corporation Low phase noise high speed digital divider

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5829661B2 (ja) * 1975-09-12 1983-06-24 株式会社東芝 シユウハスウブンシユウカイロ
GB2154770B (en) * 1984-02-24 1987-01-28 Philips Nv Frequency divider
JPS62221219A (ja) * 1986-03-22 1987-09-29 Toshiba Corp 論理回路
FR2627917A1 (fr) * 1988-02-26 1989-09-01 Radiotechnique Compelec Element de memoire du type maitre-esclave et bascule pour diviseur de frequence par 2 comportant de tels elements de memoire

Also Published As

Publication number Publication date
US5148050A (en) 1992-09-15
KR920005498A (ko) 1992-03-28
JPH04103220A (ja) 1992-04-06
JP2740769B2 (ja) 1998-04-15

Similar Documents

Publication Publication Date Title
US20030048118A1 (en) Clock divider circuit with duty cycle correction and minimal additional delay
KR950001923B1 (ko) 메탈쇼트키형 전계효과트랜지스터를 이용한 가변분주회로
JPH0454471A (ja) スキャンパス付きフリップフロップ
Alioto et al. Design of high-speed power-efficient MOS current-mode logic frequency dividers
KR20040053322A (ko) 프로그래밍 가능 분할기, 카운터 스테이지, 멀티모듈러스프리스케일러 및 출력 신호 생성 방법
US5930322A (en) Divide-by-4/5 counter
US6094466A (en) High-frequency CMOS dual/multi modulus prescaler
Belluomini et al. An 8GHz floating-point multiply
US4516251A (en) Programmable prescaler
KR100244396B1 (ko) 캐리 룩어헤드 가산기
US6208179B1 (en) Dividing circuit and transistor stage therefor
US11169779B2 (en) Full adder cell with improved power efficiency
US4360742A (en) Synchronous binary-counter and programmable rate divider circuit
US5936427A (en) Three-input exclusive NOR circuit
US6970017B2 (en) Logic circuit
KR100306325B1 (ko) 인에이블 입력을 가진 rs 플립-플롭
Wang et al. A high-speed single-phase-clocked CMOS priority encoder
KR100471145B1 (ko) 카운터
US6696857B1 (en) High speed CMOS dual modulus prescaler using pull down transistor
US20050116258A1 (en) Two-modulus prescaler circuit
Nehru et al. Analysis of 16-bit counter using GDI technique and CMOS logic
JPH0595281A (ja) スタテイツク型クロツクドｃｍｏｓ分周器
KR100464952B1 (ko) 논리회로를이용한4-2컴프레서
KR100264204B1 (ko) 래치회로
KR0146237B1 (ko) 전 가산기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030228

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee