JPS61150521A - 相補型アナログスイツチ回路 - Google Patents
相補型アナログスイツチ回路Info
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- JPS61150521A JPS61150521A JP27840484A JP27840484A JPS61150521A JP S61150521 A JPS61150521 A JP S61150521A JP 27840484 A JP27840484 A JP 27840484A JP 27840484 A JP27840484 A JP 27840484A JP S61150521 A JPS61150521 A JP S61150521A
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- Japan
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- mos transistor
- signal input
- channel mos
- control signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、ＰチャネルおよびＮチャネルのＭＯＳトラ
ンジスタから構成された０ＭＯ８型（相補型）のアナロ
グスイッチ回路に係り、特にＰチャネル側のＭＯＳトラ
ンジスタのバックゲートに所定の電圧を各トランジスタ
毎に独立して供給することにより抵抗特性の向上を図る
ようにした相補型アナログスイッチ回路に関する。
ンジスタから構成された０ＭＯ８型（相補型）のアナロ
グスイッチ回路に係り、特にＰチャネル側のＭＯＳトラ
ンジスタのバックゲートに所定の電圧を各トランジスタ
毎に独立して供給することにより抵抗特性の向上を図る
ようにした相補型アナログスイッチ回路に関する。
［発明の技術的背景］
ディジタル信号およびアナログ信号のスイッチング、特
にアナログ信号のスイッチングには双方向性のアナログ
スイッチ回路が使用される。
にアナログ信号のスイッチングには双方向性のアナログ
スイッチ回路が使用される。
第４図はＰチャネルおよびＮチャネルのＭＯＳトランジ
スタにより構成された従来の０ＭＯ８型のアナログスイ
ッチ回路の回路図である。このアナログスイッチ回路は
、二つの信号入出力兼用端子１１と１２との間にソース
、ドレイン間が並列に接続されているＰチャネルのＭＯ
Ｓトランジスタ１３およびＮチャネルのＭＯＳトランジ
スタ１４からなるＣＭＯＳスイッチ１５と、ソース、ド
レイン間が並列に接続されているＰチャネルのＭＯＳト
ランジスタ１６およびＮチャネルのＭＯＳトランジスタ
１１からなり一端が上記一方の信号入出力兼用端子１１
に接続されているＣＭＯＳスイッチ１８と、このＣＭＯ
Ｓスイッチ１８の他端と基準電圧Ｖｓｓ印加点との間に
ソース、ドレイン間が接続されているＮチャネルのＭＯ
Ｓトランジスタ１９およびスイッチ用の制御信号Ｓを順
次反転するＰチャネルのＭＯＳトランジスタ２１．２２
それぞれおよびＮチャネルのＭＯＳトランジスタ２３．
２４それぞれからなるＣＭＯＳインバータ２５．２６と
から構成されている。
スタにより構成された従来の０ＭＯ８型のアナログスイ
ッチ回路の回路図である。このアナログスイッチ回路は
、二つの信号入出力兼用端子１１と１２との間にソース
、ドレイン間が並列に接続されているＰチャネルのＭＯ
Ｓトランジスタ１３およびＮチャネルのＭＯＳトランジ
スタ１４からなるＣＭＯＳスイッチ１５と、ソース、ド
レイン間が並列に接続されているＰチャネルのＭＯＳト
ランジスタ１６およびＮチャネルのＭＯＳトランジスタ
１１からなり一端が上記一方の信号入出力兼用端子１１
に接続されているＣＭＯＳスイッチ１８と、このＣＭＯ
Ｓスイッチ１８の他端と基準電圧Ｖｓｓ印加点との間に
ソース、ドレイン間が接続されているＮチャネルのＭＯ
Ｓトランジスタ１９およびスイッチ用の制御信号Ｓを順
次反転するＰチャネルのＭＯＳトランジスタ２１．２２
それぞれおよびＮチャネルのＭＯＳトランジスタ２３．
２４それぞれからなるＣＭＯＳインバータ２５．２６と
から構成されている。
そして上記インバータ２５の出力信号は上記トランジス
タ１３．１６．１９の各ゲートにそれぞれ供給され、上
記インバータ２６の出力信号は上記トランジスタ１４、
１７の各ゲートにそれぞれ供給されている。また上記ト
ランジスタ１３および１６の各バックゲートには正極性
の電源電圧■ＤＤが供給されており、上記トランジスタ
１４および１７の各バックゲートには上記ＣＭＯＳスイ
ッチ１８の他端の信号が供給され、上記トランジスタ１
９のバックゲートには基準電圧Ｖｓｓが供給されている
。
タ１３．１６．１９の各ゲートにそれぞれ供給され、上
記インバータ２６の出力信号は上記トランジスタ１４、
１７の各ゲートにそれぞれ供給されている。また上記ト
ランジスタ１３および１６の各バックゲートには正極性
の電源電圧■ＤＤが供給されており、上記トランジスタ
１４および１７の各バックゲートには上記ＣＭＯＳスイ
ッチ１８の他端の信号が供給され、上記トランジスタ１
９のバックゲートには基準電圧Ｖｓｓが供給されている
。
このような構成でなるスイッチ回路では、制御信号Ｓが
“１″レベルで、インバータ２５の出力信号が“０″レ
ベルに、インバータ２６の出力信号が“１”レベルにな
り、信号入出力端子１１．１２間に挿入されているＣＭ
ＯＳスイッチ１５がオン状態にされるとき、もう一つの
ＣＭＯＳスイッチ１８もオン状態にされてＣＭＯＳスイ
ッチ１５および１８内のＮチャネルＭＯＳトランジスタ
１４．１７のバックゲートには入力信号あるいは出力信
号が供給される。
“１″レベルで、インバータ２５の出力信号が“０″レ
ベルに、インバータ２６の出力信号が“１”レベルにな
り、信号入出力端子１１．１２間に挿入されているＣＭ
ＯＳスイッチ１５がオン状態にされるとき、もう一つの
ＣＭＯＳスイッチ１８もオン状態にされてＣＭＯＳスイ
ッチ１５および１８内のＮチャネルＭＯＳトランジスタ
１４．１７のバックゲートには入力信号あるいは出力信
号が供給される。
これにより、オン状態時におけるＣＭＯＳスイッチ１５
のオン抵抗特性を改善している。なお、上記トランジス
タ１９は、ＣＭＯＳスイッチ１５がオフ状態にされてい
るとき、上記ＮチャネルＭＯＳトランジスタ１４．１７
のバックゲート電圧をＶｓｓに設定してこの両トランジ
スタ１４．１７を通常のカットオフ状態にするためのも
のである。
のオン抵抗特性を改善している。なお、上記トランジス
タ１９は、ＣＭＯＳスイッチ１５がオフ状態にされてい
るとき、上記ＮチャネルＭＯＳトランジスタ１４．１７
のバックゲート電圧をＶｓｓに設定してこの両トランジ
スタ１４．１７を通常のカットオフ状態にするためのも
のである。
［背景技術の問題点］
ところで、通常、幾何学的な寸法が同じであれば、Ｎチ
ャネルＭＯＳトランジスタに比べてＰチャネルＭＯＳト
ランジスタはその電流容量が１／３程度であり、従って
オン状態におけるソース、ドレイン間の抵抗値も高い。
ャネルＭＯＳトランジスタに比べてＰチャネルＭＯＳト
ランジスタはその電流容量が１／３程度であり、従って
オン状態におけるソース、ドレイン間の抵抗値も高い。
このため、ＣＭＯＳスイッチ１５を構成するＰチャネル
ＭＯＳトランジスタ１３とＮチャネルＭＯＳトランジス
タ１４の寸法を同じにした場合、ＰチャネルＭＯ８）−
ランジスタ１３のオン抵抗により支配される低電圧入力
の範囲でスイッチとしてのオン特性が劣化するという欠
点がある。
ＭＯＳトランジスタ１３とＮチャネルＭＯＳトランジス
タ１４の寸法を同じにした場合、ＰチャネルＭＯ８）−
ランジスタ１３のオン抵抗により支配される低電圧入力
の範囲でスイッチとしてのオン特性が劣化するという欠
点がある。
また、全入力電圧範囲において均一なオン抵抗特性を実
現するためにはＰチャネルＭＯＳトランジスタ１３の寸
法を大きくしなければならず、集積回路化する場合のチ
ップサイズが大きくなってしまうという欠点がある。
現するためにはＰチャネルＭＯＳトランジスタ１３の寸
法を大きくしなければならず、集積回路化する場合のチ
ップサイズが大きくなってしまうという欠点がある。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、集積回路化する場合のチップサイズが
小さく、しかも全入力電圧範囲において均一なオン抵抗
特性を得ることができる相補型アナログスイッチ回路を
提供することにある。
ありその目的は、集積回路化する場合のチップサイズが
小さく、しかも全入力電圧範囲において均一なオン抵抗
特性を得ることができる相補型アナログスイッチ回路を
提供することにある。
［発明の概要］
上記目的を達成するためこの発明の相補型アナログスイ
ッチ回路にあっては、二つの信号入出力兼用端子および
互いに逆相の制御信号が供給される二つの制御信号入力
端子を設け、Ｐチャネル型の第１のＭＯＳトランジスタ
のソース、ドレイン問を上記二つの信号入出力兼用端子
間に挿入し、かつゲートを上記一方の制御信号入力端子
に、バックゲートを第１の回路点にそれぞれ接続し、Ｎ
チャネル型の第２のＭＯＳトランジスタのソース、ドレ
イン間を上記二つの信号入出力兼用端子間に挿入し、か
つゲートを上記他方の制御信号入力端子に接続し、Ｐチ
ャネル型の第３のＭＯＳトランジスタのソース、ドレイ
ン間を上記一方の信号入出力兼用端子と上記第１の回路
点との間に挿入し、かつゲートを上記一方の制御信号入
力端子に、バックゲートを上記第１の回路点にそれぞれ
接続し、Ｎチャネル型の第４のＭＯＳトランジスタのソ
ース、ドレイン間を上記一方の信号入出力兼用端子と上
記第１の回路点との間に挿入し、かつゲートを上記他方
の制御信号入力端子に接続し、Ｐチャネル型の第５のＭ
ＯＳトランジスタのドレイン、ソース間を上記第１の回
路点と正極性の電源電圧印加点の間に挿入し、かつゲー
トを上記他方の制御信号入力端子に、バックゲートを上
記電源電圧印加点にそれぞれ接続している。
ッチ回路にあっては、二つの信号入出力兼用端子および
互いに逆相の制御信号が供給される二つの制御信号入力
端子を設け、Ｐチャネル型の第１のＭＯＳトランジスタ
のソース、ドレイン問を上記二つの信号入出力兼用端子
間に挿入し、かつゲートを上記一方の制御信号入力端子
に、バックゲートを第１の回路点にそれぞれ接続し、Ｎ
チャネル型の第２のＭＯＳトランジスタのソース、ドレ
イン間を上記二つの信号入出力兼用端子間に挿入し、か
つゲートを上記他方の制御信号入力端子に接続し、Ｐチ
ャネル型の第３のＭＯＳトランジスタのソース、ドレイ
ン間を上記一方の信号入出力兼用端子と上記第１の回路
点との間に挿入し、かつゲートを上記一方の制御信号入
力端子に、バックゲートを上記第１の回路点にそれぞれ
接続し、Ｎチャネル型の第４のＭＯＳトランジスタのソ
ース、ドレイン間を上記一方の信号入出力兼用端子と上
記第１の回路点との間に挿入し、かつゲートを上記他方
の制御信号入力端子に接続し、Ｐチャネル型の第５のＭ
ＯＳトランジスタのドレイン、ソース間を上記第１の回
路点と正極性の電源電圧印加点の間に挿入し、かつゲー
トを上記他方の制御信号入力端子に、バックゲートを上
記電源電圧印加点にそれぞれ接続している。
［発明の実施例コ
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明の相補型アナログスイッチ回路の回路
図である。図において３１および３２はそれぞれアナロ
グ信号が入力もしくは出力される信号入出力兼用端子で
ある。上記信号入出力兼用端子３１．３２間にはＰチャ
ネルＭＯ３ｉ−ランジスタ３３およびＮチャネルＭＯＳ
トランジスタ３４それぞれのソース、ドレイン間が並列
に挿入されている。すなわち、上記両トランジスタ３３
．３４はＣＭＯＳスイッチ３５を構成しており、Ｐチャ
ネルＭＯＳトランジスタ３３のゲートはスイッチ用の制
御信＠Ｓ１が供給される制御信号入力端子３６に、Ｎチ
ャネルＭＯ８）−ランジスタ３４のゲートは上記信号Ｓ
１とは逆相の制御信号Ｓ２が供給される制御信号入力端
子３７に接続されている。上記一方の信号入出力兼用端
子３１と回路点３８との間にはＰチャネルＭＯＳトラン
ジスタ３９およびＮチャネルＭＯＳトランジスタ４０そ
れぞれのソース、ドレイン間が並列に挿入されている。
図である。図において３１および３２はそれぞれアナロ
グ信号が入力もしくは出力される信号入出力兼用端子で
ある。上記信号入出力兼用端子３１．３２間にはＰチャ
ネルＭＯ３ｉ−ランジスタ３３およびＮチャネルＭＯＳ
トランジスタ３４それぞれのソース、ドレイン間が並列
に挿入されている。すなわち、上記両トランジスタ３３
．３４はＣＭＯＳスイッチ３５を構成しており、Ｐチャ
ネルＭＯＳトランジスタ３３のゲートはスイッチ用の制
御信＠Ｓ１が供給される制御信号入力端子３６に、Ｎチ
ャネルＭＯ８）−ランジスタ３４のゲートは上記信号Ｓ
１とは逆相の制御信号Ｓ２が供給される制御信号入力端
子３７に接続されている。上記一方の信号入出力兼用端
子３１と回路点３８との間にはＰチャネルＭＯＳトラン
ジスタ３９およびＮチャネルＭＯＳトランジスタ４０そ
れぞれのソース、ドレイン間が並列に挿入されている。
すなわち、上記両トランジスタ３９．４０は一端が信号
入出力端子３１に、他端が回路点３８にそれぞれ接続さ
れたＣＭＯＳスイッチ４１を構成しており、Ｐチャネル
ＭＯＳトランジスタ３９のゲートは上記制御信号入力端
子３６に、ＮチャネルＭＯＳトランジスタ４０のゲート
はよ記制御信号入力端子３１に接続されている。さらに
上記回路点３８と正極性の電源電圧ＶＤＤ印加点との間
にはＰチャネルＭＯＳトランジスタ４２のドレイン、ソ
ース間が挿入され、このトランジスタ４２のゲートは上
記１１Ｊ ｍｌ信号入力端子３７に接続されている。
入出力端子３１に、他端が回路点３８にそれぞれ接続さ
れたＣＭＯＳスイッチ４１を構成しており、Ｐチャネル
ＭＯＳトランジスタ３９のゲートは上記制御信号入力端
子３６に、ＮチャネルＭＯＳトランジスタ４０のゲート
はよ記制御信号入力端子３１に接続されている。さらに
上記回路点３８と正極性の電源電圧ＶＤＤ印加点との間
にはＰチャネルＭＯＳトランジスタ４２のドレイン、ソ
ース間が挿入され、このトランジスタ４２のゲートは上
記１１Ｊ ｍｌ信号入力端子３７に接続されている。
また、上記ＰチャネルＭＯＳトランジスタ３３゜３９の
各バックゲートは上記回路点３８に接続され、上記Ｐチ
ャネルＭＯＳトランジスタ４２のバックゲートは上記電
源電圧ＶＤＤ印加点に接続され、上記ＮチャネルＭＯＳ
トランジスタ３４．４０の各バックゲートは基準電圧Ｖ
ｓｓ印加点に接続されている。
各バックゲートは上記回路点３８に接続され、上記Ｐチ
ャネルＭＯＳトランジスタ４２のバックゲートは上記電
源電圧ＶＤＤ印加点に接続され、上記ＮチャネルＭＯＳ
トランジスタ３４．４０の各バックゲートは基準電圧Ｖ
ｓｓ印加点に接続されている。
第２図は上記実施例回路で用いられるＰチャネルおよび
ＮチャネルＭＯＳトランジスタの素子構造を示す断面図
である。上記実施例による月路は集積回路化に際してＰ
型の半導体基板５１が用いられる。この半導体基板５１
上にはＰ型のエピタキシャル層５２およびＮ＋型の埋込
み層５３を介してＮ型層５４が形成されている。そして
上記Ｎ型層５４内には前記ＰチャネルＭＯＳトランジス
タ３３．３９等のソース、ドレイン領域となるＰ型層５
５および５６と前記バックゲートとなるＮ＋型層５１と
が設けられている。さらに上記Ｐ型層５２内には前記Ｎ
チャネルＭＯＳトランジスタ３４．４０等のソース、ド
レイン領域となるＮ型層５８および５９が設けられてい
る。
ＮチャネルＭＯＳトランジスタの素子構造を示す断面図
である。上記実施例による月路は集積回路化に際してＰ
型の半導体基板５１が用いられる。この半導体基板５１
上にはＰ型のエピタキシャル層５２およびＮ＋型の埋込
み層５３を介してＮ型層５４が形成されている。そして
上記Ｎ型層５４内には前記ＰチャネルＭＯＳトランジス
タ３３．３９等のソース、ドレイン領域となるＰ型層５
５および５６と前記バックゲートとなるＮ＋型層５１と
が設けられている。さらに上記Ｐ型層５２内には前記Ｎ
チャネルＭＯＳトランジスタ３４．４０等のソース、ド
レイン領域となるＮ型層５８および５９が設けられてい
る。
このような構造のＰチャネルＭＯＳトランジスタではそ
れぞれのバックゲートである各Ｎ＋型層５４に対して独
立して所定のバイアスを供給することができる。
れぞれのバックゲートである各Ｎ＋型層５４に対して独
立して所定のバイアスを供給することができる。
次に上記のような構成のアナログスイッチ回路の動作を
説明する。
説明する。
先ず、端子３６に供給される制御信号ｓ１が″゛０゛０
゛ルベル３１に供給される制御信号Ｓ２が゛１゛ルベル
にされているとき、ＣＭＯＳスイッチ３５ではＰチャネ
ルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトラ
ンジスタ３４がそれぞれオン状態にされて、端子３１．
３２間が導通状態にされる。このとき、同時にＣＭＯＳ
スイッチ４１ではＰチャネルＭＯＳトランジスタ３９お
よびＮチャネルＭＯＳトランジスタ４０がそれぞれオン
状態にされて回路点３８には端子３１の信号が出力され
る。このとき、トランジスタ４２はオフしているので、
回路点３８に出力されている入力もしくは出力信号はＣ
ＭＯＳスイッチ３５内のＰチャネルＭＯＳトランジスタ
３３のバックゲートおよびＣＭＯＳスイッチ４１内のＰ
チャネルＭＯＳトランジスタ３９のバックゲートに供給
される。このとき、上記ＰチャネルＭＯＳトランジスタ
３３ではバックゲート効果により、オン抵抗が■ＤＤの
バックゲートバイアスを供給したときと比べて低くされ
る。このため、例えばＣＭＯＳスイッチ３５でＰチャネ
ルＭＯＳトランジスタ３３とＮチャネルＭＯＳトランジ
スタ３４の寸法を同じに設定した場合、ＰチャネルＭｏ
Ｓトランジスタ３３のオン抵抗は従来回路に比べて十分
に低くすることができ、これにより端子３１．３２間の
オン抵抗値は従来回路に比べて十分に低くすることがで
きる。特に、ＰチャネルＭＯＳトランジスタはＮチャネ
ルＭＯＳトランジスタ比較して電流容量が小さいので、
その効果は大きい。
゛ルベル３１に供給される制御信号Ｓ２が゛１゛ルベル
にされているとき、ＣＭＯＳスイッチ３５ではＰチャネ
ルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトラ
ンジスタ３４がそれぞれオン状態にされて、端子３１．
３２間が導通状態にされる。このとき、同時にＣＭＯＳ
スイッチ４１ではＰチャネルＭＯＳトランジスタ３９お
よびＮチャネルＭＯＳトランジスタ４０がそれぞれオン
状態にされて回路点３８には端子３１の信号が出力され
る。このとき、トランジスタ４２はオフしているので、
回路点３８に出力されている入力もしくは出力信号はＣ
ＭＯＳスイッチ３５内のＰチャネルＭＯＳトランジスタ
３３のバックゲートおよびＣＭＯＳスイッチ４１内のＰ
チャネルＭＯＳトランジスタ３９のバックゲートに供給
される。このとき、上記ＰチャネルＭＯＳトランジスタ
３３ではバックゲート効果により、オン抵抗が■ＤＤの
バックゲートバイアスを供給したときと比べて低くされ
る。このため、例えばＣＭＯＳスイッチ３５でＰチャネ
ルＭＯＳトランジスタ３３とＮチャネルＭＯＳトランジ
スタ３４の寸法を同じに設定した場合、ＰチャネルＭｏ
Ｓトランジスタ３３のオン抵抗は従来回路に比べて十分
に低くすることができ、これにより端子３１．３２間の
オン抵抗値は従来回路に比べて十分に低くすることがで
きる。特に、ＰチャネルＭＯＳトランジスタはＮチャネ
ルＭＯＳトランジスタ比較して電流容量が小さいので、
その効果は大きい。
上記とは逆に制御信号、Ｓ １が“１パレベル、制御信
号Ｓ２が゛Ｏ″レベルにされ、ＣＭＯＳスイッチ３５．
４１がオフ状態にされているときには、トランジスタ４
２がオン状態にされる。従ってこのとき、上記トランジ
スタ４２を介して電源電圧ＶＤＤがＣＭＯＳスイッチ３
５内のＰチャネルＭＯＳトランジスタ３３のバックゲー
トに供給され、このトランジスタ３３は通常のカットオ
フ状態にされる。
号Ｓ２が゛Ｏ″レベルにされ、ＣＭＯＳスイッチ３５．
４１がオフ状態にされているときには、トランジスタ４
２がオン状態にされる。従ってこのとき、上記トランジ
スタ４２を介して電源電圧ＶＤＤがＣＭＯＳスイッチ３
５内のＰチャネルＭＯＳトランジスタ３３のバックゲー
トに供給され、このトランジスタ３３は通常のカットオ
フ状態にされる。
１３図は上記実施例回路の特性を示す曲線図である。図
において曲線ａはＣＭＯＳスイッチ３５内のＰチャネル
ＭＯＳトランジスタ３３のチャネル幅Ｗとチャネル長し
との比Ｗ／Ｌを２８．２／３に、ＮチャネルＭＯＳトラ
ンジスタ３４の比Ｗ／Ｌを１４゜４／２．５にそれぞれ
設定し、ＣＭＯＳスイッチ３５のオン抵抗を２ＫＯに設
計した場合の実際のオン抵抗Ｒと入出力電圧■との関係
を示したものであり、同様に曲ｍｂはＰチャネルＭＯＳ
トランジスタ３３の比Ｗ／Ｌを１２８．８／３に、Ｎチ
ャネルＭＯＳトランジスタ３４の比Ｗ／Ｌを５７．６／
２゜５にそれぞれ設定し、ＣＭＯＳスイッチ３５のオン
抵抗を１にΩに設計した場合の実際のオン抵抗Ｒと入出
力電圧■との関係を示したものである。ただし、上記寸
法はマスクでの値である。
において曲線ａはＣＭＯＳスイッチ３５内のＰチャネル
ＭＯＳトランジスタ３３のチャネル幅Ｗとチャネル長し
との比Ｗ／Ｌを２８．２／３に、ＮチャネルＭＯＳトラ
ンジスタ３４の比Ｗ／Ｌを１４゜４／２．５にそれぞれ
設定し、ＣＭＯＳスイッチ３５のオン抵抗を２ＫＯに設
計した場合の実際のオン抵抗Ｒと入出力電圧■との関係
を示したものであり、同様に曲ｍｂはＰチャネルＭＯＳ
トランジスタ３３の比Ｗ／Ｌを１２８．８／３に、Ｎチ
ャネルＭＯＳトランジスタ３４の比Ｗ／Ｌを５７．６／
２゜５にそれぞれ設定し、ＣＭＯＳスイッチ３５のオン
抵抗を１にΩに設計した場合の実際のオン抵抗Ｒと入出
力電圧■との関係を示したものである。ただし、上記寸
法はマスクでの値である。
第３図の曲線図はＰチャネル側のオン抵抗がＮチャネル
側よりも低くなっていることを示し、入出力電圧Ｖが低
い領域ではオン抵抗の値Ｒが低く、入出力電圧■が高い
領域ではオン抵抗の値Ｒが高い、右上がりの傾向を示し
ている。従来回路ではこの曲線に相当するものが上記と
は逆に左上がりとなっており、入出力電圧Ｖが低い領域
でのオン特性が悪く、これを改善するには大きな寸法の
ＰチャネルＭＯＳトランジスタが必要になる。
側よりも低くなっていることを示し、入出力電圧Ｖが低
い領域ではオン抵抗の値Ｒが低く、入出力電圧■が高い
領域ではオン抵抗の値Ｒが高い、右上がりの傾向を示し
ている。従来回路ではこの曲線に相当するものが上記と
は逆に左上がりとなっており、入出力電圧Ｖが低い領域
でのオン特性が悪く、これを改善するには大きな寸法の
ＰチャネルＭＯＳトランジスタが必要になる。
このように上記実施例の回路では低入力電圧の範囲での
オン特性を改善することができ、均一なオン抵抗特性を
得ることができる。これをいいかえると、小さな寸法の
ＰチャネルＭＯ３トランジスタを使用することができ、
これにより集積回路化する場合にチップサイズの小形化
が達成される。
オン特性を改善することができ、均一なオン抵抗特性を
得ることができる。これをいいかえると、小さな寸法の
ＰチャネルＭＯ３トランジスタを使用することができ、
これにより集積回路化する場合にチップサイズの小形化
が達成される。
［発明の効果］
以上説明したようにこの発明によれば、集積回路化する
場合のチップサイズが小さく、しかも全入力電圧範囲に
おいて均一なオン抵抗特性を得ることができる相補型ア
ナログスイッチ回路を提供する−ことできる。
場合のチップサイズが小さく、しかも全入力電圧範囲に
おいて均一なオン抵抗特性を得ることができる相補型ア
ナログスイッチ回路を提供する−ことできる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図は上記実施例回路で用いられるトランジスタの素子構
造を示す断面図、第３図は上記実施例回路の特性を示す
曲線図、第４図は従来回路の回路図である。 ３１、３２・・・信号入出力兼用端子、３３．３９．４
２・・−′ＰチャネルＭＯＳトランジスタ、３４．４０
・・・ＮチャネルＭＯＳトランジスタ、３５．４１・・
・ＣＭＯＳスイッチ、３６．３７・・・制御信号入力端
子。 出願人代理人 弁理士 鈴 江 武 彦？ぎ１図 渭 ２１ｉ！！１ 軍 ３ 図 −Ｖ （ｖ ）
図は上記実施例回路で用いられるトランジスタの素子構
造を示す断面図、第３図は上記実施例回路の特性を示す
曲線図、第４図は従来回路の回路図である。 ３１、３２・・・信号入出力兼用端子、３３．３９．４
２・・−′ＰチャネルＭＯＳトランジスタ、３４．４０
・・・ＮチャネルＭＯＳトランジスタ、３５．４１・・
・ＣＭＯＳスイッチ、３６．３７・・・制御信号入力端
子。 出願人代理人 弁理士 鈴 江 武 彦？ぎ１図 渭 ２１ｉ！！１ 軍 ３ 図 −Ｖ （ｖ ）
Claims (2)
- （１）二つの信号入出力兼用端子と、互いに逆相の制御
信号が供給される二つの制御信号入力端子と、ソース、
ドレイン間が上記二つの信号入出力兼用端子間に挿入さ
れ、ゲートが上記一方の制御信号入力端子に、バックゲ
ートが第１の回路点にそれぞれ接続されるＰチャネル型
の第１のＭＯＳトランジスタと、ソース、ドレイン間が
上記二つの信号入出力兼用端子間に挿入され、ゲートが
上記他方の制御信号入力端子に接続されるＮチャネル型
の第２のＭＯＳトランジスタと、ソース、ドレイン間が
上記一方の信号入出力兼用端子と上記第１の回路点との
間に挿入され、ゲートが上記一方の制御信号入力端子に
、バックゲートが上記第１の回路点にそれぞれ接続され
るＰチャネル型の第３のＭＯＳトランジスタと、ソース
、ドレイン間が上記一方の信号入出力兼用端子と上記第
１の回路点との間に挿入され、ゲートが上記他方の制御
信号入力端子に接続されるＮチャネル型の第４のＭＯＳ
トランジスタと、ドレイン、ソース間が上記第１の回路
点と正極性の電源電圧印加点の間に挿入され、ゲートが
上記他方の制御信号入力端子に、バックゲートが上記電
源電圧印加点にそれぞれ接続されるＰチャネル型の第５
のＭＯＳトランジスタとを具備したことを特徴とする相
補型アナログスイッチ回路。 - （２）前記第２、第４のＭＯＳトランジスタのバックゲ
ートがそれぞれ基準電圧印加点に接続されている特許請
求の範囲第１項に記載の相補型アナログスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27840484A JPS61150521A (ja) | 1984-12-25 | 1984-12-25 | 相補型アナログスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27840484A JPS61150521A (ja) | 1984-12-25 | 1984-12-25 | 相補型アナログスイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150521A true JPS61150521A (ja) | 1986-07-09 |
Family
ID=17596873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27840484A Pending JPS61150521A (ja) | 1984-12-25 | 1984-12-25 | 相補型アナログスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150521A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0669718A1 (en) * | 1994-02-28 | 1995-08-30 | STMicroelectronics S.r.l. | Electronic switch for low supply voltage MOS integrated circuits |
| JP2002314391A (ja) * | 2001-04-13 | 2002-10-25 | Toshiba Corp | バススイッチ |
-
1984
- 1984-12-25 JP JP27840484A patent/JPS61150521A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684425A (en) * | 1994-02-20 | 1997-11-04 | Sgs-Thomson Microelectronics, S.R.L. | Analog switch for low supply voltage MOS integrated circuits |
| EP0669718A1 (en) * | 1994-02-28 | 1995-08-30 | STMicroelectronics S.r.l. | Electronic switch for low supply voltage MOS integrated circuits |
| JP2002314391A (ja) * | 2001-04-13 | 2002-10-25 | Toshiba Corp | バススイッチ |
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