JP3293563B2 - 電界効果トランジスタ及びその駆動方法 - Google Patents
電界効果トランジスタ及びその駆動方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、電界効果トラン
ジスタ及びその駆動方法に係り、より詳しくは、高耐圧
薄膜回路に用いられるサブゲート型電界効果トランジス
タ及びその駆動方法に関する。
ジスタ及びその駆動方法に係り、より詳しくは、高耐圧
薄膜回路に用いられるサブゲート型電界効果トランジス
タ及びその駆動方法に関する。
【０００２】
【従来の技術】高耐圧薄膜回路に用いられる絶縁ゲート
型電界効果トランジスタでは、動作速度を低下させるこ
となく高電圧で動作させることが要望されている。従
来、この種の電界効果トランジスタは、エレクトロンデ
バイスレター，1996年6月, Vol.11, No.6, p.244, Fig.
1（IEEE ELECTRON DEVICE ＬETTERS, Vol.11, No.6, JU
NE 1990）に記載されているものが知られており、いわ
ゆるサブゲート構造電界効果トランジスタと称される。
その主な構成は、活性領域とドレイン領域の間にオフセ
ット領域が設けられ、サブゲート絶縁膜を挟んで少なく
ともゲート電極端部及びゲート電極端部に隣接するオフ
セット領域を覆うようにサブゲート電極が設けられてい
る。図１４は、従来の高耐圧薄膜回路に用いられるサブ
ゲート型のｎＭＯＳトランジスタの構成を示す断面図で
あり、このｎＭＯＳトランジスタ２０１は、同図に示す
ように、ガラス基板１１０上に絶縁性下地層１１１が形
成され、絶縁性下地層１１１上に必要な大きさにパター
ニングされた半導体層１１２が形成されてなっている。
半導体層１１２には、電流流路に沿ってｎ型のソース領
域１４１と、不純物をドープしない活性領域１３１と、
不純物をドープしないオフセット領域１３３と、ｎ型の
ドレイン領域１４２とがこの順に並んで設けられてい
る。また、ソース領域１４１の上にはコンタクトプラグ
を介してソース電極１４５が、ドレイン領域１４２の上
にはコンタクトホールを介してドレイン電極１４６が、
それぞれ設けられている。活性領域１３１及びオフセッ
ト領域１３３を覆って第１の層間絶縁膜１５１が形成さ
れ、活性領域１３１上に第１の層間絶縁膜１５１を挟ん
でゲート電極１２１が形成されている。活性領域１３１
とゲート電極１２１に挟まれた第１の層間絶縁膜１５１
がゲート絶縁膜となる。また、ゲート電極１２１を覆っ
て第２の層間絶縁膜１５２が形成されている。オフセッ
ト領域１３３上に第１の層間絶縁膜１５１及び第２の層
間絶縁膜１５２を挟んでサブゲート電極１２３が形成さ
れている。オフセット領域１３３とサブゲート電極１２
３に挟まれた第１の層間絶縁膜１５１及び第２の層間絶
縁膜１５２がサブゲート絶縁膜となる。
型電界効果トランジスタでは、動作速度を低下させるこ
となく高電圧で動作させることが要望されている。従
来、この種の電界効果トランジスタは、エレクトロンデ
バイスレター，1996年6月, Vol.11, No.6, p.244, Fig.
1（IEEE ELECTRON DEVICE ＬETTERS, Vol.11, No.6, JU
NE 1990）に記載されているものが知られており、いわ
ゆるサブゲート構造電界効果トランジスタと称される。
その主な構成は、活性領域とドレイン領域の間にオフセ
ット領域が設けられ、サブゲート絶縁膜を挟んで少なく
ともゲート電極端部及びゲート電極端部に隣接するオフ
セット領域を覆うようにサブゲート電極が設けられてい
る。図１４は、従来の高耐圧薄膜回路に用いられるサブ
ゲート型のｎＭＯＳトランジスタの構成を示す断面図で
あり、このｎＭＯＳトランジスタ２０１は、同図に示す
ように、ガラス基板１１０上に絶縁性下地層１１１が形
成され、絶縁性下地層１１１上に必要な大きさにパター
ニングされた半導体層１１２が形成されてなっている。
半導体層１１２には、電流流路に沿ってｎ型のソース領
域１４１と、不純物をドープしない活性領域１３１と、
不純物をドープしないオフセット領域１３３と、ｎ型の
ドレイン領域１４２とがこの順に並んで設けられてい
る。また、ソース領域１４１の上にはコンタクトプラグ
を介してソース電極１４５が、ドレイン領域１４２の上
にはコンタクトホールを介してドレイン電極１４６が、
それぞれ設けられている。活性領域１３１及びオフセッ
ト領域１３３を覆って第１の層間絶縁膜１５１が形成さ
れ、活性領域１３１上に第１の層間絶縁膜１５１を挟ん
でゲート電極１２１が形成されている。活性領域１３１
とゲート電極１２１に挟まれた第１の層間絶縁膜１５１
がゲート絶縁膜となる。また、ゲート電極１２１を覆っ
て第２の層間絶縁膜１５２が形成されている。オフセッ
ト領域１３３上に第１の層間絶縁膜１５１及び第２の層
間絶縁膜１５２を挟んでサブゲート電極１２３が形成さ
れている。オフセット領域１３３とサブゲート電極１２
３に挟まれた第１の層間絶縁膜１５１及び第２の層間絶
縁膜１５２がサブゲート絶縁膜となる。
【０００３】図１５は、上記ｎＭＯＳトランジスタ２０
１を用いたｎＭＯＳインバータの回路図である。この図
において、ソース電極１４５は、グランド接続端子１６
１を介してグランドラインに接続される。ドレイン電極
１４６は、負荷抵抗１７０と電源接続端子１６２とを介
して、プラスの電源ラインに接続される。出力端子１６
３は、ドレイン電極１４６に接続され、電圧ＶＯＵＴを
出力する。なお、図１５において、図１４の構成部分と
同一の各部には同一の符号を付してその説明を省略す
る。
１を用いたｎＭＯＳインバータの回路図である。この図
において、ソース電極１４５は、グランド接続端子１６
１を介してグランドラインに接続される。ドレイン電極
１４６は、負荷抵抗１７０と電源接続端子１６２とを介
して、プラスの電源ラインに接続される。出力端子１６
３は、ドレイン電極１４６に接続され、電圧ＶＯＵＴを
出力する。なお、図１５において、図１４の構成部分と
同一の各部には同一の符号を付してその説明を省略す
る。
【０００４】上記ｎＭＯＳトランジスタ２０１では、サ
ブゲート電極１２３にサブゲート電圧ＶＦＮを印加する
ことによりオフセット領域１３３の導電率を制御するこ
とができる。図１６は、上記サブゲート型電界効果トラ
ンジスタを駆動するためのタイミングチャートである。
サブゲート電極１２３に一定のサブゲート電圧ＶＦＮを
印加し、ゲート電圧ＶＮをローレベルとハイレベルに切
り替えることによりそれぞれｎＭＯＳトランジスタ２０
１をオフ、オンさせる。上記公知例では、図１６に示す
ように、サブゲート電極１２３に印加するサブゲート電
圧ＶＦＮをドレイン電圧の半分よりもやや大きい電圧に
設定することにより、ｎＭＯＳトランジスタ２０１がオ
フ状態の時ドレイン領域１４２端の電界のピークを活性
領域１３１とオフセット領域１３３の境界付近及びオフ
セット領域１３３とドレイン領域１４２の境界付近に分
割して形成することができ、耐圧特性を向上させること
ができるとしている。また、サブゲート電極１２３にサ
ブゲート電圧ＶＦＮを印加することにより、電界効果ト
ランジスタがオン状態の時オフセット領域１３３の抵抗
値はサブゲート電圧ＶＦＮを加えない状態より低くな
る。また、横方向電界による空乏層の形成を抑制するこ
とができるためオン電流の向上が可能となる。
ブゲート電極１２３にサブゲート電圧ＶＦＮを印加する
ことによりオフセット領域１３３の導電率を制御するこ
とができる。図１６は、上記サブゲート型電界効果トラ
ンジスタを駆動するためのタイミングチャートである。
サブゲート電極１２３に一定のサブゲート電圧ＶＦＮを
印加し、ゲート電圧ＶＮをローレベルとハイレベルに切
り替えることによりそれぞれｎＭＯＳトランジスタ２０
１をオフ、オンさせる。上記公知例では、図１６に示す
ように、サブゲート電極１２３に印加するサブゲート電
圧ＶＦＮをドレイン電圧の半分よりもやや大きい電圧に
設定することにより、ｎＭＯＳトランジスタ２０１がオ
フ状態の時ドレイン領域１４２端の電界のピークを活性
領域１３１とオフセット領域１３３の境界付近及びオフ
セット領域１３３とドレイン領域１４２の境界付近に分
割して形成することができ、耐圧特性を向上させること
ができるとしている。また、サブゲート電極１２３にサ
ブゲート電圧ＶＦＮを印加することにより、電界効果ト
ランジスタがオン状態の時オフセット領域１３３の抵抗
値はサブゲート電圧ＶＦＮを加えない状態より低くな
る。また、横方向電界による空乏層の形成を抑制するこ
とができるためオン電流の向上が可能となる。
【０００５】
【発明が解決しようとする課題】ところで、このような
サブゲート構造ｎＭＯＳトランジスタ２０１において、
さらに動作速度を向上させるべく高いオン電流を得よう
とすると、サブゲート電圧ＶＦＮを高くする必要があ
る。しかしながら、サブゲート電圧ＶＦＮを高くする
と、トランジスタがオフ状態になったときでもオフセッ
ト領域１３３は反転した状態となるため、活性領域１３
１とオフセット領域１３３の境界付近の電界強度が増
す。このため、ｎＭＯＳトランジスタ２０１がオフ状態
の時に耐圧が低下する、という問題が生じる。しかも、
ゲート電極１２１とサブゲート電極１２３の間の電位差
が大きくなるために、サブゲート電極１２３に印加する
ことができる電圧の最大値は、第２の層間絶縁膜１５２
の耐圧によって制限される。
サブゲート構造ｎＭＯＳトランジスタ２０１において、
さらに動作速度を向上させるべく高いオン電流を得よう
とすると、サブゲート電圧ＶＦＮを高くする必要があ
る。しかしながら、サブゲート電圧ＶＦＮを高くする
と、トランジスタがオフ状態になったときでもオフセッ
ト領域１３３は反転した状態となるため、活性領域１３
１とオフセット領域１３３の境界付近の電界強度が増
す。このため、ｎＭＯＳトランジスタ２０１がオフ状態
の時に耐圧が低下する、という問題が生じる。しかも、
ゲート電極１２１とサブゲート電極１２３の間の電位差
が大きくなるために、サブゲート電極１２３に印加する
ことができる電圧の最大値は、第２の層間絶縁膜１５２
の耐圧によって制限される。
【０００６】この発明は、上述の事情に鑑みてなされた
もので、耐圧の低下を引き起こすことなく、動作速度の
向上を図ることができる電界効果トランジスタ及びその
駆動方法を提供することを目的としている。
もので、耐圧の低下を引き起こすことなく、動作速度の
向上を図ることができる電界効果トランジスタ及びその
駆動方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、電界効果トランジスタの駆
動方法に係り、電流流路に沿ってソース領域と、活性領
域と、オフセット領域と、ドレイン領域とが設けられた
半導体層と、上記活性領域上のゲート絶縁膜の上に形成
されたゲート電極と、上記ゲート電極から上記オフセッ
ト領域にかけて、かつサブゲート絶縁膜を挟んで少なく
とも上記ゲート電極の端部及び該ゲート電極の端部に隣
接する上記オフセット領域の一部を覆うように形成され
たサブゲート電極を有する電界効果トランジスタの駆動
方法に係り、上記ゲート電極にパルス状の入力信号を印
加するとともに、上記ゲート電極への入力信号から独立
し、上記ゲート電極への入力信号と同期した極性の等し
いパルス状の入力信号を上記サブゲート電極に印加する
ことを特徴としている。
に、請求項１記載の発明は、電界効果トランジスタの駆
動方法に係り、電流流路に沿ってソース領域と、活性領
域と、オフセット領域と、ドレイン領域とが設けられた
半導体層と、上記活性領域上のゲート絶縁膜の上に形成
されたゲート電極と、上記ゲート電極から上記オフセッ
ト領域にかけて、かつサブゲート絶縁膜を挟んで少なく
とも上記ゲート電極の端部及び該ゲート電極の端部に隣
接する上記オフセット領域の一部を覆うように形成され
たサブゲート電極を有する電界効果トランジスタの駆動
方法に係り、上記ゲート電極にパルス状の入力信号を印
加するとともに、上記ゲート電極への入力信号から独立
し、上記ゲート電極への入力信号と同期した極性の等し
いパルス状の入力信号を上記サブゲート電極に印加する
ことを特徴としている。
【０００８】請求項２記載の発明は、請求項１記載の電
界効果トランジスタの駆動方法に係り、上記サブゲート
電極に印加する入力信号の電圧レベルと上記ゲート電極
への入力信号の電圧レベルが異なることを特徴としてい
る。
界効果トランジスタの駆動方法に係り、上記サブゲート
電極に印加する入力信号の電圧レベルと上記ゲート電極
への入力信号の電圧レベルが異なることを特徴としてい
る。
【０００９】請求項３記載の発明は、請求項２記載の電
界効果トランジスタの駆動方法に係り、上記電界効果ト
ランジスタのソース領域及びドレイン領域はｎ導電型で
あり、上記電界効果トランジスタのオフ状態において上
記サブゲート電極に印加する入力信号のローレベルが上
記ゲート電極に印加するパルス信号のローレベルより高
く、かつ上記電界効果トランジスタのオン状態において
上記サブゲート電極に印加する入力信号のハイレベルが
上記ゲート電極に印加する入力信号のハイレベルより高
いことを特徴としている。
界効果トランジスタの駆動方法に係り、上記電界効果ト
ランジスタのソース領域及びドレイン領域はｎ導電型で
あり、上記電界効果トランジスタのオフ状態において上
記サブゲート電極に印加する入力信号のローレベルが上
記ゲート電極に印加するパルス信号のローレベルより高
く、かつ上記電界効果トランジスタのオン状態において
上記サブゲート電極に印加する入力信号のハイレベルが
上記ゲート電極に印加する入力信号のハイレベルより高
いことを特徴としている。
【００１０】請求項４記載の発明は、請求項３記載の電
界効果トランジスタの駆動方法に係り、上記電界効果ト
ランジスタのオフ状態において上記サブゲート電極に印
加する入力信号のローレベルが、上記オフセット領域が
空乏化する電圧であり、上記電界効果トランジスタのオ
ン状態において上記サブゲート電極に印加する入力信号
のハイレベルが、少なくとも上記オフセット領域にｎ型
導電層が形成される電圧であることを特徴としている。
界効果トランジスタの駆動方法に係り、上記電界効果ト
ランジスタのオフ状態において上記サブゲート電極に印
加する入力信号のローレベルが、上記オフセット領域が
空乏化する電圧であり、上記電界効果トランジスタのオ
ン状態において上記サブゲート電極に印加する入力信号
のハイレベルが、少なくとも上記オフセット領域にｎ型
導電層が形成される電圧であることを特徴としている。
【００１１】請求項５記載の発明は、請求項２記載の電
界効果トランジスタの駆動方法に係り、上記電界効果ト
ランジスタのソース領域及びドレイン領域はｐ導電型で
あり、上記電界効果トランジスタのオフ状態において上
記サブゲート電極に印加する入力信号のハイレベルが上
記ゲート電極に印加するパルス信号のハイレベルより低
く、かつ上記電界効果トランジスタのオン状態において
上記サブゲート電極に印加する入力信号のローレベルが
上記ゲート電極に印加する入力信号のローレベルより低
いことを特徴としている。
界効果トランジスタの駆動方法に係り、上記電界効果ト
ランジスタのソース領域及びドレイン領域はｐ導電型で
あり、上記電界効果トランジスタのオフ状態において上
記サブゲート電極に印加する入力信号のハイレベルが上
記ゲート電極に印加するパルス信号のハイレベルより低
く、かつ上記電界効果トランジスタのオン状態において
上記サブゲート電極に印加する入力信号のローレベルが
上記ゲート電極に印加する入力信号のローレベルより低
いことを特徴としている。
【００１２】請求項６記載の発明は、請求項５記載の電
界効果トランジスタの駆動方法に係り、上記電界効果ト
ランジスタのオフ状態において上記サブゲート電極に印
加する入力信号のハイレベルが、上記オフセット領域が
空乏化する電圧であり、上記電界効果トランジスタのオ
ン状態において上記サブゲート電極に印加する入力信号
のローレベルが、上記オフセット領域にｐ型導電層が形
成される電圧であることを特徴としている。
界効果トランジスタの駆動方法に係り、上記電界効果ト
ランジスタのオフ状態において上記サブゲート電極に印
加する入力信号のハイレベルが、上記オフセット領域が
空乏化する電圧であり、上記電界効果トランジスタのオ
ン状態において上記サブゲート電極に印加する入力信号
のローレベルが、上記オフセット領域にｐ型導電層が形
成される電圧であることを特徴としている。
【００１３】また、請求項７記載の発明に係る電界効果
トランジスタは、電流流路に沿ってｎ型の第１のソース
領域と、第１の活性領域と、第１のオフセット領域と、
ｎ型の第１のドレイン領域とが設けられた第１の半導体
層と、上記第１の活性領域上の第１のゲート絶縁膜の上
に形成された第１のゲート電極と、上記第１のゲート電
極から上記第１のオフセット領域にかけて、かつ第１の
サブゲート絶縁膜を挟んで少なくとも上記第１のゲート
電極の端部及び該第１のゲート電極の端部に隣接する上
記第１のオフセット領域の一部領域を覆うように形成さ
れた第１のサブゲート電極を有するｎ型電界効果トラン
ジスタと、電流流路に沿ってｐ型の第２のソース領域
と、第２の活性領域と、第２のオフセット領域と、ｐ型
の第２のドレイン領域とが設けられた第２の半導体層
と、上記第２の活性領域上の第２のゲート絶縁膜の上に
形成された第２のゲート電極と、上記第２のゲート電極
から上記第２のオフセット領域にかけて、かつ第２のサ
ブゲート絶縁膜を挟んで少なくとも上記第２のゲート電
極の端部及び該第２のゲート電極の端部に隣接する上記
第２のオフセット領域の一部領域を覆うように形成され
た第２のサブゲート電極を有するｐ型電界効果トランジ
スタとを有し、上記ｎ型電界効果トランジスタと上記ｐ
型電界効果トランジスタとが上記第１のドレイン領域と
上記第２のドレイン領域とを接続して縦続接続され、上
記第１のゲート電極と上記第２のサブゲート電極とが接
続され、かつ上記第２のゲート電極と上記第１のサブゲ
ート電極とが接続されていることを特徴としている。
トランジスタは、電流流路に沿ってｎ型の第１のソース
領域と、第１の活性領域と、第１のオフセット領域と、
ｎ型の第１のドレイン領域とが設けられた第１の半導体
層と、上記第１の活性領域上の第１のゲート絶縁膜の上
に形成された第１のゲート電極と、上記第１のゲート電
極から上記第１のオフセット領域にかけて、かつ第１の
サブゲート絶縁膜を挟んで少なくとも上記第１のゲート
電極の端部及び該第１のゲート電極の端部に隣接する上
記第１のオフセット領域の一部領域を覆うように形成さ
れた第１のサブゲート電極を有するｎ型電界効果トラン
ジスタと、電流流路に沿ってｐ型の第２のソース領域
と、第２の活性領域と、第２のオフセット領域と、ｐ型
の第２のドレイン領域とが設けられた第２の半導体層
と、上記第２の活性領域上の第２のゲート絶縁膜の上に
形成された第２のゲート電極と、上記第２のゲート電極
から上記第２のオフセット領域にかけて、かつ第２のサ
ブゲート絶縁膜を挟んで少なくとも上記第２のゲート電
極の端部及び該第２のゲート電極の端部に隣接する上記
第２のオフセット領域の一部領域を覆うように形成され
た第２のサブゲート電極を有するｐ型電界効果トランジ
スタとを有し、上記ｎ型電界効果トランジスタと上記ｐ
型電界効果トランジスタとが上記第１のドレイン領域と
上記第２のドレイン領域とを接続して縦続接続され、上
記第１のゲート電極と上記第２のサブゲート電極とが接
続され、かつ上記第２のゲート電極と上記第１のサブゲ
ート電極とが接続されていることを特徴としている。
【００１４】請求項８記載の発明は、請求項７記載の電
界効果トランジスタの駆動方法に係り、上記第１のゲー
ト電極又は上記第２のサブゲート電極にパルス状の入力
信号を印加するとともに、上記第１のゲート電極又は上
記第２のサブゲート電極への入力信号から独立し、上記
第１のゲート電極又は上記第２のサブゲート電極への入
力信号と同期したパルス状の入力信号を上記第２のゲー
ト電極又は上記第１のサブゲート電極に印加することを
特徴としている。
界効果トランジスタの駆動方法に係り、上記第１のゲー
ト電極又は上記第２のサブゲート電極にパルス状の入力
信号を印加するとともに、上記第１のゲート電極又は上
記第２のサブゲート電極への入力信号から独立し、上記
第１のゲート電極又は上記第２のサブゲート電極への入
力信号と同期したパルス状の入力信号を上記第２のゲー
ト電極又は上記第１のサブゲート電極に印加することを
特徴としている。
【００１５】請求項９記載の発明は、請求項８記載の電
界効果トランジスタの駆動方法に係り、上記第２のゲー
ト電極又は上記第１のサブゲート電極に印加する入力信
号の電圧レベルと上記第１のゲート電極又は上記第２の
サブゲート電極への入力信号の電圧レベルが異なること
を特徴としている。
界効果トランジスタの駆動方法に係り、上記第２のゲー
ト電極又は上記第１のサブゲート電極に印加する入力信
号の電圧レベルと上記第１のゲート電極又は上記第２の
サブゲート電極への入力信号の電圧レベルが異なること
を特徴としている。
【００１６】請求項１０記載の発明は、請求項９記載の
電界効果トランジスタの駆動方法に係り、上記第２のゲ
ート電極又は上記第１のサブゲート電極に印加する入力
信号のローレベルが上記第１のゲート電極又は上記第２
のサブゲート電極に印加するパルス信号のローレベルよ
り高く、かつ上記第２のゲート電極又は上記第１のサブ
ゲート電極に印加する入力信号のハイレベルが上記第１
のゲート電極又は上記第２のサブゲート電極に印加する
入力信号のハイレベルより高いことを特徴としている。
電界効果トランジスタの駆動方法に係り、上記第２のゲ
ート電極又は上記第１のサブゲート電極に印加する入力
信号のローレベルが上記第１のゲート電極又は上記第２
のサブゲート電極に印加するパルス信号のローレベルよ
り高く、かつ上記第２のゲート電極又は上記第１のサブ
ゲート電極に印加する入力信号のハイレベルが上記第１
のゲート電極又は上記第２のサブゲート電極に印加する
入力信号のハイレベルより高いことを特徴としている。
【００１７】請求項１１記載の発明は、請求項１０記載
の電界効果トランジスタの駆動方法に係り、上記第１の
ゲート電極又は上記第２のサブゲート電極に印加する入
力信号のローレベルが、上記第２のオフセット領域にｐ
型導電層が形成され、かつ上記ｎ型電界効果トランジス
タがオフする電圧であり、上記第２のゲート電極又は上
記第１のサブゲート電極に印加する入力信号のローレベ
ルが、上記第１のオフセット領域が空乏化し、かつ上記
ｐ型電界効果トランジスタがオンする電圧であり、上記
第１のゲート電極又は上記第２のサブゲート電極に印加
する入力信号のハイレベルが、上記第２のオフセット領
域が空乏化し、かつ上記ｎ型電界効果トランジスタがオ
ンする電圧であり、上記第２のゲート電極又は上記第１
のサブゲート電極に印加する入力信号のハイレベルが、
上記第１のオフセット領域にｎ型導電層が形成され、か
つ上記ｐ型電界効果トランジスタがオフする電圧である
ことを特徴としている。
の電界効果トランジスタの駆動方法に係り、上記第１の
ゲート電極又は上記第２のサブゲート電極に印加する入
力信号のローレベルが、上記第２のオフセット領域にｐ
型導電層が形成され、かつ上記ｎ型電界効果トランジス
タがオフする電圧であり、上記第２のゲート電極又は上
記第１のサブゲート電極に印加する入力信号のローレベ
ルが、上記第１のオフセット領域が空乏化し、かつ上記
ｐ型電界効果トランジスタがオンする電圧であり、上記
第１のゲート電極又は上記第２のサブゲート電極に印加
する入力信号のハイレベルが、上記第２のオフセット領
域が空乏化し、かつ上記ｎ型電界効果トランジスタがオ
ンする電圧であり、上記第２のゲート電極又は上記第１
のサブゲート電極に印加する入力信号のハイレベルが、
上記第１のオフセット領域にｎ型導電層が形成され、か
つ上記ｐ型電界効果トランジスタがオフする電圧である
ことを特徴としている。
【００１８】請求項１２記載の発明は、電界効果トラン
ジスタの駆動方法に係り、電流流路に沿ってｎ型の第１
のソース領域と、第１の活性領域と、第１のオフセット
領域と、ｎ型の第１のドレイン領域とが設けられた第１
の半導体層と、上記第１の活性領域上の第１のゲート絶
縁膜の上に形成された第１のゲート電極と、上記第１の
ゲート電極から上記第１のオフセット領域にかけて、か
つ第１のサブゲート絶縁膜を挟んで少なくとも上記第１
のゲート電極の端部及び該第１のゲート電極の端部に隣
接する上記第１のオフセット領域の一部領域を覆うよう
に形成された第１のサブゲート電極を有するｎ型電界効
果トランジスタと、電流流路に沿ってｐ型の第２のソー
ス領域と、第２の活性領域と、第２のオフセット領域
と、ｐ型の第２のドレイン領域とが設けられた第２の半
導体層と、上記第２の活性領域上の第２のゲート絶縁膜
の上に形成された第２のゲート電極と、上記第２のゲー
ト電極から上記第２のオフセット領域にかけて、かつ第
２のサブゲート絶縁膜を挟んで少なくとも上記第２のゲ
ート電極の端部及び該第２のゲート電極の端部に隣接す
る上記第２のオフセット領域の一部領域を覆うように形
成された第２のサブゲート電極を有するｐ型電界効果ト
ランジスタとが上記第１のドレイン領域と上記第２のド
レイン領域とを接続して縦続接続された電界効果トラン
ジスタの駆動方法において、上記第１のゲート電極、上
記第１のサブゲート電極、第２のゲート電極及び上記第
２のサブゲート電極に相互に独立し、かつ同期したパル
ス状の入力信号を印加することを特徴としている。
ジスタの駆動方法に係り、電流流路に沿ってｎ型の第１
のソース領域と、第１の活性領域と、第１のオフセット
領域と、ｎ型の第１のドレイン領域とが設けられた第１
の半導体層と、上記第１の活性領域上の第１のゲート絶
縁膜の上に形成された第１のゲート電極と、上記第１の
ゲート電極から上記第１のオフセット領域にかけて、か
つ第１のサブゲート絶縁膜を挟んで少なくとも上記第１
のゲート電極の端部及び該第１のゲート電極の端部に隣
接する上記第１のオフセット領域の一部領域を覆うよう
に形成された第１のサブゲート電極を有するｎ型電界効
果トランジスタと、電流流路に沿ってｐ型の第２のソー
ス領域と、第２の活性領域と、第２のオフセット領域
と、ｐ型の第２のドレイン領域とが設けられた第２の半
導体層と、上記第２の活性領域上の第２のゲート絶縁膜
の上に形成された第２のゲート電極と、上記第２のゲー
ト電極から上記第２のオフセット領域にかけて、かつ第
２のサブゲート絶縁膜を挟んで少なくとも上記第２のゲ
ート電極の端部及び該第２のゲート電極の端部に隣接す
る上記第２のオフセット領域の一部領域を覆うように形
成された第２のサブゲート電極を有するｐ型電界効果ト
ランジスタとが上記第１のドレイン領域と上記第２のド
レイン領域とを接続して縦続接続された電界効果トラン
ジスタの駆動方法において、上記第１のゲート電極、上
記第１のサブゲート電極、第２のゲート電極及び上記第
２のサブゲート電極に相互に独立し、かつ同期したパル
ス状の入力信号を印加することを特徴としている。
【００１９】請求項１３記載の発明は、請求項１２記載
の電界効果トランジスタの駆動方法に係り、上記第１の
サブゲート電極に印加する入力信号の電圧レベルと上記
第１のゲート電極に印加する入力信号の電圧レベルが異
なり、かつ上記第２のサブゲート電極に印加する入力信
号の電圧レベルと上記第２のゲート電極への入力信号の
電圧レベルが異なることを特徴としている。
の電界効果トランジスタの駆動方法に係り、上記第１の
サブゲート電極に印加する入力信号の電圧レベルと上記
第１のゲート電極に印加する入力信号の電圧レベルが異
なり、かつ上記第２のサブゲート電極に印加する入力信
号の電圧レベルと上記第２のゲート電極への入力信号の
電圧レベルが異なることを特徴としている。
【００２０】請求項１４記載の発明は、請求項１３記載
の電界効果トランジスタの駆動方法に係り、上記ｎ型電
界効果トランジスタがオフ状態のとき上記ｐ型電界効果
トランジスタがオン状態にあり、上記ｎ型電界効果トラ
ンジスタがオン状態のとき上記ｐ型電界効果トランジス
タがオフ状態にあることを特徴としている。
の電界効果トランジスタの駆動方法に係り、上記ｎ型電
界効果トランジスタがオフ状態のとき上記ｐ型電界効果
トランジスタがオン状態にあり、上記ｎ型電界効果トラ
ンジスタがオン状態のとき上記ｐ型電界効果トランジス
タがオフ状態にあることを特徴としている。
【００２１】請求項１５記載の発明は、請求項１３又は
１４記載の電界効果トランジスタの駆動方法に係り、上
記ｎ型電界効果トランジスタのオフ状態において上記第
１のサブゲート電極に印加する入力信号のローレベルが
上記第１のゲート電極に印加するパルス信号のローレベ
ルより高く、上記ｎ型電界効果トランジスタのオン状態
において上記第１のサブゲート電極に印加する入力信号
のハイレベルが上記第１のゲート電極に印加する入力信
号のハイレベルより高く、上記ｐ型電界効果トランジス
タのオフ状態において上記第２のサブゲート電極に印加
する入力信号のハイレベルが上記第２のゲート電極に印
加する入力信号のハイレベルより低く、かつ上記ｐ型電
界効果トランジスタのオン状態において上記第２のサブ
ゲート電極に印加する入力信号のローレベルが上記第２
のゲート電極に印加する入力信号のローレベルより低い
ことを特徴としている。
１４記載の電界効果トランジスタの駆動方法に係り、上
記ｎ型電界効果トランジスタのオフ状態において上記第
１のサブゲート電極に印加する入力信号のローレベルが
上記第１のゲート電極に印加するパルス信号のローレベ
ルより高く、上記ｎ型電界効果トランジスタのオン状態
において上記第１のサブゲート電極に印加する入力信号
のハイレベルが上記第１のゲート電極に印加する入力信
号のハイレベルより高く、上記ｐ型電界効果トランジス
タのオフ状態において上記第２のサブゲート電極に印加
する入力信号のハイレベルが上記第２のゲート電極に印
加する入力信号のハイレベルより低く、かつ上記ｐ型電
界効果トランジスタのオン状態において上記第２のサブ
ゲート電極に印加する入力信号のローレベルが上記第２
のゲート電極に印加する入力信号のローレベルより低い
ことを特徴としている。
【００２２】また、請求項１６記載の発明は、請求項１
５記載の電界効果トランジスタの駆動方法に係り、上記
ｎ型電界効果トランジスタのオフ状態において上記第１
のサブゲート電極に印加する入力信号のローレベルが、
上記第１のオフセット領域が空乏化する電圧であり、上
記ｎ型電界効果トランジスタのオン状態において上記第
１のサブゲート電極に印加する入力信号のハイレベル
が、少なくとも上記第１のオフセット領域にｎ型導電層
が形成される電圧であり、上記ｐ型電界効果トランジス
タのオフ状態において上記第２のサブゲート電極に印加
する入力信号のハイレベルが、上記第２のオフセット領
域が空乏化する電圧であり、上記ｐ型電界効果トランジ
スタのオン状態において上記第２のサブゲート電極に印
加する入力信号のローレベルが、上記第２のオフセット
領域にｐ型導電層が形成される電圧であることを特徴と
している。
５記載の電界効果トランジスタの駆動方法に係り、上記
ｎ型電界効果トランジスタのオフ状態において上記第１
のサブゲート電極に印加する入力信号のローレベルが、
上記第１のオフセット領域が空乏化する電圧であり、上
記ｎ型電界効果トランジスタのオン状態において上記第
１のサブゲート電極に印加する入力信号のハイレベル
が、少なくとも上記第１のオフセット領域にｎ型導電層
が形成される電圧であり、上記ｐ型電界効果トランジス
タのオフ状態において上記第２のサブゲート電極に印加
する入力信号のハイレベルが、上記第２のオフセット領
域が空乏化する電圧であり、上記ｐ型電界効果トランジ
スタのオン状態において上記第２のサブゲート電極に印
加する入力信号のローレベルが、上記第２のオフセット
領域にｐ型導電層が形成される電圧であることを特徴と
している。
【００２３】
【作用】この発明の電界効果トランジスタの駆動方法で
は、サブゲート型電界効果トランジスタのゲート電極に
パルス状の入力信号を印加するとともに、ゲート電極へ
の入力信号から独立し、ゲート電極への入力信号と同期
したパルス状の入力信号をサブゲート電極に印加する。
したがって、ゲート電極への印加電圧と独立にサブゲー
ト電極への印加電圧を調整することにより、トランジス
タのオフ状態又はオン状態に合わせてオフセット領域の
状態を切り替えることができる。オフセット領域にサブ
ゲート電極を通して、電界を加えることにより、横方向
電界によってオフセット領域に形成される空乏層の幅を
制御することができる。この空乏層が広がることによ
り、最大電界が低減し、耐圧が向上する。
は、サブゲート型電界効果トランジスタのゲート電極に
パルス状の入力信号を印加するとともに、ゲート電極へ
の入力信号から独立し、ゲート電極への入力信号と同期
したパルス状の入力信号をサブゲート電極に印加する。
したがって、ゲート電極への印加電圧と独立にサブゲー
ト電極への印加電圧を調整することにより、トランジス
タのオフ状態又はオン状態に合わせてオフセット領域の
状態を切り替えることができる。オフセット領域にサブ
ゲート電極を通して、電界を加えることにより、横方向
電界によってオフセット領域に形成される空乏層の幅を
制御することができる。この空乏層が広がることによ
り、最大電界が低減し、耐圧が向上する。
【００２４】また、トランジスタがオン状態になった場
合、活性領域は反転し、キャリアが誘起される。このと
き、ゲート電位とドレイン電位の間の電位となるような
電圧をサブゲート電極に印加してオフセット領域も反転
状態させることで、オフセット領域にキャリアを誘起し
て、オフセット領域の抵抗を下げ、オン電流を増大させ
ることができる。この場合、耐圧は低下するが、トラン
ジスタがオン状態になると、インバータの出力電圧が低
下して行く。このため、トランジスタのドレイン電圧が
低下するので、必要とされる耐圧が低くなる。上記方法
を、ｎ型電界効果トランジスタとｐ型電界効果トランジ
スタとを、一方がオン状態のとき他方がオフ状態とな
り、一方がオフ状態のとき他方がオン状態になるように
駆動させるこの発明の電界効果トランジスタの駆動方法
にも適用することができる。この場合も上記と同様に耐
圧の向上と共に動作速度の高速化を図ることができる。
合、活性領域は反転し、キャリアが誘起される。このと
き、ゲート電位とドレイン電位の間の電位となるような
電圧をサブゲート電極に印加してオフセット領域も反転
状態させることで、オフセット領域にキャリアを誘起し
て、オフセット領域の抵抗を下げ、オン電流を増大させ
ることができる。この場合、耐圧は低下するが、トラン
ジスタがオン状態になると、インバータの出力電圧が低
下して行く。このため、トランジスタのドレイン電圧が
低下するので、必要とされる耐圧が低くなる。上記方法
を、ｎ型電界効果トランジスタとｐ型電界効果トランジ
スタとを、一方がオン状態のとき他方がオフ状態とな
り、一方がオフ状態のとき他方がオン状態になるように
駆動させるこの発明の電界効果トランジスタの駆動方法
にも適用することができる。この場合も上記と同様に耐
圧の向上と共に動作速度の高速化を図ることができる。
【００２５】また、この発明の電界効果トランジスタで
は、ｎ型電界効果トランジスタとｐ型電界効果トランジ
スタとを、一方がオン状態のとき他方がオフ状態とな
り、一方がオフ状態のとき他方がオン状態になるように
駆動させた場合、第２のゲート電極又は第１のサブゲー
ト電極に印加する入力信号のローレベルが第１のゲート
電極又は第２のサブゲート電極に印加するパルス信号の
ローレベルより高く、かつ第２のゲート電極又は第１の
サブゲート電極に印加する入力信号のハイレベルが第１
のゲート電極又は第２のサブゲート電極に印加する入力
信号のハイレベルより高くなるように駆動させること
で、ｎ型電界効果トランジスタ及びｐ型電界効果トラン
ジスタともにオン状態においてオフセット領域にキャリ
アを誘起させ、オフ状態においてオフセット領域により
電界を緩和させることができる。これにより、耐圧の向
上とともに、動作速度の高速化を図ることができる。
は、ｎ型電界効果トランジスタとｐ型電界効果トランジ
スタとを、一方がオン状態のとき他方がオフ状態とな
り、一方がオフ状態のとき他方がオン状態になるように
駆動させた場合、第２のゲート電極又は第１のサブゲー
ト電極に印加する入力信号のローレベルが第１のゲート
電極又は第２のサブゲート電極に印加するパルス信号の
ローレベルより高く、かつ第２のゲート電極又は第１の
サブゲート電極に印加する入力信号のハイレベルが第１
のゲート電極又は第２のサブゲート電極に印加する入力
信号のハイレベルより高くなるように駆動させること
で、ｎ型電界効果トランジスタ及びｐ型電界効果トラン
ジスタともにオン状態においてオフセット領域にキャリ
アを誘起させ、オフ状態においてオフセット領域により
電界を緩和させることができる。これにより、耐圧の向
上とともに、動作速度の高速化を図ることができる。
【００２６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。 ◇第１の実施の形態 図１は、この発明の第１の実施の形態であるサブゲート
型のｎＭＯＳトランジスタの構成を示す断面図、図２
は、同ｎＭＯＳトランジスタを用いたｎＭＯＳインバー
タの回路図、また、図３は、同ｎＭＯＳインバータの動
作を示すタイミングチャートである。まず、同ｎＭＯＳ
トランジスタの構造から説明する。この形態のｎＭＯＳ
トランジスタ１０１は、高耐圧薄膜回路に用いて好適な
サブゲート型に係り、図１に示すように、ガラス基板１
上に絶縁性下地層１１が形成され、絶縁性下地層１１上
に必要な大きさにパターニングされた第１の半導体層１
２が形成されてなっている。第１の半導体層１２には、
電流流路に沿ってｎ型のソース領域４１と、不純物をド
ープしない活性領域３１と、不純物をドープしないオフ
セット領域３３と、ｎ型のドレイン領域４２とがこの順
に並んで設けられている。活性領域３１及びオフセット
領域３３を覆って第１の層間絶縁膜５１が形成され、活
性領域３１上に第１の層間絶縁膜５１を挟んでゲート電
極２１が形成されている。活性領域３１とゲート電極２
１に挟まれた第１の層間絶縁膜５１が第１のゲート絶縁
膜となっている。
の実施の形態について説明する。 ◇第１の実施の形態 図１は、この発明の第１の実施の形態であるサブゲート
型のｎＭＯＳトランジスタの構成を示す断面図、図２
は、同ｎＭＯＳトランジスタを用いたｎＭＯＳインバー
タの回路図、また、図３は、同ｎＭＯＳインバータの動
作を示すタイミングチャートである。まず、同ｎＭＯＳ
トランジスタの構造から説明する。この形態のｎＭＯＳ
トランジスタ１０１は、高耐圧薄膜回路に用いて好適な
サブゲート型に係り、図１に示すように、ガラス基板１
上に絶縁性下地層１１が形成され、絶縁性下地層１１上
に必要な大きさにパターニングされた第１の半導体層１
２が形成されてなっている。第１の半導体層１２には、
電流流路に沿ってｎ型のソース領域４１と、不純物をド
ープしない活性領域３１と、不純物をドープしないオフ
セット領域３３と、ｎ型のドレイン領域４２とがこの順
に並んで設けられている。活性領域３１及びオフセット
領域３３を覆って第１の層間絶縁膜５１が形成され、活
性領域３１上に第１の層間絶縁膜５１を挟んでゲート電
極２１が形成されている。活性領域３１とゲート電極２
１に挟まれた第１の層間絶縁膜５１が第１のゲート絶縁
膜となっている。
【００２７】また、ゲート電極２１を覆って第２の層間
絶縁膜５２が形成されている。オフセット領域３３上に
第１の層間絶縁膜５１及び第２の層間絶縁膜５２を挟ん
でサブゲート電極２３が形成されている。オフセット領
域３３とサブゲート電極２３に挟まれた第１の層間絶縁
膜５１及び第２の層間絶縁膜５２が第１のサブゲート絶
縁膜となる。さらに、ソース領域４１にはコンタクトホ
ールを介してソース電極４５が接続され、ドレイン領域
１４２にはコンタクトホールを介してドレイン電極４６
が接続されている。
絶縁膜５２が形成されている。オフセット領域３３上に
第１の層間絶縁膜５１及び第２の層間絶縁膜５２を挟ん
でサブゲート電極２３が形成されている。オフセット領
域３３とサブゲート電極２３に挟まれた第１の層間絶縁
膜５１及び第２の層間絶縁膜５２が第１のサブゲート絶
縁膜となる。さらに、ソース領域４１にはコンタクトホ
ールを介してソース電極４５が接続され、ドレイン領域
１４２にはコンタクトホールを介してドレイン電極４６
が接続されている。
【００２８】次に、この実施の形態に係るｎＭＯＳイン
バータについて説明する。このｎＭＯＳインバータは、
図２に示すように、ｎＭＯＳトランジスタ１０１と、負
荷抵抗７０とから概略構成され、ｎＭＯＳトランジスタ
１０１のソース電極４５はグランド接続端子６１を介し
てグランドラインに接続され、ドレイン電極４６は、負
荷抵抗７０及び電源接続端子６２を介してプラスの電源
ラインに接続されている。また、ドレイン電極４６に
は、出力端子６３が、負荷抵抗７０を介さずに、接続さ
れて、電圧ＶＯＵＴを出力するようになっている。
バータについて説明する。このｎＭＯＳインバータは、
図２に示すように、ｎＭＯＳトランジスタ１０１と、負
荷抵抗７０とから概略構成され、ｎＭＯＳトランジスタ
１０１のソース電極４５はグランド接続端子６１を介し
てグランドラインに接続され、ドレイン電極４６は、負
荷抵抗７０及び電源接続端子６２を介してプラスの電源
ラインに接続されている。また、ドレイン電極４６に
は、出力端子６３が、負荷抵抗７０を介さずに、接続さ
れて、電圧ＶＯＵＴを出力するようになっている。
【００２９】次に、図３を参照して、上記構成のｎＭＯ
Ｓインバータの動作について説明する。ゲート電極２１
に印加されるゲート電圧（入力信号）ＶＮがローレベル
ＶＮＬの時、ｎＭＯＳトランジスタ１０１はオフ状態に
なる。この場合、サブゲート電圧ＶＦＮを最適化し、横
方向電界によってオフセット領域３３に形成される空乏
層の幅を制御して、耐圧が最大となるサブゲート電圧Ｖ
ＦＮＬにする。このサブゲート電圧ＶＦＮＬはゲート電
圧ＶＮのローレベルよりも高くなる。これにより、横方
向電界のピークが、ドレイン領域４２とオフセット領域
３３の境界付近とオフセット領域３３と活性領域３１の
境界付近に分割されるようになり、耐圧が向上する。な
お、ｎＭＯＳトランジスタ１０１がオフ状態のとき、ｎ
ＭＯＳトランジスタ１０１のドレイン電極４６に接続さ
れた出力端子６３には電源電圧ＶＤ Ｄと略等しい電圧Ｖ
ＯＵＴが出力される。次に、パルス状のゲート電圧ＶＮ
をローレベルＶＮＬからハイレベルＶＮＨに遷移させる
ときには、サブゲート電圧ＶＦＮもゲート電圧ＶＮと同
期させてローレベルＶＦＮＬからハイレベルＶＦＮＨに
遷移させる。
Ｓインバータの動作について説明する。ゲート電極２１
に印加されるゲート電圧（入力信号）ＶＮがローレベル
ＶＮＬの時、ｎＭＯＳトランジスタ１０１はオフ状態に
なる。この場合、サブゲート電圧ＶＦＮを最適化し、横
方向電界によってオフセット領域３３に形成される空乏
層の幅を制御して、耐圧が最大となるサブゲート電圧Ｖ
ＦＮＬにする。このサブゲート電圧ＶＦＮＬはゲート電
圧ＶＮのローレベルよりも高くなる。これにより、横方
向電界のピークが、ドレイン領域４２とオフセット領域
３３の境界付近とオフセット領域３３と活性領域３１の
境界付近に分割されるようになり、耐圧が向上する。な
お、ｎＭＯＳトランジスタ１０１がオフ状態のとき、ｎ
ＭＯＳトランジスタ１０１のドレイン電極４６に接続さ
れた出力端子６３には電源電圧ＶＤ Ｄと略等しい電圧Ｖ
ＯＵＴが出力される。次に、パルス状のゲート電圧ＶＮ
をローレベルＶＮＬからハイレベルＶＮＨに遷移させる
ときには、サブゲート電圧ＶＦＮもゲート電圧ＶＮと同
期させてローレベルＶＦＮＬからハイレベルＶＦＮＨに
遷移させる。
【００３０】このとき、サブゲート電圧ＶＦＮＨをゲー
ト電圧ＶＮＨよりも高くし、かつサブゲート電極２３直
下のオフセット領域３３にｎ型導電層が形成されるよう
な電圧を印加する。これにより、オフセット領域３３に
電子が生じてオフセット領域３３の抵抗が下がるため、
より高いオン電流が得られる。ｎＭＯＳトランジスタ１
０１がオン状態のとき、ｎＭＯＳトランジスタ１０１の
ドレイン電極４６に接続された出力端子６３にはグラン
ド電圧ＶＳＳと略等しい電圧ＶＯＵＴが出力される。な
お、ゲート電極２１へのパルス信号は、サブゲート電極
２３へのゲート信号をレベルシフト回路でレベル変換し
たものを用いてもよい。
ト電圧ＶＮＨよりも高くし、かつサブゲート電極２３直
下のオフセット領域３３にｎ型導電層が形成されるよう
な電圧を印加する。これにより、オフセット領域３３に
電子が生じてオフセット領域３３の抵抗が下がるため、
より高いオン電流が得られる。ｎＭＯＳトランジスタ１
０１がオン状態のとき、ｎＭＯＳトランジスタ１０１の
ドレイン電極４６に接続された出力端子６３にはグラン
ド電圧ＶＳＳと略等しい電圧ＶＯＵＴが出力される。な
お、ゲート電極２１へのパルス信号は、サブゲート電極
２３へのゲート信号をレベルシフト回路でレベル変換し
たものを用いてもよい。
【００３１】このように、この実施の形態によれば、ト
ランジスタ１０１がオフ状態の時には、オフセット領域
３３に形成される空乏層の幅を制御することにより、耐
圧が向上する。また、オン状態では、サブゲート電圧の
上昇に伴い、サブゲート電極２３直下のオフセット領域
３３に電子が誘起されてオフセット領域３３の抵抗が下
がるため、スイッチング特性が向上する。
ランジスタ１０１がオフ状態の時には、オフセット領域
３３に形成される空乏層の幅を制御することにより、耐
圧が向上する。また、オン状態では、サブゲート電圧の
上昇に伴い、サブゲート電極２３直下のオフセット領域
３３に電子が誘起されてオフセット領域３３の抵抗が下
がるため、スイッチング特性が向上する。
【００３２】◇第２の実施の形態 図４は、この発明の第２の実施の形態であるサブゲート
型のｐＭＯＳトランジスタの構成を示す断面図、図５
は、同ｐＭＯＳトランジスタを用いたｐＭＯＳインバー
タの回路図、また、図６は、同ｐＭＯＳインバータの動
作を示すタイミングチャートである。このｐＭＯＳトラ
ンジスタの構造は、ｎ型をｐ型に変えれば、図１に示す
構造と略同一であるが、このｐＭＯＳトランジスタ１０
２では、図４に示すように、ガラス基板１上に絶縁性下
地層１１が形成され、絶縁性下地層１１上に必要な大き
さにパターニングされた第２の半導体層１３が形成され
ている。第２の半導体層１３には、電流流路に沿ってｐ
型のソース領域４４と、不純物をドープしない活性領域
３２と、不純物をドープしないオフセット領域３４と、
ｐ型のドレイン領域４３とがこの順に並んで設けられて
いる。活性領域３２及びオフセット領域３４を覆って第
１の層間絶縁膜５１が形成され、活性領域３２上に第１
の層間絶縁膜５１を挟んでゲート電極２２が形成されて
いる。活性領域３２とゲート電極２２に挟まれた第１の
層間絶縁膜５１が第２のゲート絶縁膜となっている。ま
た、ゲート電極２２を覆って第２の層間絶縁膜５２が形
成されている。オフセット領域３４上に第１の層間絶縁
膜５１及び第２の層間絶縁膜５２を挟んでサブゲート電
極２４が形成されている。オフセット領域３４とサブゲ
ート電極２４に挟まれた第１の層間絶縁膜５１及び第２
の層間絶縁膜５２が第２のサブゲート絶縁膜となってい
る。さらに、ソース領域４４にはコンタクトホールを介
してソース電極４７が設けられ、ドレイン領域４３にの
上にはコンタクトホールを介してドレイン電極４８が設
けられている。
型のｐＭＯＳトランジスタの構成を示す断面図、図５
は、同ｐＭＯＳトランジスタを用いたｐＭＯＳインバー
タの回路図、また、図６は、同ｐＭＯＳインバータの動
作を示すタイミングチャートである。このｐＭＯＳトラ
ンジスタの構造は、ｎ型をｐ型に変えれば、図１に示す
構造と略同一であるが、このｐＭＯＳトランジスタ１０
２では、図４に示すように、ガラス基板１上に絶縁性下
地層１１が形成され、絶縁性下地層１１上に必要な大き
さにパターニングされた第２の半導体層１３が形成され
ている。第２の半導体層１３には、電流流路に沿ってｐ
型のソース領域４４と、不純物をドープしない活性領域
３２と、不純物をドープしないオフセット領域３４と、
ｐ型のドレイン領域４３とがこの順に並んで設けられて
いる。活性領域３２及びオフセット領域３４を覆って第
１の層間絶縁膜５１が形成され、活性領域３２上に第１
の層間絶縁膜５１を挟んでゲート電極２２が形成されて
いる。活性領域３２とゲート電極２２に挟まれた第１の
層間絶縁膜５１が第２のゲート絶縁膜となっている。ま
た、ゲート電極２２を覆って第２の層間絶縁膜５２が形
成されている。オフセット領域３４上に第１の層間絶縁
膜５１及び第２の層間絶縁膜５２を挟んでサブゲート電
極２４が形成されている。オフセット領域３４とサブゲ
ート電極２４に挟まれた第１の層間絶縁膜５１及び第２
の層間絶縁膜５２が第２のサブゲート絶縁膜となってい
る。さらに、ソース領域４４にはコンタクトホールを介
してソース電極４７が設けられ、ドレイン領域４３にの
上にはコンタクトホールを介してドレイン電極４８が設
けられている。
【００３３】次に、図５を参照して、ｐＭＯＳインバー
タの回路構成について説明する。このｐＭＯＳトランジ
スタ１０２では、同図に示すように、ソース電極４７
は、プラスの電源接続端子６２を介してプラスの電源ラ
インに接続される。ドレイン電極４８は、負荷抵抗１７
０とグランド接続端子６１とを介して、グランドライン
に接続される。出力端子６３は、ドレイン電極４８に接
続され、電圧ＶＯＵ Ｔを出力する。なお、図５におい
て、図４の構成部分と同一の各部には同一の符号を付し
てその説明を省略する。
タの回路構成について説明する。このｐＭＯＳトランジ
スタ１０２では、同図に示すように、ソース電極４７
は、プラスの電源接続端子６２を介してプラスの電源ラ
インに接続される。ドレイン電極４８は、負荷抵抗１７
０とグランド接続端子６１とを介して、グランドライン
に接続される。出力端子６３は、ドレイン電極４８に接
続され、電圧ＶＯＵ Ｔを出力する。なお、図５におい
て、図４の構成部分と同一の各部には同一の符号を付し
てその説明を省略する。
【００３４】次に、図６を参照して、上記構成のｐＭＯ
Ｓトランジスタの動作について説明する。まず、ｐＭＯ
Ｓトランジスタ１０２のドレイン電極４７には電源電圧
ＶＤＤと略等しい電圧が印加される。ゲート電極２２に
印加されるゲート電圧（入力信号）ＶＰがハイレベルＶ
ＰＨの時、ｐＭＯＳトランジスタ１０２はオフ状態にな
る。この場合、サブゲート電圧ＶＦＰを最適化し、オフ
セット領域３４を空乏化させて耐圧が最大となるサブゲ
ート電圧ＶＦＰＨにする。このサブゲート電圧ＶＦＰＨ
はゲート電圧ＶＰのハイレベルＶＰＨよりも低くする。
これにより、横方向電界のピークが、ドレイン領域４３
とオフセット領域３４の境界付近とオフセット領域３４
と活性領域３２の境界付近に分割して形成されるように
なり、耐圧が向上する。このとき、ｐＭＯＳトランジス
タ１０２のソース電極４８と接続した出力端子６３には
グランド電圧ＶＳＳと略等しい電圧ＶＯＵＴが出力され
る。次に、ゲート電極２２に印加されるゲート電圧（パ
ルス信号）ＶＰがハイレベルＶＰＨからローレベルＶ
ＰＬに遷移する時には、サブゲート電圧ＶＦＰもゲート
電圧ＶＰと同期させてハイレベルＶＦＰＨからローレベ
ルＶＦＰＬに遷移させる。このとき、サブゲート電圧Ｖ
ＦＰＬをゲート電圧ＶＰＬよりも低くし、かつサブゲー
ト電極２４直下のオフセット領域３４にｐ型導電層が形
成されるような電圧を印加する。これにより、オフセッ
ト領域３４に正孔が生じてオフセット領域３４の抵抗が
下がるため、より高いオン電流が得られる。ｐＭＯＳト
ランジスタ１０２がオン状態のとき、ｎＭＯＳトランジ
スタ１０１はオフ状態にあるため、ｐＭＯＳトランジス
タ１０２のソース電極４８と接続した出力端子６３には
電源電圧ＶＤＤと略等しい電圧ＶＯＵＴが出力される。
なお、ゲート電極２２へのパルス信号は、サブゲート電
極２４へのゲート信号をレベルシフト回路でレベル変換
したものを用いてもよい。
Ｓトランジスタの動作について説明する。まず、ｐＭＯ
Ｓトランジスタ１０２のドレイン電極４７には電源電圧
ＶＤＤと略等しい電圧が印加される。ゲート電極２２に
印加されるゲート電圧（入力信号）ＶＰがハイレベルＶ
ＰＨの時、ｐＭＯＳトランジスタ１０２はオフ状態にな
る。この場合、サブゲート電圧ＶＦＰを最適化し、オフ
セット領域３４を空乏化させて耐圧が最大となるサブゲ
ート電圧ＶＦＰＨにする。このサブゲート電圧ＶＦＰＨ
はゲート電圧ＶＰのハイレベルＶＰＨよりも低くする。
これにより、横方向電界のピークが、ドレイン領域４３
とオフセット領域３４の境界付近とオフセット領域３４
と活性領域３２の境界付近に分割して形成されるように
なり、耐圧が向上する。このとき、ｐＭＯＳトランジス
タ１０２のソース電極４８と接続した出力端子６３には
グランド電圧ＶＳＳと略等しい電圧ＶＯＵＴが出力され
る。次に、ゲート電極２２に印加されるゲート電圧（パ
ルス信号）ＶＰがハイレベルＶＰＨからローレベルＶ
ＰＬに遷移する時には、サブゲート電圧ＶＦＰもゲート
電圧ＶＰと同期させてハイレベルＶＦＰＨからローレベ
ルＶＦＰＬに遷移させる。このとき、サブゲート電圧Ｖ
ＦＰＬをゲート電圧ＶＰＬよりも低くし、かつサブゲー
ト電極２４直下のオフセット領域３４にｐ型導電層が形
成されるような電圧を印加する。これにより、オフセッ
ト領域３４に正孔が生じてオフセット領域３４の抵抗が
下がるため、より高いオン電流が得られる。ｐＭＯＳト
ランジスタ１０２がオン状態のとき、ｎＭＯＳトランジ
スタ１０１はオフ状態にあるため、ｐＭＯＳトランジス
タ１０２のソース電極４８と接続した出力端子６３には
電源電圧ＶＤＤと略等しい電圧ＶＯＵＴが出力される。
なお、ゲート電極２２へのパルス信号は、サブゲート電
極２４へのゲート信号をレベルシフト回路でレベル変換
したものを用いてもよい。
【００３５】このように、この実施の形態によれば、ｐ
ＭＯＳトランジスタ１０２がオフ状態の時には、オフセ
ット領域３４に形成される空乏層の幅を制御することに
より、電界集中が緩和され、耐圧が向上する。また、ｐ
ＭＯＳトランジスタ１０２がオン状態のときには、サブ
ゲート電圧の下降に伴い、サブゲート電極２４直下のオ
フセット領域３４に正孔が誘起されてオフセット領域３
４の抵抗が下がり、スイッチング特性が向上するという
第１の実施の形態と略同じ効果を得ることができる。
ＭＯＳトランジスタ１０２がオフ状態の時には、オフセ
ット領域３４に形成される空乏層の幅を制御することに
より、電界集中が緩和され、耐圧が向上する。また、ｐ
ＭＯＳトランジスタ１０２がオン状態のときには、サブ
ゲート電圧の下降に伴い、サブゲート電極２４直下のオ
フセット領域３４に正孔が誘起されてオフセット領域３
４の抵抗が下がり、スイッチング特性が向上するという
第１の実施の形態と略同じ効果を得ることができる。
【００３６】◇第３の実施の形態 図７は、この発明の第３の実施の形態であるサブゲート
型のＣＭＯＳ（Complementary Metal Oxide Semiconduc
tor）インバータの構成を示す断面図、図８は、同ＣＭ
ＯＳインバータの回路図、また、図９は、同ＣＭＯＳイ
ンバータの動作を示すタイミングチャートである。ま
ず、図７を参照して、サブゲート型トランジスタを用い
たＣＭＯＳインバータの構造について説明する。この実
施の形態のＣＭＯＳインバータは、上記した第１の実施
の形態のｎＭＯＳトランジスタ１０１と、第２の実施の
形態のｐＭＯＳトランジスタ１０２とを、ドレイン電極
４６，４８を共通にして直列接続したものである。すな
わち、この形態では、ｎＭＯＳトランジスタ１０１のド
レイン電極４６と、ｐＭＯＳトランジスタ１０２のドレ
イン電極４８とが、共通のドレイン電極４９によって構
成されている。なお、図７において、図１及び図４の構
成部分と対応する各部には、同一の符号を付してその説
明を省略する。
型のＣＭＯＳ（Complementary Metal Oxide Semiconduc
tor）インバータの構成を示す断面図、図８は、同ＣＭ
ＯＳインバータの回路図、また、図９は、同ＣＭＯＳイ
ンバータの動作を示すタイミングチャートである。ま
ず、図７を参照して、サブゲート型トランジスタを用い
たＣＭＯＳインバータの構造について説明する。この実
施の形態のＣＭＯＳインバータは、上記した第１の実施
の形態のｎＭＯＳトランジスタ１０１と、第２の実施の
形態のｐＭＯＳトランジスタ１０２とを、ドレイン電極
４６，４８を共通にして直列接続したものである。すな
わち、この形態では、ｎＭＯＳトランジスタ１０１のド
レイン電極４６と、ｐＭＯＳトランジスタ１０２のドレ
イン電極４８とが、共通のドレイン電極４９によって構
成されている。なお、図７において、図１及び図４の構
成部分と対応する各部には、同一の符号を付してその説
明を省略する。
【００３７】また、この実施の形態においては、特に、
ｎＭＯＳトランジスタ１０１のソース領域を第１のソー
ス領域とし、活性領域を第１の活性領域とし、オフセッ
ト領域を第１のオフセット領域とし、ドレイン領域を第
１のドレイン領域とし、ゲート電極を第１のゲート電極
とし、サブゲート電極を第１のサブゲート電極とし、ｐ
ＭＯＳトランジスタのソース領域を第２のソース領域と
し、活性領域を第２の活性領域とし、オフセット領域を
第２のオフセット領域とし、ドレイン領域を第２のドレ
イン領域とし、ゲート電極を第２のゲート電極とし、サ
ブゲート電極を第２のサブゲート電極として、第１及び
第２の実施の形態と区別する。
ｎＭＯＳトランジスタ１０１のソース領域を第１のソー
ス領域とし、活性領域を第１の活性領域とし、オフセッ
ト領域を第１のオフセット領域とし、ドレイン領域を第
１のドレイン領域とし、ゲート電極を第１のゲート電極
とし、サブゲート電極を第１のサブゲート電極とし、ｐ
ＭＯＳトランジスタのソース領域を第２のソース領域と
し、活性領域を第２の活性領域とし、オフセット領域を
第２のオフセット領域とし、ドレイン領域を第２のドレ
イン領域とし、ゲート電極を第２のゲート電極とし、サ
ブゲート電極を第２のサブゲート電極として、第１及び
第２の実施の形態と区別する。
【００３８】次に、図８を参照して、上記構成のＣＭＯ
Ｓインバータの回路構成について説明する。このＣＭＯ
Ｓインバータが、上述のｎＭＯＳインバータ（第１の実
施の形態）やｐＭＯＳインバータ（第２の実施の形態）
と大きく異なるのは、相互のトランジスタが負荷抵抗と
して機能するため、負荷抵抗７０を廃した点である。共
通のドレイン電極４９には、出力端子６３が接続され
て、電圧ＶＯＵＴを出力する。ｐＭＯＳトランジスタ１
０２のソース電極４７は電源接続端子６２を介して電源
ラインに接続されている。一方、ｎＭＯＳトランジスタ
１０１のソース電極４５は、グランド接続端子６１を介
してグランドラインに接続されている。
Ｓインバータの回路構成について説明する。このＣＭＯ
Ｓインバータが、上述のｎＭＯＳインバータ（第１の実
施の形態）やｐＭＯＳインバータ（第２の実施の形態）
と大きく異なるのは、相互のトランジスタが負荷抵抗と
して機能するため、負荷抵抗７０を廃した点である。共
通のドレイン電極４９には、出力端子６３が接続され
て、電圧ＶＯＵＴを出力する。ｐＭＯＳトランジスタ１
０２のソース電極４７は電源接続端子６２を介して電源
ラインに接続されている。一方、ｎＭＯＳトランジスタ
１０１のソース電極４５は、グランド接続端子６１を介
してグランドラインに接続されている。
【００３９】次に、図９を参照して、ＣＭＯＳインバー
タの動作について説明する。ｎＭＯＳトランジスタ１０
１がオフ状態の時、ｐＭＯＳトランジスタ１０２がオン
状態になるように、逆に、ｎＭＯＳトランジスタ１０１
がオン状態の時、ｐＭＯＳトランジスタ１０２がオフ状
態になるように動作させる。
タの動作について説明する。ｎＭＯＳトランジスタ１０
１がオフ状態の時、ｐＭＯＳトランジスタ１０２がオン
状態になるように、逆に、ｎＭＯＳトランジスタ１０１
がオン状態の時、ｐＭＯＳトランジスタ１０２がオフ状
態になるように動作させる。
【００４０】まず、ｎＭＯＳトランジスタ１０１の動作
について説明する。ゲート電極２１に印加されるゲート
電圧（入力信号）ＶＮがローレベルＶＮＬの時、ｎＭＯ
Ｓトランジスタ１０１はオフ状態になる。この場合、サ
ブゲート電圧ＶＦＮを最適化し、オフセット領域３３を
空乏化させて耐圧が最大となるサブゲート電圧ＶＦＮ Ｌ
にする。このサブゲート電圧ＶＦＮＬはゲート電圧ＶＮ
のローレベルよりも高くなる。これにより、オフセット
領域３３に形成される空乏層の幅を制御することによ
り、電界集中が緩和され、耐圧が向上する。なお、ｎＭ
ＯＳトランジスタ１０１がオフ状態のとき、ｐＭＯＳト
ランジスタ１０２はオン状態にあるため、ｎＭＯＳトラ
ンジスタ１０１のドレイン電極４６及びドレイン電極４
６と接続した出力端子６３には電源電圧ＶＤＤと略等し
い電圧ＶＯＵＴが出力される。
について説明する。ゲート電極２１に印加されるゲート
電圧（入力信号）ＶＮがローレベルＶＮＬの時、ｎＭＯ
Ｓトランジスタ１０１はオフ状態になる。この場合、サ
ブゲート電圧ＶＦＮを最適化し、オフセット領域３３を
空乏化させて耐圧が最大となるサブゲート電圧ＶＦＮ Ｌ
にする。このサブゲート電圧ＶＦＮＬはゲート電圧ＶＮ
のローレベルよりも高くなる。これにより、オフセット
領域３３に形成される空乏層の幅を制御することによ
り、電界集中が緩和され、耐圧が向上する。なお、ｎＭ
ＯＳトランジスタ１０１がオフ状態のとき、ｐＭＯＳト
ランジスタ１０２はオン状態にあるため、ｎＭＯＳトラ
ンジスタ１０１のドレイン電極４６及びドレイン電極４
６と接続した出力端子６３には電源電圧ＶＤＤと略等し
い電圧ＶＯＵＴが出力される。
【００４１】次に、パルス状のゲート電圧ＶＮをローレ
ベルＶＮＬからハイレベルＶＮＨに遷移させるときに
は、サブゲート電圧ＶＦＮもゲート電圧ＶＮと同期させ
てローレベルＶＦＮＬからハイレベルＶＦＮＨに遷移さ
せる。このとき、サブゲート電圧ＶＦＮＨをゲート電圧
ＶＮＨよりも高くし、かつサブゲート電極２３直下のオ
フセット領域３３にｎ型導電層が形成されるような電圧
を印加する。これにより、オフセット領域３３に電子が
生じてオフセット領域３３の抵抗が下がるため、より高
いオン電流が得られる。ｎＭＯＳトランジスタ１０１が
オン状態のとき、ＰＭＯＳトランジスタ１０２はオフ状
態にあるため、ｎＭＯＳトランジスタ１０１のドレイン
電極４６に接続された出力端子６３にはグランド電圧Ｖ
ＳＳと略等しい電圧ＶＯＵＴが出力される。なお、ゲー
ト電極２１へのパルス信号は、サブゲート電極２３への
ゲート信号をレベルシフト回路でレベル変換したものを
用いてもよい。
ベルＶＮＬからハイレベルＶＮＨに遷移させるときに
は、サブゲート電圧ＶＦＮもゲート電圧ＶＮと同期させ
てローレベルＶＦＮＬからハイレベルＶＦＮＨに遷移さ
せる。このとき、サブゲート電圧ＶＦＮＨをゲート電圧
ＶＮＨよりも高くし、かつサブゲート電極２３直下のオ
フセット領域３３にｎ型導電層が形成されるような電圧
を印加する。これにより、オフセット領域３３に電子が
生じてオフセット領域３３の抵抗が下がるため、より高
いオン電流が得られる。ｎＭＯＳトランジスタ１０１が
オン状態のとき、ＰＭＯＳトランジスタ１０２はオフ状
態にあるため、ｎＭＯＳトランジスタ１０１のドレイン
電極４６に接続された出力端子６３にはグランド電圧Ｖ
ＳＳと略等しい電圧ＶＯＵＴが出力される。なお、ゲー
ト電極２１へのパルス信号は、サブゲート電極２３への
ゲート信号をレベルシフト回路でレベル変換したものを
用いてもよい。
【００４２】次に、ｐＭＯＳトランジスタの動作につい
て説明する。ゲート電極２２に印加されるゲート電圧
（入力信号）ＶＰがハイレベルＶＰＨの時、ｐＭＯＳト
ランジスタ１０２はオフ状態になる。この場合、サブゲ
ート電圧ＶＦＰを最適化し、オフセット領域３４を空乏
化させて耐圧が最大となるサブゲート電圧ＶＦＰＨにす
る。このサブゲート電圧ＶＦＰＨはゲート電圧ＶＰのハ
イレベルＶＰＨよりも低くする。これにより、オフセッ
ト領域３４に形成される空乏層の幅を制御することによ
り、電界集中が緩和され、耐圧が向上する。ｐＭＯＳト
ランジスタ１０２がオフ状態のとき、ｎＭＯＳトランジ
スタ１０１はオン状態にあるため、ｐＭＯＳトランジス
タ１０２のソース電極４８に接続された出力端子６３に
はグランド電圧Ｖ ＳＳと略等しいＶＯＵＴが出力され
る。なお、ｐＭＯＳトランジスタ１０２のドレイン電極
４７には電源電圧ＶＤＤと略等しい電圧が印加される。
て説明する。ゲート電極２２に印加されるゲート電圧
（入力信号）ＶＰがハイレベルＶＰＨの時、ｐＭＯＳト
ランジスタ１０２はオフ状態になる。この場合、サブゲ
ート電圧ＶＦＰを最適化し、オフセット領域３４を空乏
化させて耐圧が最大となるサブゲート電圧ＶＦＰＨにす
る。このサブゲート電圧ＶＦＰＨはゲート電圧ＶＰのハ
イレベルＶＰＨよりも低くする。これにより、オフセッ
ト領域３４に形成される空乏層の幅を制御することによ
り、電界集中が緩和され、耐圧が向上する。ｐＭＯＳト
ランジスタ１０２がオフ状態のとき、ｎＭＯＳトランジ
スタ１０１はオン状態にあるため、ｐＭＯＳトランジス
タ１０２のソース電極４８に接続された出力端子６３に
はグランド電圧Ｖ ＳＳと略等しいＶＯＵＴが出力され
る。なお、ｐＭＯＳトランジスタ１０２のドレイン電極
４７には電源電圧ＶＤＤと略等しい電圧が印加される。
【００４３】次に、ゲート電極２２に印加されるゲート
電圧（パルス信号）ＶＰがハイレベルＶＰＨからローレ
ベルＶＰＬに遷移する時には、サブゲート電圧ＶＦＰも
ゲート電圧ＶＰと同期させてハイレベルＶＦＰＨからロ
ーレベルＶＦＰＬに遷移させる。このとき、サブゲート
電圧ＶＦＰＬをゲート電圧ＶＦＰＬよりも低くし、かつ
サブゲート電極２４直下のオフセット領域３４にｐ型導
電層が形成されるような電圧を印加する。これにより、
オフセット領域３４に正孔が生じてオフセット領域３４
の抵抗が下がるため、より高いオン電流が得られる。ｐ
ＭＯＳトランジスタ１０２がオン状態のとき、ｎＭＯＳ
トランジスタ１０１はオフ状態にあるため、ｐＭＯＳト
ランジスタ１０２のソース電極４８と接続した出力端子
６３には電源電圧ＶＤＤと略等しい電圧ＶＯＵＴが出力
される。なお、ゲート電極２２へのパルス信号は、サブ
ゲート電極２４へのゲート信号をレベルシフト回路でレ
ベル変換したものを用いてもよい。
電圧（パルス信号）ＶＰがハイレベルＶＰＨからローレ
ベルＶＰＬに遷移する時には、サブゲート電圧ＶＦＰも
ゲート電圧ＶＰと同期させてハイレベルＶＦＰＨからロ
ーレベルＶＦＰＬに遷移させる。このとき、サブゲート
電圧ＶＦＰＬをゲート電圧ＶＦＰＬよりも低くし、かつ
サブゲート電極２４直下のオフセット領域３４にｐ型導
電層が形成されるような電圧を印加する。これにより、
オフセット領域３４に正孔が生じてオフセット領域３４
の抵抗が下がるため、より高いオン電流が得られる。ｐ
ＭＯＳトランジスタ１０２がオン状態のとき、ｎＭＯＳ
トランジスタ１０１はオフ状態にあるため、ｐＭＯＳト
ランジスタ１０２のソース電極４８と接続した出力端子
６３には電源電圧ＶＤＤと略等しい電圧ＶＯＵＴが出力
される。なお、ゲート電極２２へのパルス信号は、サブ
ゲート電極２４へのゲート信号をレベルシフト回路でレ
ベル変換したものを用いてもよい。
【００４４】以上のように、この第３の実施の形態によ
れば、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタ
がオフ状態の時には、オフセット領域に形成される空乏
層の幅を制御することにより、電界集中が緩和され、耐
圧が向上する。また、ｎＭＯＳトランジスタ又はｐＭＯ
Ｓトランジスタがオン状態のときには、サブゲート電圧
により、サブゲート電極直下のオフセット領域にキャリ
アが誘起されてオフセット領域の抵抗が下がり、スイッ
チング特性が向上するという、第１及び第２の実施の形
態と略同じ効果を得ることができる。
れば、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタ
がオフ状態の時には、オフセット領域に形成される空乏
層の幅を制御することにより、電界集中が緩和され、耐
圧が向上する。また、ｎＭＯＳトランジスタ又はｐＭＯ
Ｓトランジスタがオン状態のときには、サブゲート電圧
により、サブゲート電極直下のオフセット領域にキャリ
アが誘起されてオフセット領域の抵抗が下がり、スイッ
チング特性が向上するという、第１及び第２の実施の形
態と略同じ効果を得ることができる。
【００４５】◇第４の実施の形態 図１０は、この発明の第４の実施の形態であるＣＭＯＳ
インバータの動作を示すタイミングチャートである。第
３の実施の形態では、ｎＭＯＳトランジスタ１０１及び
ｐＭＯＳトランジスタ１０２の両方のサブゲート電極に
ゲート電極へのパルス信号と同期させたパルス信号を入
力するようにしたが、ｎＭＯＳトランジスタ１０１とｐ
ＭＯＳトランジスタ１０２との間で特性が著しく異なる
場合、図１０に示すような、この実施の形態の駆動方法
を適用することができる。この場合、ｐＭＯＳトランジ
スタ１０２のサブゲート電極２４に印加されるサブゲー
ト電位ＶＦＰを一定の固定電位とする。そして、ｎＭＯ
Ｓトランジスタ１０１のサブゲート電極２３のみに、各
トランジスタのゲート電極へのパルス信号ＶＮ，ＶＰに
同期させてゲート電極２１へのパルス信号がローレベル
の時にＶＦ ＮＬ、ハイレベルの時にＶＦＮＨのパルスを
入力する。これにより、ｎＭＯＳトランジスタ１０１の
オフ状態では、サブゲート電極２３に印加したサブゲー
ト電圧ＶＦＮＬにより、オフセット領域３３に形成され
る空乏層の幅を制御できるため、耐圧が向上する。ま
た、ｎＭＯＳトランジスタ１０１のオン状態では、ｎＭ
ＯＳトランジスタ１０１のサブゲート電圧のＶＤＤへの
上昇に伴い、サブゲート電極２３直下のオフセット領域
３３に電子が誘起されて抵抗が下がり、スイッチング特
性が向上する。また、ｐＭＯＳトランジスタ１０２のオ
フ状態では、サブゲート電極２４に印加した一定のサブ
ゲート電圧ＶＦＰＨにより、オフセット領域３４に形成
される空乏層の幅を制御することにより、電界集中が緩
和され、耐圧が向上する。また、ｐＭＯＳトランジスタ
１０２のオン状態では、一定のサブゲート電圧ＶＦＰＨ
により、サブゲート電極２４直下のオフセット領域３４
に正孔が誘起されて抵抗が下がり、スイッチング特性が
向上する。なお、この場合、ｐＭＯＳトランジスタ１０
２への入力信号は固定されているため、オフ状態でオフ
セット領域が空乏化し、オン状態でキャリアが誘起され
るとは限らず、また、耐圧が下がるかもしれない。した
がって、ｐＭＯＳトランジスタ１０２の耐圧がｎＭＯＳ
トランジスタ１０１の耐圧と比べてかなり高い場合に適
用するのに適している。
インバータの動作を示すタイミングチャートである。第
３の実施の形態では、ｎＭＯＳトランジスタ１０１及び
ｐＭＯＳトランジスタ１０２の両方のサブゲート電極に
ゲート電極へのパルス信号と同期させたパルス信号を入
力するようにしたが、ｎＭＯＳトランジスタ１０１とｐ
ＭＯＳトランジスタ１０２との間で特性が著しく異なる
場合、図１０に示すような、この実施の形態の駆動方法
を適用することができる。この場合、ｐＭＯＳトランジ
スタ１０２のサブゲート電極２４に印加されるサブゲー
ト電位ＶＦＰを一定の固定電位とする。そして、ｎＭＯ
Ｓトランジスタ１０１のサブゲート電極２３のみに、各
トランジスタのゲート電極へのパルス信号ＶＮ，ＶＰに
同期させてゲート電極２１へのパルス信号がローレベル
の時にＶＦ ＮＬ、ハイレベルの時にＶＦＮＨのパルスを
入力する。これにより、ｎＭＯＳトランジスタ１０１の
オフ状態では、サブゲート電極２３に印加したサブゲー
ト電圧ＶＦＮＬにより、オフセット領域３３に形成され
る空乏層の幅を制御できるため、耐圧が向上する。ま
た、ｎＭＯＳトランジスタ１０１のオン状態では、ｎＭ
ＯＳトランジスタ１０１のサブゲート電圧のＶＤＤへの
上昇に伴い、サブゲート電極２３直下のオフセット領域
３３に電子が誘起されて抵抗が下がり、スイッチング特
性が向上する。また、ｐＭＯＳトランジスタ１０２のオ
フ状態では、サブゲート電極２４に印加した一定のサブ
ゲート電圧ＶＦＰＨにより、オフセット領域３４に形成
される空乏層の幅を制御することにより、電界集中が緩
和され、耐圧が向上する。また、ｐＭＯＳトランジスタ
１０２のオン状態では、一定のサブゲート電圧ＶＦＰＨ
により、サブゲート電極２４直下のオフセット領域３４
に正孔が誘起されて抵抗が下がり、スイッチング特性が
向上する。なお、この場合、ｐＭＯＳトランジスタ１０
２への入力信号は固定されているため、オフ状態でオフ
セット領域が空乏化し、オン状態でキャリアが誘起され
るとは限らず、また、耐圧が下がるかもしれない。した
がって、ｐＭＯＳトランジスタ１０２の耐圧がｎＭＯＳ
トランジスタ１０１の耐圧と比べてかなり高い場合に適
用するのに適している。
【００４６】◇第５の実施の形態 図１１は、この発明の第５の実施の形態であるＣＭＯＳ
インバータの動作を示すタイミングチャートである。こ
の実施の形態が、上述の第４の実施の形態と大きく異な
るところは、ｎＭＯＳトランジスタ１０１のサブゲート
電極２３に印加するサブゲート電圧ＶＦＮを一定の固定
電位ＶＦＮＬにすると共に、各トランジスタのゲート電
極へのパルス信号ＶＮ，ＶＰに同期させてｐＭＯＳトラ
ンジスタ１０２のサブゲート電極２４にローレベルがＶ
ＦＰＬ、ハイレベルがＶＦＰＨのパルス信号を入力する
ようにした点である。 図１１に示すように、この構成
によっても、ｎＭＯＳトランジスタ１０１又はｐＭＯＳ
トランジスタ１０２がオフ状態の時には、サブゲート電
圧により、オフセット領域に形成される空乏層の幅が制
御され、耐圧が向上する。また、ｎＭＯＳトランジスタ
１０１又はｐＭＯＳトランジスタ１０２がオン状態のと
きは、サブゲート電圧により、サブゲート電極直下のオ
フセット領域にキャリアが誘起されてオフセット領域の
抵抗が下がり、スイッチング特性が向上するという第５
の実施の形態と略同じ効果を得ることができる。なお、
この場合、ｎＭＯＳトランジスタ１０１への入力信号は
固定されているため、オフ状態でオフセット領域が空乏
化し、オン状態でキャリアが誘起されるとは限らず、ま
た耐圧が下がるかもしれない。したがって、ｎＭＯＳト
ランジスタ１０１の耐圧がｐＭＯＳトランジスタ１０２
の耐圧と比べてかなり高い場合に適用するのに適してい
る。
インバータの動作を示すタイミングチャートである。こ
の実施の形態が、上述の第４の実施の形態と大きく異な
るところは、ｎＭＯＳトランジスタ１０１のサブゲート
電極２３に印加するサブゲート電圧ＶＦＮを一定の固定
電位ＶＦＮＬにすると共に、各トランジスタのゲート電
極へのパルス信号ＶＮ，ＶＰに同期させてｐＭＯＳトラ
ンジスタ１０２のサブゲート電極２４にローレベルがＶ
ＦＰＬ、ハイレベルがＶＦＰＨのパルス信号を入力する
ようにした点である。 図１１に示すように、この構成
によっても、ｎＭＯＳトランジスタ１０１又はｐＭＯＳ
トランジスタ１０２がオフ状態の時には、サブゲート電
圧により、オフセット領域に形成される空乏層の幅が制
御され、耐圧が向上する。また、ｎＭＯＳトランジスタ
１０１又はｐＭＯＳトランジスタ１０２がオン状態のと
きは、サブゲート電圧により、サブゲート電極直下のオ
フセット領域にキャリアが誘起されてオフセット領域の
抵抗が下がり、スイッチング特性が向上するという第５
の実施の形態と略同じ効果を得ることができる。なお、
この場合、ｎＭＯＳトランジスタ１０１への入力信号は
固定されているため、オフ状態でオフセット領域が空乏
化し、オン状態でキャリアが誘起されるとは限らず、ま
た耐圧が下がるかもしれない。したがって、ｎＭＯＳト
ランジスタ１０１の耐圧がｐＭＯＳトランジスタ１０２
の耐圧と比べてかなり高い場合に適用するのに適してい
る。
【００４７】◇第６の実施の形態 次に、この発明の第６の実施の形態について説明する。
図１２は、この発明の第６の実施の形態であるＣＭＯＳ
インバータの回路図、図１３は、同ＣＭＯＳインバータ
の動作を示すタイミングチャートである。なお、素子構
造は、ゲート電極とサブゲート電極相互の接続関係を除
けば、図７に示すＣＭＯＳトランジスタの構造と同じで
ある。図１２に示すように、ｎＭＯＳトランジスタ１０
１とｐＭＯＳトランジスタ１０２を用いてＣＭＯＳイン
バータを形成する点では、第３の実施の形態と同じであ
るが、サブゲート電極２３，２４及びゲート電極２１，
２２に相互に独立したパルス信号を入力している第３の
実施の形態に対して、この実施の形態では、一方のトラ
ンジスタ１０１のゲート電極２１に入力するパルス信号
を他方のトランジスタ１０２のサブゲート電極２４に入
力するパルス信号として用いている点、及び他方のトラ
ンジスタ１０２のゲート電極２２に入力するパルス信号
を一方のトランジスタ１０１のサブゲート電極２３に入
力するパルス信号として用いている点で、第３の実施の
形態と相違する。第６の実施の形態は、特に、ゲート電
極２１，２２に入力するパルス信号の振幅が大きい場合
に適している。
図１２は、この発明の第６の実施の形態であるＣＭＯＳ
インバータの回路図、図１３は、同ＣＭＯＳインバータ
の動作を示すタイミングチャートである。なお、素子構
造は、ゲート電極とサブゲート電極相互の接続関係を除
けば、図７に示すＣＭＯＳトランジスタの構造と同じで
ある。図１２に示すように、ｎＭＯＳトランジスタ１０
１とｐＭＯＳトランジスタ１０２を用いてＣＭＯＳイン
バータを形成する点では、第３の実施の形態と同じであ
るが、サブゲート電極２３，２４及びゲート電極２１，
２２に相互に独立したパルス信号を入力している第３の
実施の形態に対して、この実施の形態では、一方のトラ
ンジスタ１０１のゲート電極２１に入力するパルス信号
を他方のトランジスタ１０２のサブゲート電極２４に入
力するパルス信号として用いている点、及び他方のトラ
ンジスタ１０２のゲート電極２２に入力するパルス信号
を一方のトランジスタ１０１のサブゲート電極２３に入
力するパルス信号として用いている点で、第３の実施の
形態と相違する。第６の実施の形態は、特に、ゲート電
極２１，２２に入力するパルス信号の振幅が大きい場合
に適している。
【００４８】この具体的な構成は、ｎＭＯＳトランジス
タ１０１のドレイン領域（第１のドレイン領域）４２と
ｐＭＯＳトランジスタ１０２のドレイン領域（第２のド
レイン領域）４４とが接続されて、ｎＭＯＳトランジス
タ１０１とｐＭＯＳトランジスタ１０２とが縦続接続さ
れている。そして、ｎＭＯＳトランジスタ１０１のゲー
ト電極（第１のゲート電極）２１とｐＭＯＳトランジス
タ１０２のサブゲート電極（第２のサブゲート電極）２
４とが接続され、かつｐＭＯＳトランジスタ１０２のゲ
ート電極（第２のゲート電極）２２とｎＭＯＳトランジ
スタ１０１のサブゲート電極（第１のサブゲート電極）
２３とが接続されていることを特徴としている。その他
の構成は、ｐＭＯＳトランジスタ１０２のソース電極４
７は、電源接続端子６２を介して、電源ラインに接続さ
れ、ｎＭＯＳトランジスタ１０１のソース電極４５は、
グランド接続端子６１を介して、グランドラインに接続
されている。
タ１０１のドレイン領域（第１のドレイン領域）４２と
ｐＭＯＳトランジスタ１０２のドレイン領域（第２のド
レイン領域）４４とが接続されて、ｎＭＯＳトランジス
タ１０１とｐＭＯＳトランジスタ１０２とが縦続接続さ
れている。そして、ｎＭＯＳトランジスタ１０１のゲー
ト電極（第１のゲート電極）２１とｐＭＯＳトランジス
タ１０２のサブゲート電極（第２のサブゲート電極）２
４とが接続され、かつｐＭＯＳトランジスタ１０２のゲ
ート電極（第２のゲート電極）２２とｎＭＯＳトランジ
スタ１０１のサブゲート電極（第１のサブゲート電極）
２３とが接続されていることを特徴としている。その他
の構成は、ｐＭＯＳトランジスタ１０２のソース電極４
７は、電源接続端子６２を介して、電源ラインに接続さ
れ、ｎＭＯＳトランジスタ１０１のソース電極４５は、
グランド接続端子６１を介して、グランドラインに接続
されている。
【００４９】次に、図１３を参照して、この形態のＣＭ
ＯＳインバータの動作について説明する。ｎＭＯＳトラ
ンジスタ１０１のゲート電極２１に入力されるパルス信
号ＶＩＮ ＮのローレベルをＶＳＳとし、ハイレベルをＶ
ＮＨとする。また、ｐＭＯＳトランジスタ１０２のゲー
ト電極に入力されるパルス信号ＶＩＮＰのローレベルを
Ｖ ＰＬとし、ハイレベルをＶＤＤとする。ここで、ｎＭ
ＯＳトランジスタ１０１のゲート電極２１に入力される
パルス信号がローレベルＶＳＳであり、かつｐＭＯＳト
ランジスタ１０２のゲート電極２２に入力されるパルス
信号がローレベルＶＰＬである時には、ｎＭＯＳトラン
ジスタ１０１はオフ状態、ｐＭＯＳトランジスタ１０２
はオン状態となる。このとき、ｐＭＯＳトランジスタ１
０２のサブゲート電極２４の電位はＶＳＳになり、ｎＭ
ＯＳトランジスタのサブゲート電極２３の電位はＶＰＬ
になる。
ＯＳインバータの動作について説明する。ｎＭＯＳトラ
ンジスタ１０１のゲート電極２１に入力されるパルス信
号ＶＩＮ ＮのローレベルをＶＳＳとし、ハイレベルをＶ
ＮＨとする。また、ｐＭＯＳトランジスタ１０２のゲー
ト電極に入力されるパルス信号ＶＩＮＰのローレベルを
Ｖ ＰＬとし、ハイレベルをＶＤＤとする。ここで、ｎＭ
ＯＳトランジスタ１０１のゲート電極２１に入力される
パルス信号がローレベルＶＳＳであり、かつｐＭＯＳト
ランジスタ１０２のゲート電極２２に入力されるパルス
信号がローレベルＶＰＬである時には、ｎＭＯＳトラン
ジスタ１０１はオフ状態、ｐＭＯＳトランジスタ１０２
はオン状態となる。このとき、ｐＭＯＳトランジスタ１
０２のサブゲート電極２４の電位はＶＳＳになり、ｎＭ
ＯＳトランジスタのサブゲート電極２３の電位はＶＰＬ
になる。
【００５０】この場合、サブゲート電圧ＶＰＬを最適化
し、オフセット領域３３を空乏化させて耐圧が最大とな
る電圧にする。この電圧はゲート電圧ＶＩＮＮのローレ
ベルＶＳＳよりも高くなる。これにより、横方向電界の
ピークが、ドレイン領域４２とオフセット領域３３の境
界付近とオフセット領域３３と活性領域３１の境界付近
に分割されるようになり、耐圧が向上する。ｐＭＯＳト
ランジスタ１０２においてはサブゲート電圧がＶＳＳと
等しくなるので、サブゲート電極２４下のオフセット領
域３３に正孔が誘起されてオフセット領域３３の抵抗が
下がり、オン電流が増加する。
し、オフセット領域３３を空乏化させて耐圧が最大とな
る電圧にする。この電圧はゲート電圧ＶＩＮＮのローレ
ベルＶＳＳよりも高くなる。これにより、横方向電界の
ピークが、ドレイン領域４２とオフセット領域３３の境
界付近とオフセット領域３３と活性領域３１の境界付近
に分割されるようになり、耐圧が向上する。ｐＭＯＳト
ランジスタ１０２においてはサブゲート電圧がＶＳＳと
等しくなるので、サブゲート電極２４下のオフセット領
域３３に正孔が誘起されてオフセット領域３３の抵抗が
下がり、オン電流が増加する。
【００５１】一方、ｎＭＯＳトランジスタ１０１のゲー
ト電極２１へのパルス信号がハイレベルＶＮＨであり、
ｐＭＯＳトランジスタ１０２のゲート電極２２へのパル
ス信号がハイレベルＶＤＤである時には、ｎＭＯＳトラ
ンジスタ１０１はオン状態となり、ＰＭＯＳトランジス
タ１０２はオフ状態となる。このとき、ｐＭＯＳトラン
ジスタのサブゲート電位はＶＮＨ、ｎＭＯＳトランジス
タのサブゲート電位はＶＤＤとなる。
ト電極２１へのパルス信号がハイレベルＶＮＨであり、
ｐＭＯＳトランジスタ１０２のゲート電極２２へのパル
ス信号がハイレベルＶＤＤである時には、ｎＭＯＳトラ
ンジスタ１０１はオン状態となり、ＰＭＯＳトランジス
タ１０２はオフ状態となる。このとき、ｐＭＯＳトラン
ジスタのサブゲート電位はＶＮＨ、ｎＭＯＳトランジス
タのサブゲート電位はＶＤＤとなる。
【００５２】この場合、サブゲート電圧ＶＮＨを最適化
し、オフセット領域３４を空乏化させて耐圧が最大とな
る電圧にする。この電圧はゲート電圧ＶＩＮＰのハイレ
ベルＶＤＤよりも低くなる。これにより、オフセット領
域３３に形成される空乏層の幅が広がり、最大電界が低
減するため、耐圧が向上する。ｎＭＯＳトランジスタ１
０１においてはサブゲート電圧がＶＤＤと等しくなるの
で、サブゲート電極２３直下のオフセット領域３３に電
子が誘起されてオフセット領域３３の抵抗が下がりオン
電流が増加する。
し、オフセット領域３４を空乏化させて耐圧が最大とな
る電圧にする。この電圧はゲート電圧ＶＩＮＰのハイレ
ベルＶＤＤよりも低くなる。これにより、オフセット領
域３３に形成される空乏層の幅が広がり、最大電界が低
減するため、耐圧が向上する。ｎＭＯＳトランジスタ１
０１においてはサブゲート電圧がＶＤＤと等しくなるの
で、サブゲート電極２３直下のオフセット領域３３に電
子が誘起されてオフセット領域３３の抵抗が下がりオン
電流が増加する。
【００５３】したがって、この構成によっても、第１及
び第２の実施の形態で説明したと略同様の効果を得るこ
とができる。また、相互のトランジスタ１０１，１０２
のゲート電極２１，２２とサブゲート電極２３，２４に
それぞれ印加する電圧の大小関係を利用して、ゲート電
極２１，２２とサブゲート電極２３，２４を相互に配線
接続することによりレベルシフト回路を用いなくてもよ
いようにしているので、素子構造を簡略化することがで
きる。
び第２の実施の形態で説明したと略同様の効果を得るこ
とができる。また、相互のトランジスタ１０１，１０２
のゲート電極２１，２２とサブゲート電極２３，２４に
それぞれ印加する電圧の大小関係を利用して、ゲート電
極２１，２２とサブゲート電極２３，２４を相互に配線
接続することによりレベルシフト回路を用いなくてもよ
いようにしているので、素子構造を簡略化することがで
きる。
【００５４】以上、この発明の実施の形態を図面により
詳述してきたが、具体的な構成はこの実施の形態に限ら
れるものではなくこの発明の要旨を逸脱しない範囲の設
計変更等があってもこの発明に含まれる。例えば、上記
実施の形態では、ゲート電極とサブゲート電極への入力
信号の供給を別々に行っているが、ゲート電極とサブゲ
ート電極の間をレベルシフト回路で接続し、ゲート電極
とサブゲート電極のうち何れか一方の電極に入力信号を
供給するようにしてもよい。この場合、他の電極にはレ
ベルシフト回路により印加電圧よりも小さい電圧が印加
されることになる。また、サブゲート電極にゲート電圧
とドレイン電圧の間の電圧を印加しているが、当該トラ
ンジスタがオフ状態のときオフセット領域が空乏化し、
オン状態のときオフセット領域にキャリアが誘起される
様な電圧であればよい。
詳述してきたが、具体的な構成はこの実施の形態に限ら
れるものではなくこの発明の要旨を逸脱しない範囲の設
計変更等があってもこの発明に含まれる。例えば、上記
実施の形態では、ゲート電極とサブゲート電極への入力
信号の供給を別々に行っているが、ゲート電極とサブゲ
ート電極の間をレベルシフト回路で接続し、ゲート電極
とサブゲート電極のうち何れか一方の電極に入力信号を
供給するようにしてもよい。この場合、他の電極にはレ
ベルシフト回路により印加電圧よりも小さい電圧が印加
されることになる。また、サブゲート電極にゲート電圧
とドレイン電圧の間の電圧を印加しているが、当該トラ
ンジスタがオフ状態のときオフセット領域が空乏化し、
オン状態のときオフセット領域にキャリアが誘起される
様な電圧であればよい。
【００５５】
【発明の効果】以上説明したように、この発明の構成に
よれば、活性領域とドレイン領域の間に設けられたオフ
セット領域の状態を制御するサブゲート電極を有するサ
ブゲート型絶縁ゲート型電界効果トランジスタの駆動方
法において、ゲート電極に印加する入力信号から独立
し、かつその入力信号と同期したパルス状の入力信号を
サブゲート電極に印加するという基本構成に基づき、ト
ランジスタのオフ状態又はオン状態に合わせてオフセッ
ト領域を空乏化し、あるいは反転させてキャリアを誘起
させ、高耐圧かつ高速応答を実現できる。
よれば、活性領域とドレイン領域の間に設けられたオフ
セット領域の状態を制御するサブゲート電極を有するサ
ブゲート型絶縁ゲート型電界効果トランジスタの駆動方
法において、ゲート電極に印加する入力信号から独立
し、かつその入力信号と同期したパルス状の入力信号を
サブゲート電極に印加するという基本構成に基づき、ト
ランジスタのオフ状態又はオン状態に合わせてオフセッ
ト領域を空乏化し、あるいは反転させてキャリアを誘起
させ、高耐圧かつ高速応答を実現できる。
【００５６】また、ドレインを共通にしてｎ型絶縁ゲー
ト型電界効果トランジスタとｐ型絶縁ゲート型電界効果
トランジスタとを縦続接続したサブゲート型絶縁ゲート
型電界効果トランジスタ及びその駆動方法において、相
互のトランジスタ間でゲート電極とサブゲート電極とを
接続することにより、一方のトランジスタのゲート電極
及びサブゲート電極に同期したパルス状の入力信号を印
加するだけで両方のトランジスタのオフ状態又はオン状
態に合わせてオフセット領域を空乏化し、あるいは反転
させてキャリアを誘起させ、高耐圧かつ高速応答を実現
することができる。
ト型電界効果トランジスタとｐ型絶縁ゲート型電界効果
トランジスタとを縦続接続したサブゲート型絶縁ゲート
型電界効果トランジスタ及びその駆動方法において、相
互のトランジスタ間でゲート電極とサブゲート電極とを
接続することにより、一方のトランジスタのゲート電極
及びサブゲート電極に同期したパルス状の入力信号を印
加するだけで両方のトランジスタのオフ状態又はオン状
態に合わせてオフセット領域を空乏化し、あるいは反転
させてキャリアを誘起させ、高耐圧かつ高速応答を実現
することができる。
【図１】この発明の第１の実施の形態であるｎＭＯＳト
ランジスタの構成を示す断面図である。
ランジスタの構成を示す断面図である。
【図２】同ｎＭＯＳトランジスタを用いたｎＭＯＳイン
バータの回路図である。
バータの回路図である。
【図３】同ｎＭＯＳインバータの動作を示すタイミング
チャートである。
チャートである。
【図４】この発明の第２の実施の形態であるｐＭＯＳト
ランジスタの構成を示す断面図である。
ランジスタの構成を示す断面図である。
【図５】同ｐＭＯＳトランジスタを用いたｐＭＯＳイン
バータの回路図である。
バータの回路図である。
【図６】同ｐＭＯＳインバータの動作を示すタイミング
チャートである。
チャートである。
【図７】図７は、この発明の第３の実施の形態であるサ
ブゲート型のＣＭＯＳインバータの構成を示す断面図で
ある。
ブゲート型のＣＭＯＳインバータの構成を示す断面図で
ある。
【図８】同ＣＭＯＳインバータの回路図である。
【図９】同ＣＭＯＳインバータの動作を示すタイミング
チャートである。
チャートである。
【図１０】この発明の第４の実施の形態であるＣＭＯＳ
インバータの動作を示すタイミングチャートである。
インバータの動作を示すタイミングチャートである。
【図１１】この発明の第５の実施の形態であるＣＭＯＳ
インバータの動作を示すタイミングチャートである。
インバータの動作を示すタイミングチャートである。
【図１２】この発明の第６の実施の形態であるＣＭＯＳ
インバータの回路図である。
インバータの回路図である。
【図１３】同ＣＭＯＳインバータの動作を示すタイミン
グチャートである。
グチャートである。
【図１４】従来におけるｎＭＯＳトランジスタの構造を
示す断面図である。
示す断面図である。
【図１５】同ｎＭＯＳトランジスタを用いたｎＭＯＳイ
ンバータの回路図である。
ンバータの回路図である。
【図１６】同ｎＭＯＳインバータの動作を示すタイミン
グチャートである。
グチャートである。
１１ 絶縁性基板 １２ 半導体層（第１の半導体層） １３ 半導体層（第２の半導体層） ２１ ゲート電極（第１のゲート電極） ２２ ゲート電極（第２のゲート電極） ２３ サブゲート電極（第１のサブゲート電極） ２４ サブゲート電極（第２のサブゲート電極） ３１ 活性領域（第１の活性領域） ３２ 活性領域（第２の活性領域） ３３ オフセット領域（第１のオフセット領域） ３４ オフセット領域（第２のオフセット領域） ５１ 第１の層間絶縁膜 ５２ 第２の層間絶縁膜 １０１ ｎＭＯＳトランジスタ １０２ ｐＭＯＳトランジスタ ＶＤＤ 電源電圧（ハイレベル） ＶＳＳ グランド電圧 ＶＯＵＴ 出力 ＶＮ，ＶＰ ゲート電圧 ＶＦＮ，ＶＦＰ サブゲート電圧
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/8234 H01L 27/088 H03K 19/0944
Claims (16)
- 【請求項１】 電流流路に沿ってソース領域と、活性領
域と、オフセット領域と、ドレイン領域とが設けられた
半導体層と、前記活性領域上のゲート絶縁膜の上に形成
されたゲート電極と、前記ゲート電極から前記オフセッ
ト領域にかけて、かつサブゲート絶縁膜を挟んで少なく
とも前記ゲート電極の端部及び該ゲート電極の端部に隣
接する前記オフセット領域の一部を覆うように形成され
たサブゲート電極を有する電界効果トランジスタを駆動
する方法であって、 前記ゲート電極にパルス状の入力信号を印加するととも
に、前記ゲート電極への入力信号から独立し、前記ゲー
ト電極への入力信号と同期した極性の等しいパルス状の
入力信号を前記サブゲート電極に印加することを特徴と
する電界効果トランジスタの駆動方法。 - 【請求項２】 前記サブゲート電極に印加する入力信号
の電圧レベルと前記ゲート電極への入力信号の電圧レベ
ルが異なることを特徴とする請求項１記載の電界効果ト
ランジスタの駆動方法。 - 【請求項３】 前記電界効果トランジスタのソース領域
及びドレイン領域はｎ導電型であり、前記電界効果トラ
ンジスタのオフ状態において前記サブゲート電極に印加
する入力信号のローレベルが前記ゲート電極に印加する
パルス信号のローレベルより高く、かつ前記電界効果ト
ランジスタのオン状態において前記サブゲート電極に印
加する入力信号のハイレベルが前記ゲート電極に印加す
る入力信号のハイレベルより高いことを特徴とする請求
項２記載の電界効果トランジスタの駆動方法。 - 【請求項４】 前記電界効果トランジスタのオフ状態に
おいて前記サブゲート電極に印加する入力信号のローレ
ベルが、前記オフセット領域が空乏化する電圧であり、
前記電界効果トランジスタのオン状態において前記サブ
ゲート電極に印加する入力信号のハイレベルが、少なく
とも前記オフセット領域にｎ型導電層が形成される電圧
であることを特徴とする請求項３記載の電界効果トラン
ジスタの駆動方法。 - 【請求項５】 前記電界効果トランジスタのソース領域
及びドレイン領域はｐ導電型であり、前記電界効果トラ
ンジスタのオフ状態において前記サブゲート電極に印加
する入力信号のハイレベルが前記ゲート電極に印加する
パルス信号のハイレベルより低く、かつ前記電界効果ト
ランジスタのオン状態において前記サブゲート電極に印
加する入力信号のローレベルが前記ゲート電極に印加す
る入力信号のローレベルより低いことを特徴とする請求
項２記載の電界効果トランジスタの駆動方法。 - 【請求項６】 前記電界効果トランジスタのオフ状態に
おいて前記サブゲート電極に印加する入力信号のハイレ
ベルが、前記オフセット領域が空乏化する電圧であり、
かつ、前記電界効果トランジスタのオン状態において前
記サブゲート電極に印加する入力信号のローレベルが、
前記オフセット領域にｐ型導電層が形成される電圧であ
ることを特徴とする請求項５記載の電界効果トランジス
タの駆動方法。 - 【請求項７】 電流流路に沿ってｎ型の第１のソース領
域と、第１の活性領域と、第１のオフセット領域と、ｎ
型の第１のドレイン領域とが設けられた第１の半導体層
と、前記第１の活性領域上の第１のゲート絶縁膜の上に
形成された第１のゲート電極と、前記第１のゲート電極
から前記第１のオフセット領域にかけて、かつ第１のサ
ブゲート絶縁膜を挟んで少なくとも前記第１のゲート電
極の端部及び該第１のゲート電極の端部に隣接する前記
第１のオフセット領域の一部領域を覆うように形成され
た第１のサブゲート電極を有するｎ型電界効果トランジ
スタと、 電流流路に沿ってｐ型の第２のソース領域と、第２の活
性領域と、第２のオフセット領域と、ｐ型の第２のドレ
イン領域とが設けられた第２の半導体層と、前記第２の
活性領域上の第２のゲート絶縁膜の上に形成された第２
のゲート電極と、前記第２のゲート電極から前記第２の
オフセット領域にかけて、かつ第２のサブゲート絶縁膜
を挟んで少なくとも前記第２のゲート電極の端部及び該
第２のゲート電極の端部に隣接する前記第２のオフセッ
ト領域の一部領域を覆うように形成された第２のサブゲ
ート電極を有するｐ型電界効果トランジスタとを有し、 前記ｎ型電界効果トランジスタと前記ｐ型電界効果トラ
ンジスタとが前記第１のドレイン領域と前記第２のドレ
イン領域とを接続して縦続接続され、 前記第１のゲート電極と前記第２のサブゲート電極とが
接続され、かつ前記第２のゲート電極と前記第１のサブ
ゲート電極とが接続されていることを特徴とする電界効
果トランジスタ。 - 【請求項８】 請求項７記載の電界効果トランジスタを
駆動する方法であって、 前記第１のゲート電極又は前記第２のサブゲート電極に
パルス状の入力信号を印加するとともに、前記第１のゲ
ート電極又は前記第２のサブゲート電極への入力信号か
ら独立し、前記第１のゲート電極又は前記第２のサブゲ
ート電極への入力信号と同期したパルス状の入力信号を
前記第２のゲート電極又は前記第１のサブゲート電極に
印加することを特徴とする電界効果トランジスタの駆動
方法。 - 【請求項９】 前記第２のゲート電極又は前記第１のサ
ブゲート電極に印加する入力信号の電圧レベルと前記第
１のゲート電極又は前記第２のサブゲート電極への入力
信号の電圧レベルが異なることを特徴とする請求項８記
載の電界効果トランジスタの駆動方法。 - 【請求項１０】 前記第２のゲート電極又は前記第１の
サブゲート電極に印加する入力信号のローレベルが前記
第１のゲート電極又は前記第２のサブゲート電極に印加
するパルス信号のローレベルより高く、かつ前記第２の
ゲート電極又は前記第１のサブゲート電極に印加する入
力信号のハイレベルが前記第１のゲート電極又は前記第
２のサブゲート電極に印加する入力信号のハイレベルよ
り高いことを特徴とする請求項９記載の電界効果トラン
ジスタの駆動方法。 - 【請求項１１】 前記第１のゲート電極又は前記第２の
サブゲート電極に印加する入力信号のローレベルが、前
記第２のオフセット領域にｐ型導電層が形成され、かつ
前記ｎ型電界効果トランジスタがオフする電圧であり、
前記第２のゲート電極又は前記第１のサブゲート電極に
印加する入力信号のローレベルが、前記第１のオフセッ
ト領域が空乏化し、かつ前記ｐ型電界効果トランジスタ
がオンする電圧であり、前記第１のゲート電極又は前記
第２のサブゲート電極に印加する入力信号のハイレベル
が、前記第２のオフセット領域が空乏化し、かつ前記ｎ
型電界効果トランジスタがオンする電圧であり、前記第
２のゲート電極又は前記第１のサブゲート電極に印加す
る入力信号のハイレベルが、前記第１のオフセット領域
にｎ型導電層が形成され、かつ前記ｐ型電界効果トラン
ジスタがオフする電圧であることを特徴とする請求項１
０記載の電界効果トランジスタの駆動方法。 - 【請求項１２】 電流流路に沿ってｎ型の第１のソース
領域と、第１の活性領域と、第１のオフセット領域と、
ｎ型の第１のドレイン領域とが設けられた第１の半導体
層と、前記第１の活性領域上の第１のゲート絶縁膜の上
に形成された第１のゲート電極と、前記第１のゲート電
極から前記第１のオフセット領域にかけて、かつ第１の
サブゲート絶縁膜を挟んで少なくとも前記第１のゲート
電極の端部及び該第１のゲート電極の端部に隣接する前
記第１のオフセット領域の一部領域を覆うように形成さ
れた第１のサブゲート電極を有するｎ型電界効果トラン
ジスタと、 電流流路に沿ってｐ型の第２のソース領域と、第２の活
性領域と、第２のオフセット領域と、ｐ型の第２のドレ
イン領域とが設けられた第２の半導体層と、前記第２の
活性領域上の第２のゲート絶縁膜の上に形成された第２
のゲート電極と、前記第２のゲート電極から前記第２の
オフセット領域にかけて、かつ第２のサブゲート絶縁膜
を挟んで少なくとも前記第２のゲート電極の端部及び該
第２のゲート電極の端部に隣接する前記第２のオフセッ
ト領域の一部領域を覆うように形成された第２のサブゲ
ート電極を有するｐ型電界効果トランジスタとが前記第
１のドレイン領域と前記第２のドレイン領域とを接続し
て縦続接続された電界効果トランジスタの駆動方法であ
って、 前記第１のゲート電極、前記第１のサブゲート電極、第
２のゲート電極及び前記第２のサブゲート電極に相互に
独立し、かつ同期したパルス状の入力信号を印加するこ
とを特徴とする電界効果トランジスタの駆動方法。 - 【請求項１３】 前記第１のサブゲート電極に印加する
入力信号の電圧レベルと前記第１のゲート電極に印加す
る入力信号の電圧レベルが異なり、かつ前記第２のサブ
ゲート電極に印加する入力信号の電圧レベルと前記第２
のゲート電極への入力信号の電圧レベルが異なることを
特徴とする請求項１２記載の電界効果トランジスタの駆
動方法。 - 【請求項１４】 前記ｎ型電界効果トランジスタがオフ
状態のとき前記ｐ型電界効果トランジスタがオン状態に
あり、前記ｎ型電界効果トランジスタがオン状態のとき
前記ｐ型電界効果トランジスタがオフ状態にあることを
特徴とする請求項１３記載の電界効果トランジスタの駆
動方法。 - 【請求項１５】 前記ｎ型電界効果トランジスタのオフ
状態において前記第１のサブゲート電極に印加する入力
信号のローレベルが前記第１のゲート電極に印加するパ
ルス信号のローレベルより高く、前記ｎ型電界効果トラ
ンジスタのオン状態において前記第１のサブゲート電極
に印加する入力信号のハイレベルが前記第１のゲート電
極に印加する入力信号のハイレベルより高く、前記ｐ型
電界効果トランジスタのオフ状態において前記第２のサ
ブゲート電極に印加する入力信号のハイレベルが前記第
２のゲート電極に印加する入力信号のハイレベルより低
く、かつ前記ｐ型電界効果トランジスタのオン状態にお
いて前記第２のサブゲート電極に印加する入力信号のロ
ーレベルが前記第２のゲート電極に印加する入力信号の
ローレベルより低いことを特徴とする請求項１３又は１
４記載の電界効果トランジスタの駆動方法。 - 【請求項１６】 前記ｎ型電界効果トランジスタのオフ
状態において前記第１のサブゲート電極に印加する入力
信号のローレベルが、前記第１のオフセット領域が空乏
化する電圧であり、前記ｎ型電界効果トランジスタのオ
ン状態において前記第１のサブゲート電極に印加する入
力信号のハイレベルが、少なくとも前記第１のオフセッ
ト領域にｎ型導電層が形成される電圧であり、前記ｐ型
電界効果トランジスタのオフ状態において前記第２のサ
ブゲート電極に印加する入力信号のハイレベルが、前記
第２のオフセット領域が空乏化する電圧であり、前記ｐ
型電界効果トランジスタのオン状態において前記第２の
サブゲート電極に印加する入力信号のローレベルが、前
記第２のオフセット領域にｐ型導電層が形成される電圧
であることを特徴とする請求項１５記載の電界効果トラ
ンジスタの駆動方法。
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|---|---|---|---|
| JP22915598A JP3293563B2 (ja) | 1998-08-13 | 1998-08-13 | 電界効果トランジスタ及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22915598A JP3293563B2 (ja) | 1998-08-13 | 1998-08-13 | 電界効果トランジスタ及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058846A JP2000058846A (ja) | 2000-02-25 |
| JP3293563B2 true JP3293563B2 (ja) | 2002-06-17 |
Family
ID=16887651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22915598A Expired - Lifetime JP3293563B2 (ja) | 1998-08-13 | 1998-08-13 | 電界効果トランジスタ及びその駆動方法 |
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| JP5159289B2 (ja) * | 2007-12-20 | 2013-03-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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-
1998
- 1998-08-13 JP JP22915598A patent/JP3293563B2/ja not_active Expired - Lifetime
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