JPS63179576A - Mos型半導体装置 - Google Patents
Mos型半導体装置Info
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- JPS63179576A JPS63179576A JP62011977A JP1197787A JPS63179576A JP S63179576 A JPS63179576 A JP S63179576A JP 62011977 A JP62011977 A JP 62011977A JP 1197787 A JP1197787 A JP 1197787A JP S63179576 A JPS63179576 A JP S63179576A
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- 239000000758 substrate Substances 0.000 claims abstract description 33
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
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- 230000000694 effects Effects 0.000 description 2
- XUKUURHRXDUEBC-KAYWLYCHSA-N Atorvastatin Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-KAYWLYCHSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【発明の目的〕
(産業上の利用分野)
本発明はMOS型半導体装置に関するもので、特に低電
圧で高速かつ低消費電力の動作が要求される用途に使用
されるものである。
圧で高速かつ低消費電力の動作が要求される用途に使用
されるものである。
(従来の技術)
MOS型半導体装置は良く知られているように第6図に
示すような断面構造を有しており、半導体基板11の表
面にソース(S)12およびドレイン(D)13の高濃
度不純物拡散領域を所定のチトネル間隔だけ離隔して設
け、その上にゲート絶縁膜14を介してゲート(G)電
極15を設けている。このMOS型半導体装置の一般的
な静特性は第7図のグラフに示されており、ゲート電圧
が一定のしきい値電圧vthを超えたときに始めてドレ
イン電流が流れる。
示すような断面構造を有しており、半導体基板11の表
面にソース(S)12およびドレイン(D)13の高濃
度不純物拡散領域を所定のチトネル間隔だけ離隔して設
け、その上にゲート絶縁膜14を介してゲート(G)電
極15を設けている。このMOS型半導体装置の一般的
な静特性は第7図のグラフに示されており、ゲート電圧
が一定のしきい値電圧vthを超えたときに始めてドレ
イン電流が流れる。
従来、MOS型半導体装置においては基板に印加される
電圧はソース電圧あるいはある一定の電圧に固定されそ
の電圧条件におけるしきい値電圧vthは0. 6−1
゜Ovに設定されている。又、電源電圧としては5vが
多く用いられている。
電圧はソース電圧あるいはある一定の電圧に固定されそ
の電圧条件におけるしきい値電圧vthは0. 6−1
゜Ovに設定されている。又、電源電圧としては5vが
多く用いられている。
しかし、素子の微細化が進むにつれて特にnチャネルト
ランジスタでのホットキャリアによる信頼性の低下が顕
著となってきたため電源電圧の低下が必要とされるよう
になっている。例えば、ゲート長0.8μm以下のトラ
ンジスタでは電源電圧は3v程度であることが望ましい
が単に電源電圧を低下させただけでは動作速度の低下を
招くことになる。動作速度の低下を避け、さらに高速化
するにはしきい値電圧を低下させることが有効であるが
、これに伴ってゲート電圧Ovにおけるいわゆるリーク
電流が増加して誤動作を生ずるとともに消費電力も増加
するという問題が発生する。
ランジスタでのホットキャリアによる信頼性の低下が顕
著となってきたため電源電圧の低下が必要とされるよう
になっている。例えば、ゲート長0.8μm以下のトラ
ンジスタでは電源電圧は3v程度であることが望ましい
が単に電源電圧を低下させただけでは動作速度の低下を
招くことになる。動作速度の低下を避け、さらに高速化
するにはしきい値電圧を低下させることが有効であるが
、これに伴ってゲート電圧Ovにおけるいわゆるリーク
電流が増加して誤動作を生ずるとともに消費電力も増加
するという問題が発生する。
(発明が解決しようとする問題点)
このように従来のMOS型半導体装置では素子の微細化
と動作の高速化、消費電力の低下という特性を同時に満
足することができない。
と動作の高速化、消費電力の低下という特性を同時に満
足することができない。
本発明はこのような問題を解決するためになされたもの
で、高速かつ低消費電力のMOS型半導体装置を提供す
ることを目的とする。
で、高速かつ低消費電力のMOS型半導体装置を提供す
ることを目的とする。
(問題点を解決するための手段)
本発明はMOS型半導体装置において基板に対するソー
スの電位をゲートの電位に同期して変化させる電位制御
手段を備えたことを特徴としている。
スの電位をゲートの電位に同期して変化させる電位制御
手段を備えたことを特徴としている。
(作 用)
MOS型トランジスタのしきい値電圧は半導体基板に印
加される電圧により変化することが知られている。第8
図は半導体基板に印加される基板電圧としきい値電圧と
の関係を示すグラフであって、基板電圧の絶対値が増加
するにしたがってしきい値電圧のシフト量が増加する様
子が示されている。例えば、nチャネルMOS型トラン
ジスタでは第8図に示されているように一2vを印加す
ることによりしきい値電圧は約0.5v深くなり、同様
にpチャネルMO8型トランジスタでは2vを印加する
ことによりしきい値電圧は約0.5v深くなる。
加される電圧により変化することが知られている。第8
図は半導体基板に印加される基板電圧としきい値電圧と
の関係を示すグラフであって、基板電圧の絶対値が増加
するにしたがってしきい値電圧のシフト量が増加する様
子が示されている。例えば、nチャネルMOS型トラン
ジスタでは第8図に示されているように一2vを印加す
ることによりしきい値電圧は約0.5v深くなり、同様
にpチャネルMO8型トランジスタでは2vを印加する
ことによりしきい値電圧は約0.5v深くなる。
本発明はこのような現象を利用して、トランジスタが動
作状態にあるときはしきい値電圧を低く、またトランジ
スタがオフ状態に有るときはしきい値電圧を高くしてリ
ーク電流を減少させるように基板に対するソース電位を
変化させるようにしている。したがって高速でかつ消費
電力の少ない半導体素子を得ることができる。
作状態にあるときはしきい値電圧を低く、またトランジ
スタがオフ状態に有るときはしきい値電圧を高くしてリ
ーク電流を減少させるように基板に対するソース電位を
変化させるようにしている。したがって高速でかつ消費
電力の少ない半導体素子を得ることができる。
(実施例)
第1図は本発明にかかる半導体装置の一実施例の構成を
示す回路図であり、ここではCMO8を例にとりで説明
する。
示す回路図であり、ここではCMO8を例にとりで説明
する。
pチャネルMO8型トランジスタP1のゲートにはnチ
ャネルMOS型トランジスタN2およびN 並びに抵抗
RおよびR3aよりなる2段3 2a のインバータが接続され、両抵抗には例えばチャージポ
ンプを利用した電圧供給回路1から7vのバイアス電圧
が供給されている。同様にnチャネルMOS型トランジ
スタのゲートにはpチャネルMOS型トランジスタP
およびP3ならびに抵抗RおよびR3bよりなる2段の
インバータb が接続され、両抵抗には電圧供給回路2より一2vのバ
イアス電圧が供給されている。また、抵抗Rとトランジ
スタN3の接続点はpチャネa ルMO8型トランジスタP1の基板に接続されており、
同様に抵抗R3bとトランジスタP3の接読点はnチャ
ネルMOS型トランジスタN1の基板に接続されている
。ここで使用される2段インバータのうち1段目は通常
用いられる増幅率βの大きいインバータで良いが、2段
目のインバータは負荷抵抗RおよびR3bの値を次のよ
うにa 設定しておく必要がある。
ャネルMOS型トランジスタN2およびN 並びに抵抗
RおよびR3aよりなる2段3 2a のインバータが接続され、両抵抗には例えばチャージポ
ンプを利用した電圧供給回路1から7vのバイアス電圧
が供給されている。同様にnチャネルMOS型トランジ
スタのゲートにはpチャネルMOS型トランジスタP
およびP3ならびに抵抗RおよびR3bよりなる2段の
インバータb が接続され、両抵抗には電圧供給回路2より一2vのバ
イアス電圧が供給されている。また、抵抗Rとトランジ
スタN3の接続点はpチャネa ルMO8型トランジスタP1の基板に接続されており、
同様に抵抗R3bとトランジスタP3の接読点はnチャ
ネルMOS型トランジスタN1の基板に接続されている
。ここで使用される2段インバータのうち1段目は通常
用いられる増幅率βの大きいインバータで良いが、2段
目のインバータは負荷抵抗RおよびR3bの値を次のよ
うにa 設定しておく必要がある。
N 3 P 3 5
ただし、N およびP3はそれぞれのトランジスタが動
作している時の抵抗値である。これは、2段目のインバ
ータはその出力電圧がゲート電圧に応じて電圧発生回路
で発生する電圧の間を変動する必要があるためである。
作している時の抵抗値である。これは、2段目のインバ
ータはその出力電圧がゲート電圧に応じて電圧発生回路
で発生する電圧の間を変動する必要があるためである。
この結果、ゲート電圧がインバータに印加されたときは
ソース電圧と同電圧が基板に印加され、またゲート電圧
がインバータに印加されないときは電圧供給回路から出
力されたバイアス電圧が基板に印加されることになる。
ソース電圧と同電圧が基板に印加され、またゲート電圧
がインバータに印加されないときは電圧供給回路から出
力されたバイアス電圧が基板に印加されることになる。
この様子は第2図に示されており、ゲート電圧V と基
板電圧v、ubとは互いに逆相となっている。
板電圧v、ubとは互いに逆相となっている。
このようにすることにより、トランジスタが動作中は基
板電位がソース電位となっているためしきい値電圧が低
く動作の高速化が図られる。これに対し、トラン、ジス
タがオフであるときは電圧供給回路によってバイアス電
圧が基板に印加されるため、しきい値は高ズなってリー
ク電流の発生を押える。
板電位がソース電位となっているためしきい値電圧が低
く動作の高速化が図られる。これに対し、トラン、ジス
タがオフであるときは電圧供給回路によってバイアス電
圧が基板に印加されるため、しきい値は高ズなってリー
ク電流の発生を押える。
第3図はしきい値電圧vthに対するドレイン電流1d
sの関係を示すグラフであって、ドレインに3vを印加
した場合を表わしている。同図によれば、本発明を適用
することによりトランジスタがONとなっているときの
しきい値Vtはnチャネルトランジスタでは0.IV、
pチャネルトランジスタでは一〇、1vとなるため、ド
レイン電流1dsは通常のしきい値電圧が0.8v程度
のトランジスタに比べ40%程度増加することがわかる
。
sの関係を示すグラフであって、ドレインに3vを印加
した場合を表わしている。同図によれば、本発明を適用
することによりトランジスタがONとなっているときの
しきい値Vtはnチャネルトランジスタでは0.IV、
pチャネルトランジスタでは一〇、1vとなるため、ド
レイン電流1dsは通常のしきい値電圧が0.8v程度
のトランジスタに比べ40%程度増加することがわかる
。
一方、基板バイアスを印加することにより前述したよう
なしきい値の上昇の他しきい値電圧以下の領域における
電流変化率Sが増加する(第4図)。ここでSはしきい
値電圧以下の領域で電流を1桁減少するのに要する電圧
変化量であり、Sが小さいほど電流が急峻に変化するこ
とになり、リーク電流が減少する。従って、基板バイア
スとしてnチャネルトランジスタに一2V、あるいはp
チャネルとらに+2v程度を印加することによりしきい
値電圧は±0.IVから±0.6vまで増加することに
なり、従来のしきい値電圧±0.8vの通常のトランジ
スタとほぼ同程度のリーク電流が得られることになる。
なしきい値の上昇の他しきい値電圧以下の領域における
電流変化率Sが増加する(第4図)。ここでSはしきい
値電圧以下の領域で電流を1桁減少するのに要する電圧
変化量であり、Sが小さいほど電流が急峻に変化するこ
とになり、リーク電流が減少する。従って、基板バイア
スとしてnチャネルトランジスタに一2V、あるいはp
チャネルとらに+2v程度を印加することによりしきい
値電圧は±0.IVから±0.6vまで増加することに
なり、従来のしきい値電圧±0.8vの通常のトランジ
スタとほぼ同程度のリーク電流が得られることになる。
なお、以上の説明はトランジスタのソース、ドレイン、
ゲートおよび基板にそれぞれ独立して電圧をかけられる
ことが前提となっている。しがしながら、一般にトラン
ジスタ毎に基板にバイアスをかけるのは困難であり、バ
イアス電圧をかけるために構造上の変形が必要になる場
合もある。
ゲートおよび基板にそれぞれ独立して電圧をかけられる
ことが前提となっている。しがしながら、一般にトラン
ジスタ毎に基板にバイアスをかけるのは困難であり、バ
イアス電圧をかけるために構造上の変形が必要になる場
合もある。
ところで、CMO8型半導体装置においてはnチャネル
トランジスタおよびpチャネルトランジスタを有してい
るが、高速化の観点からはいずれか一方のトランジスタ
のみを高速化すれば十分である場合が多い。一般的には
pチャネルトランジスタの方がnチャネルトランジスタ
よりも電流駆動能力が小さいのでpチャネルトランジス
タに本発明を適用すればよい。
トランジスタおよびpチャネルトランジスタを有してい
るが、高速化の観点からはいずれか一方のトランジスタ
のみを高速化すれば十分である場合が多い。一般的には
pチャネルトランジスタの方がnチャネルトランジスタ
よりも電流駆動能力が小さいのでpチャネルトランジス
タに本発明を適用すればよい。
第5図は本発明をCMO3型半導体装置に適用した実施
例を示す断面図であって、フィールド酸化膜23により
囲まれた基板21にはnウェル22が設けられており、
その表面にウェルからの引出し部であるn型不純物高濃
度拡散領域24、p型不純物高濃度拡散領域であるソー
ス領域25および26が設けられている。これらの各領
域からの引出し電極A、B、C,Dをそれぞれ設けるこ
とにより各領域に独立に電圧を印加できることになる。
例を示す断面図であって、フィールド酸化膜23により
囲まれた基板21にはnウェル22が設けられており、
その表面にウェルからの引出し部であるn型不純物高濃
度拡散領域24、p型不純物高濃度拡散領域であるソー
ス領域25および26が設けられている。これらの各領
域からの引出し電極A、B、C,Dをそれぞれ設けるこ
とにより各領域に独立に電圧を印加できることになる。
同様にpチャネルMO8型トランジスタのみの基板電圧
を変化させるようにするにはpウェルを設けるようにす
ればよい。
を変化させるようにするにはpウェルを設けるようにす
ればよい。
さらに、本発明は絶縁物上に半導体装置が形成されたい
わゆるSOI (Si 1icon 0nInsul
ator)あるいはSO3(Si 11con On
5apphire)構造にも適用でき、この場合、
nチャネルおよびpチャネルの両トランジスタの各領域
の電圧を制御できるため、任意のトランジスタに基板バ
イアスを印加できることになる。
わゆるSOI (Si 1icon 0nInsul
ator)あるいはSO3(Si 11con On
5apphire)構造にも適用でき、この場合、
nチャネルおよびpチャネルの両トランジスタの各領域
の電圧を制御できるため、任意のトランジスタに基板バ
イアスを印加できることになる。
以上説明したように、本発明によれば、電位制御手段を
用いて半導体基板に対するソース電位をゲート電位に同
期して変化させるようにし、トランジスタの動作時はし
きい値を低く、オフ時はしきい値を高くするようにして
いるので、高速でかつ消費電力の少ない半導体装置を得
ることができる。
用いて半導体基板に対するソース電位をゲート電位に同
期して変化させるようにし、トランジスタの動作時はし
きい値を低く、オフ時はしきい値を高くするようにして
いるので、高速でかつ消費電力の少ない半導体装置を得
ることができる。
第1図は本発明の一実施例を示す口路図、第2図は基板
電圧の坐化を示す波形図、第3図および第4図は本発明
の作用を示すグラフ、第5図は本発明を適用するCMO
S型半導体装置の断面構造図、第6図は従来の一般的な
MO5型半導体装置の構造を示す断面図、第7v4はゲ
ート電圧とドレイン電流の関係を示すグラフ、第8図は
基板電圧としきい値電圧の関係を示すグラフである。 1.2・・・電圧供給回路、11.21・・・半導体基
板、12.25・・・ソース、13.26・・・ドレイ
ン、15.28・・・ゲート。 出願人代理人 佐 藤 −雄 第1図 第2図
電圧の坐化を示す波形図、第3図および第4図は本発明
の作用を示すグラフ、第5図は本発明を適用するCMO
S型半導体装置の断面構造図、第6図は従来の一般的な
MO5型半導体装置の構造を示す断面図、第7v4はゲ
ート電圧とドレイン電流の関係を示すグラフ、第8図は
基板電圧としきい値電圧の関係を示すグラフである。 1.2・・・電圧供給回路、11.21・・・半導体基
板、12.25・・・ソース、13.26・・・ドレイ
ン、15.28・・・ゲート。 出願人代理人 佐 藤 −雄 第1図 第2図
Claims (1)
- 【特許請求の範囲】 1、半導体基板、ソース、ドレイン、ゲートの各領域の
電圧を独立に制御するようにしてなるMOS型半導体装
置において、半導体基板に対するソースの電位をゲート
の電位に同期して変化させる電位制御手段を備えたこと
を特徴とするMOS型半導体装置。 2、半導体基板に対するソース電位をゲート電位と逆相
で変化させるようにしたことを特徴とする特許請求の範
囲第1項記載のMOS型半導体装置。 3、電位制御手段がチャージポンプ回路を有するもので
ある特許請求の範囲第1項記載のMOS型半導体装置。 4、半導体装置がCMOS型であり、電位制御手段がp
チャネルトランジスタおよびnチャネルトランジスタの
少なくとも一方に設けられていることを特徴とする特許
請求の範囲第1項乃至第3項のいずれかに記載のMOS
型半導体装置。 5、半導体基板領域が絶縁基板上に形成された半導体層
である特許請求の範囲第1項記載のMOS型半導体装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62011977A JPH065747B2 (ja) | 1987-01-21 | 1987-01-21 | Mos型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62011977A JPH065747B2 (ja) | 1987-01-21 | 1987-01-21 | Mos型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63179576A true JPS63179576A (ja) | 1988-07-23 |
JPH065747B2 JPH065747B2 (ja) | 1994-01-19 |
Family
ID=11792664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62011977A Expired - Fee Related JPH065747B2 (ja) | 1987-01-21 | 1987-01-21 | Mos型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH065747B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5672995A (en) * | 1993-11-15 | 1997-09-30 | Matsushita Electric Industrial Co., Ltd. | High speed mis-type intergrated circuit with self-regulated back bias |
US5777369A (en) * | 1996-07-16 | 1998-07-07 | Winbond Electronics Corporation | Bit-line pull-up circuit or static random access memory (SRAM) devices |
WO2001050536A1 (fr) * | 2000-01-07 | 2001-07-12 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur, son procede de fabrication et dispositif de traitement de l'information |
USRE37593E1 (en) | 1988-06-17 | 2002-03-19 | Hitachi, Ltd. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
JP2005072599A (ja) * | 2003-08-27 | 2005-03-17 | Internatl Business Mach Corp <Ibm> | 無負荷nmos4トランジスタ・ダイナミック・デュアルvtsramセル |
JP2006173640A (ja) * | 1993-12-03 | 2006-06-29 | Renesas Technology Corp | 半導体記憶装置 |
USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
-
1987
- 1987-01-21 JP JP62011977A patent/JPH065747B2/ja not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
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US6825528B2 (en) | 2000-01-07 | 2004-11-30 | Sharp Kabushiki Kaisha | Semiconductor device, method of manufacture thereof, and information processing device |
US7176526B2 (en) | 2000-01-07 | 2007-02-13 | Sharp Kabushiki Kaisha | Semiconductor device, method for producing the same, and information processing apparatus |
JP2005072599A (ja) * | 2003-08-27 | 2005-03-17 | Internatl Business Mach Corp <Ibm> | 無負荷nmos4トランジスタ・ダイナミック・デュアルvtsramセル |
JP4558410B2 (ja) * | 2003-08-27 | 2010-10-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 無負荷4tsramセルのメモリをアクセスする方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH065747B2 (ja) | 1994-01-19 |
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