JPH01282924A - トライステートインバータ及びそれを用いたフリップフロップ - Google Patents
トライステートインバータ及びそれを用いたフリップフロップInfo
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- JPH01282924A JPH01282924A JP63111920A JP11192088A JPH01282924A JP H01282924 A JPH01282924 A JP H01282924A JP 63111920 A JP63111920 A JP 63111920A JP 11192088 A JP11192088 A JP 11192088A JP H01282924 A JPH01282924 A JP H01282924A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、薄膜トランジスタ（以下、ＴＰＴと略記する
。）を用いて形成された集積回路に含まれるトライステ
ートインバータ（以下、ＴＳインバータと略記する。）
及びそれを用いたフリップフロップに関する。
。）を用いて形成された集積回路に含まれるトライステ
ートインバータ（以下、ＴＳインバータと略記する。）
及びそれを用いたフリップフロップに関する。
［従来の技術Ｊ
単結晶シリコン基板に形成された従来のＴＳインバータ
は第８図に示す様に構成されていた。同図において、１
及び２はＰ形ＭＯＳ）−ランジスタ、３及び４はＮ形Ｍ
ＯＩ−ランジスタ、７は入力端子、８は出力端子であり
、端子５は正電源端子６はグラウンドに接続される様に
構成されていた。
は第８図に示す様に構成されていた。同図において、１
及び２はＰ形ＭＯＳ）−ランジスタ、３及び４はＮ形Ｍ
ＯＩ−ランジスタ、７は入力端子、８は出力端子であり
、端子５は正電源端子６はグラウンドに接続される様に
構成されていた。
〔発明が解決しようとする課題１
第８図に示したＴＳインバータは４素子で構成されてお
りＣＭＯＳのＴＳインバータとしては最少の素子数で実
現されたものである。しかし、第８図の構造のＴＳイン
バータをＴＰＴで構成した場合法の問題が生ずる。第８
図において、出力端子８にハイレベルの出力を得る時Ｐ
形ＴＦＴ１とＰ形ＴＦＴ２が同時にオンしている必要が
ある。
りＣＭＯＳのＴＳインバータとしては最少の素子数で実
現されたものである。しかし、第８図の構造のＴＳイン
バータをＴＰＴで構成した場合法の問題が生ずる。第８
図において、出力端子８にハイレベルの出力を得る時Ｐ
形ＴＦＴ１とＰ形ＴＦＴ２が同時にオンしている必要が
ある。
ローレベルの出力を得る時も同様で二個の直列接続され
たＴＰＴ３及び４が同時にオンする必要がある。一方、
シリコン薄膜によるＴＰＴは一般にオン電流が低くその
易動度は高々単結晶シリコンによるＦＥＴのそれの十分
の−である。このため、上述の様な直列接続された二個
のＴＰＴの等価オン抵抗は益々高くなり端子８に接続さ
れる負荷に対する駆動能力が低下してしまう。
たＴＰＴ３及び４が同時にオンする必要がある。一方、
シリコン薄膜によるＴＰＴは一般にオン電流が低くその
易動度は高々単結晶シリコンによるＦＥＴのそれの十分
の−である。このため、上述の様な直列接続された二個
のＴＰＴの等価オン抵抗は益々高くなり端子８に接続さ
れる負荷に対する駆動能力が低下してしまう。
本発明は上述の課題を解決し、負荷駆動能力に優れたＴ
Ｓインバータ及びそれを用いたフリップフロップを提供
することを目的とする。
Ｓインバータ及びそれを用いたフリップフロップを提供
することを目的とする。
【課題を解決するための手段］
本発明は、シリコン薄膜により形成されたトライステー
トインバータにおいて、Ｐ形に不純物ドープされた第一
の領域を不純物ドープされない第二の領域とＮ形に不純
物ドープされた第三の領域とから成るシリコン薄膜層と
、ゲート絶縁膜層を介して該シリコン薄膜層に対向して
設けられたゲート導電膜層とを備え該ゲート導電膜層は
前記第一の領域又は第二の領域に接続されて成る薄膜ダ
イオードを備えたトライステートインバータであって、
第一の端子と第二の端子の間に薄膜ダイオード、Ｐ形薄
膜トランジスタ、Ｎ形薄膜トランジスタ、薄膜ダイオー
ドの４素子がこの順序で直列接続されて成ることを特徴
とするトライステートインバータ及び、第一項記載のト
ライステートインバータを構成要素とし、該トライステ
ートインバータの第一の端子と第二の端子の間にクロッ
クが供給される様に構成されて成ることを特徴とするフ
リップフロップを提供することによって前述の課題を解
決する。
トインバータにおいて、Ｐ形に不純物ドープされた第一
の領域を不純物ドープされない第二の領域とＮ形に不純
物ドープされた第三の領域とから成るシリコン薄膜層と
、ゲート絶縁膜層を介して該シリコン薄膜層に対向して
設けられたゲート導電膜層とを備え該ゲート導電膜層は
前記第一の領域又は第二の領域に接続されて成る薄膜ダ
イオードを備えたトライステートインバータであって、
第一の端子と第二の端子の間に薄膜ダイオード、Ｐ形薄
膜トランジスタ、Ｎ形薄膜トランジスタ、薄膜ダイオー
ドの４素子がこの順序で直列接続されて成ることを特徴
とするトライステートインバータ及び、第一項記載のト
ライステートインバータを構成要素とし、該トライステ
ートインバータの第一の端子と第二の端子の間にクロッ
クが供給される様に構成されて成ることを特徴とするフ
リップフロップを提供することによって前述の課題を解
決する。
〔実 施 例］
以下、図面に従って本発明の実施例を詳細に説明する。
第１図は本発明のＴＳインバータの構成例を示したもの
である。第１図の説明に先立って、該ＴＳインバータの
重要な構成要素である薄膜ダイオード（以下、ＴＦＤと
略記する）に関し第４図、第５図、第６図、第７図を用
いて説明する。
である。第１図の説明に先立って、該ＴＳインバータの
重要な構成要素である薄膜ダイオード（以下、ＴＦＤと
略記する）に関し第４図、第５図、第６図、第７図を用
いて説明する。
第４図（ａ）におい１．１１は絶縁基板、１２はシリコ
ン薄膜層のＰ形に不純物ドープされた第一の領域、１３
はシリコン薄膜層の不純物ドープされない第二の領域、
１４はシリコン薄膜層のＮ形に不純物ドープされた第三
の領域、１５は該シリコン薄膜層（１２，１３，１４）
に接する様にして設けられたゲート絶縁膜層、１６は前
記ゲート絶縁膜層に接する様に設けられたゲート導電膜
層、１７は層間絶縁膜層、１８及び１９は配線層である
。同図はゲート導電膜層１６が前記第一の領域１２及び
第二の領域１３のいずれにも接続されないＴＰＴの状態
を示している。該ゲート導電膜層１６を適切な定電位に
保つように接続してＴＦＤを形成することも可能である
。
ン薄膜層のＰ形に不純物ドープされた第一の領域、１３
はシリコン薄膜層の不純物ドープされない第二の領域、
１４はシリコン薄膜層のＮ形に不純物ドープされた第三
の領域、１５は該シリコン薄膜層（１２，１３，１４）
に接する様にして設けられたゲート絶縁膜層、１６は前
記ゲート絶縁膜層に接する様に設けられたゲート導電膜
層、１７は層間絶縁膜層、１８及び１９は配線層である
。同図はゲート導電膜層１６が前記第一の領域１２及び
第二の領域１３のいずれにも接続されないＴＰＴの状態
を示している。該ゲート導電膜層１６を適切な定電位に
保つように接続してＴＦＤを形成することも可能である
。
第４図（ｂ）は、同図（ａ）においてゲート導電膜層１
６を第一の領域１２に配線層２０を介して接続して成る
ＴＦＤを示したものである。この構造によると第一の領
域１２が第三の領域１４よりも一定電圧（第４図（ａ）
に示されるＴＰＴのしきい値に略等しい電圧）以上高電
位となった時にＴＦＤはオンし、それ以外の時ＴＦＤは
オフする。
６を第一の領域１２に配線層２０を介して接続して成る
ＴＦＤを示したものである。この構造によると第一の領
域１２が第三の領域１４よりも一定電圧（第４図（ａ）
に示されるＴＰＴのしきい値に略等しい電圧）以上高電
位となった時にＴＦＤはオンし、それ以外の時ＴＦＤは
オフする。
第４図（Ｃ）は、同図（ａ）においてゲート導電膜層１
６を第二の領域１４に配線層２３を介して接続して成る
ＴＦＤを示したものである。第４図（ｂ）のＴＦＤ同様
第三の領域が第一の領域よりも一定電圧以上低電位に置
かれた時のみＴＦＤはオンする。
６を第二の領域１４に配線層２３を介して接続して成る
ＴＦＤを示したものである。第４図（ｂ）のＴＦＤ同様
第三の領域が第一の領域よりも一定電圧以上低電位に置
かれた時のみＴＦＤはオンする。
第５図に、上述のＴＦＤの製造プロセスフローの一例を
、同一基板上に形成されたドライバー回路等の構成要素
を成す相補形金属酸化膜半導体（以下、ＣＭＯＳと略記
する）構造のＴＰＴのそれと対比しつつ示す、同図にお
いて、破線で分けられた４３がＰ形ＴＦＴの製造プロセ
スフロー、４４がＮ形ＴＦＴの製造プロセスフロー、４
５がＴＦＤの製造プロセスフローである。
、同一基板上に形成されたドライバー回路等の構成要素
を成す相補形金属酸化膜半導体（以下、ＣＭＯＳと略記
する）構造のＴＰＴのそれと対比しつつ示す、同図にお
いて、破線で分けられた４３がＰ形ＴＦＴの製造プロセ
スフロー、４４がＮ形ＴＦＴの製造プロセスフロー、４
５がＴＦＤの製造プロセスフローである。
第５図（ａ）は、絶縁基板２４の上にＣＶＤ法等によっ
て、シリコン薄膜層を積みパターニングしてシリコン薄
膜層の島２５．２６．２７を形成する工程を示している
。
て、シリコン薄膜層を積みパターニングしてシリコン薄
膜層の島２５．２６．２７を形成する工程を示している
。
第５図（ｂ）は、シリコン薄膜層２５．２６．２７を酸
化する方法又はＣＶＤ法等により絶ａｌｌを積むことに
よってゲート絶縁膜２６．２８．３０を設ける工程とＣ
ＶＤ法又はスパッタ法等により導電膜層を積みパターニ
ングしてゲート電極２７．２９．３１を形成する工程と
イオン注入法又は拡散法等により不純物ドープをし、ソ
ース・ドレイン領域３２．３４．３５．３７．３８．４
０を設ける工程とを示している。前記不純物ドープは選
択的に行なわれ、領域３２．３４．３８にはＰ形の不純
物か、領域３５．３７．４０にはＮ形の不純物がドープ
される。
化する方法又はＣＶＤ法等により絶ａｌｌを積むことに
よってゲート絶縁膜２６．２８．３０を設ける工程とＣ
ＶＤ法又はスパッタ法等により導電膜層を積みパターニ
ングしてゲート電極２７．２９．３１を形成する工程と
イオン注入法又は拡散法等により不純物ドープをし、ソ
ース・ドレイン領域３２．３４．３５．３７．３８．４
０を設ける工程とを示している。前記不純物ドープは選
択的に行なわれ、領域３２．３４．３８にはＰ形の不純
物か、領域３５．３７．４０にはＮ形の不純物がドープ
される。
第５図（Ｃ）は、層間絶縁膜４１を設ける工程とコンタ
クトホール４６を開口する工程と配線４２を形成する工
程を示している。
クトホール４６を開口する工程と配線４２を形成する工
程を示している。
第５図（ａ）〜（ｃ）より、ＴＦＤを形成する工程がＣ
ＭＯＳＴＰＴにより回路素子を形成する工程と良く整合
していることが説明される。
ＭＯＳＴＰＴにより回路素子を形成する工程と良く整合
していることが説明される。
第６図に、本明細書中で用いるＴＦＤのシンボルを示す
、第６図（ａ）は第４図（ａ）に、第６図（ｂ）は第４
図（ｂ）に、第６図（ｃ）は第４図（Ｃ）にそれぞれ対
応する。４７が１６に相当するゲート、４８が１８に相
当する第一の領域（Ｐ影領域）、４９が１９に相当する
第三の領域（Ｎ影領域）を表わす。
、第６図（ａ）は第４図（ａ）に、第６図（ｂ）は第４
図（ｂ）に、第６図（ｃ）は第４図（Ｃ）にそれぞれ対
応する。４７が１６に相当するゲート、４８が１８に相
当する第一の領域（Ｐ影領域）、４９が１９に相当する
第三の領域（Ｎ影領域）を表わす。
また、第６図（ｄ）は、同図（ｂ）、（ｃ）のＴＦＤ又
は同図（ａ）においてゲート４７を適切な電位に固定し
て実現したＴＦＤのシンボルを表わす、５０がアノード
、５１がカソードである。
は同図（ａ）においてゲート４７を適切な電位に固定し
て実現したＴＦＤのシンボルを表わす、５０がアノード
、５１がカソードである。
第７図に（ａ）（ｂ）に本発明のＴＦＤのＩＶ特性の一
例を示す、同図において縦軸■は順方向を正にとった電
流、横軸Ｖはグラウンドからみた電圧である。素子寸法
はゲート長が４μｍ、ゲート幅が２０μｍである。
例を示す、同図において縦軸■は順方向を正にとった電
流、横軸Ｖはグラウンドからみた電圧である。素子寸法
はゲート長が４μｍ、ゲート幅が２０μｍである。
以上、第４図、第５図、第６図、第７図を用いて説明し
たＴＦＤを構成要素として用いたＴＳインバータを第１
図に示す、同図において、５５及び５８はＴＦＤ、５６
はＰ形ＴＦＴ、５７はＮ形ＴＦＤ、５９は第一の端子、
６０は第二の端子、６１はＴＳインバータの入力端子、
６２はＴＳインバータの出力端子である。該ＴＳインバ
ータは次の様に動作する。即ち、第１図において、第二
の端子６０をグラウンドに接続して第一の端子をハイと
すればインバータが形成されこのとき人力６１をローと
すれば出力６２にハイ、入力をハイとすれば出力にロー
が得られる。また、第１の端子をローとすればＴＦＤ５
５及び５８がオフするため出力はハイインピーダンスと
なる。
たＴＦＤを構成要素として用いたＴＳインバータを第１
図に示す、同図において、５５及び５８はＴＦＤ、５６
はＰ形ＴＦＴ、５７はＮ形ＴＦＤ、５９は第一の端子、
６０は第二の端子、６１はＴＳインバータの入力端子、
６２はＴＳインバータの出力端子である。該ＴＳインバ
ータは次の様に動作する。即ち、第１図において、第二
の端子６０をグラウンドに接続して第一の端子をハイと
すればインバータが形成されこのとき人力６１をローと
すれば出力６２にハイ、入力をハイとすれば出力にロー
が得られる。また、第１の端子をローとすればＴＦＤ５
５及び５８がオフするため出力はハイインピーダンスと
なる。
第２図に１本発明のＴＳＤを利用したＤフリップフロッ
プ（以下、ＤＦ／Ｆと略記する）の構成例を示す、（も
ちろん、他のタイプのＦ／Ｆも構成可能である。）第２
図において、６４．６７．７０．７３が上述のＴＳＤで
あり、７６及び７７はＣＭＯＳインバータである０次に
、同図のＤ−Ｆ／Ｆの駆動方法の一例を示しつつ第３図
を用いて該Ｄ−Ｆ／Ｆの動作を説明する。第２図におい
て、各ＴＳインバータの第二の端子６６．６９．７２．
７５は全てグラウンドに接続する。この状態で該Ｄ−Ｆ
／Ｆに対し、第３図に示したごとく、端子６５及び７４
にクロック信号ＣＬを、端子６８及び７１に反転クロッ
クＣＬを、また、端子７８にデータ信号りを入力する。
プ（以下、ＤＦ／Ｆと略記する）の構成例を示す、（も
ちろん、他のタイプのＦ／Ｆも構成可能である。）第２
図において、６４．６７．７０．７３が上述のＴＳＤで
あり、７６及び７７はＣＭＯＳインバータである０次に
、同図のＤ−Ｆ／Ｆの駆動方法の一例を示しつつ第３図
を用いて該Ｄ−Ｆ／Ｆの動作を説明する。第２図におい
て、各ＴＳインバータの第二の端子６６．６９．７２．
７５は全てグラウンドに接続する。この状態で該Ｄ−Ｆ
／Ｆに対し、第３図に示したごとく、端子６５及び７４
にクロック信号ＣＬを、端子６８及び７１に反転クロッ
クＣＬを、また、端子７８にデータ信号りを入力する。
この様にすることによって、該Ｄ−Ｆ／Ｆの各出力端子
８０及び７９にそれぞれ第３図に示す信号Ｍ及びＱが得
られる。このことから、第２図の回路が明らかにＤ−Ｆ
／Ｆの動作をしていることが説明される。
８０及び７９にそれぞれ第３図に示す信号Ｍ及びＱが得
られる。このことから、第２図の回路が明らかにＤ−Ｆ
／Ｆの動作をしていることが説明される。
以上に述べた本発明は、ＣＭＯＳ構造のＴＰＴと製造上
の整合が良いことより、アクティブマトリクスパネル、
ＴＰＴによる駆動回路を内蔵した密着型ラインセンサー
等の薄膜集積回路に応用すると大きな項かが期待出来る
。
の整合が良いことより、アクティブマトリクスパネル、
ＴＰＴによる駆動回路を内蔵した密着型ラインセンサー
等の薄膜集積回路に応用すると大きな項かが期待出来る
。
［発明の効果］
本発明のＴＳインバータに使用されるＴＦＤによれば、
ゲート長（即ち、第４図（ａ）、（ｂ）、（Ｃ）におけ
る第二の領域の長さ）を短かくかつ精度良く作り込むこ
とが可能であるため、第７図に示したごとく良好なタイ
オード特性を得ることが出来る。このため、直列接続さ
れた二つのＴＰＴで負荷を駆動しなくてはならない第８
図のＴＳインバータに比べて本発明のＴＳインバータは
はるかに優れた負荷駆動能力を備えている。従って、こ
のＴＳインバータを使用して得られた第２図のＤ−Ｆ／
Ｆは従来のものより高速動作が可能となる。
ゲート長（即ち、第４図（ａ）、（ｂ）、（Ｃ）におけ
る第二の領域の長さ）を短かくかつ精度良く作り込むこ
とが可能であるため、第７図に示したごとく良好なタイ
オード特性を得ることが出来る。このため、直列接続さ
れた二つのＴＰＴで負荷を駆動しなくてはならない第８
図のＴＳインバータに比べて本発明のＴＳインバータは
はるかに優れた負荷駆動能力を備えている。従って、こ
のＴＳインバータを使用して得られた第２図のＤ−Ｆ／
Ｆは従来のものより高速動作が可能となる。
また、第３図に示される様に、本発明のＴＳインバータ
はハイインピーダンス時第−の端子と第二の端子とが同
電位に設定される。このため、この期間中はＴＳインバ
ータに電源からグラウンドへのリーク電流が全く流れず
、回路の低電力化が助長される。
はハイインピーダンス時第−の端子と第二の端子とが同
電位に設定される。このため、この期間中はＴＳインバ
ータに電源からグラウンドへのリーク電流が全く流れず
、回路の低電力化が助長される。
更に、前述したごとく、本発明のＴＳインバータはＣＭ
Ｏ３構造のＴＰＴと製造上の整合性が良いという利点も
有する。
Ｏ３構造のＴＰＴと製造上の整合性が良いという利点も
有する。
第１図は本発明のトライステートインバータの実施例を
説明するための図。 第２図は本発明のフリップフロップの実施例を説明する
ための図。 第３図は、第２図のＦ／Ｆの動作を説明するための図。 第４図（ａ）〜（ｃ）は１本発明に使用する薄膜ダイオ
ードの構造を示した図。 第５図（ａ） 〜（ｃ）は、第４図のＴＦＤの製造方法
を示した図。 第６図（ａ） 〜（ｄ）は、ＴＦＤのシンボルを定義し
た図。 第７図（ａ）（ｂ）は、ＴＦＤの特性の一例を示した図
。 第８図は、従来技術を説明するための図。 第１図 μ、 ｂ７．７０＋ ７３ ・・・ トライステート
４ソ（゛−タフ６、７７ ・・・・Ａ＞八−タ 第２図 ＣＬ （＆！；、 ７４） 第３図 （ＩＩＬ）（い 弓４図 工（マイク０７ンヤ了） 第７図 ア）−さ 州 愉 ４マ
説明するための図。 第２図は本発明のフリップフロップの実施例を説明する
ための図。 第３図は、第２図のＦ／Ｆの動作を説明するための図。 第４図（ａ）〜（ｃ）は１本発明に使用する薄膜ダイオ
ードの構造を示した図。 第５図（ａ） 〜（ｃ）は、第４図のＴＦＤの製造方法
を示した図。 第６図（ａ） 〜（ｄ）は、ＴＦＤのシンボルを定義し
た図。 第７図（ａ）（ｂ）は、ＴＦＤの特性の一例を示した図
。 第８図は、従来技術を説明するための図。 第１図 μ、 ｂ７．７０＋ ７３ ・・・ トライステート
４ソ（゛−タフ６、７７ ・・・・Ａ＞八−タ 第２図 ＣＬ （＆！；、 ７４） 第３図 （ＩＩＬ）（い 弓４図 工（マイク０７ンヤ了） 第７図 ア）−さ 州 愉 ４マ
Claims (2)
- （１）シリコン薄膜により形成されたトライステートイ
ンバータにおいて、Ｐ形に不純物ドープされた第一の領
域と不純物ドープされない第二の領域とＮ形に不純物ド
ープされた第三の領域とから成るシリコン薄膜層と、ゲ
ート絶縁膜層を介して該シリコン薄膜層に対向して設け
られたゲート導電膜層とを備え該ゲート導電膜層は前記
第一の領域又は第二の領域に接続されて成る薄膜ダイオ
ードを備えたトライステートインバータであって、第一
の端子と第二の端子の間に薄膜ダイオード、Ｐ形薄膜ト
ランジスタ、Ｎ形薄膜トランジスタ、薄膜ダイオードの
４素子がこの順序で直列接続されて成ることを特徴とす
るトライステートインバータ。 - （２）第一項記載のトライステートインバータを構成要
素とし、該トライステートインバータの第一の端子と第
二の端子の間にクロックが供給される様に構成されて成
ることを特徴とするトライステートインバータを用いた
フリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111920A JP2658169B2 (ja) | 1988-05-09 | 1988-05-09 | トライステートインバータ及びそれを用いたフリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111920A JP2658169B2 (ja) | 1988-05-09 | 1988-05-09 | トライステートインバータ及びそれを用いたフリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2013002190A1 (ja) * | 2011-06-30 | 2013-01-03 | シャープ株式会社 | フリップフロップ、シフトレジスタ、表示パネル、及び表示装置 |
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Citations (2)
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| JPS61281715A (ja) * | 1985-06-07 | 1986-12-12 | Matsushita Electric Ind Co Ltd | インバ−タ回路 |
| JPS6382121A (ja) * | 1986-09-26 | 1988-04-12 | Toshiba Corp | 出力回路 |
-
1988
- 1988-05-09 JP JP63111920A patent/JP2658169B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| JPS61281715A (ja) * | 1985-06-07 | 1986-12-12 | Matsushita Electric Ind Co Ltd | インバ−タ回路 |
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| CN109768797A (zh) * | 2018-12-28 | 2019-05-17 | 普冉半导体（上海）有限公司 | 一种节省面积的存储器数据读取锁存传输电路及控制方法 |
| CN109768797B (zh) * | 2018-12-28 | 2023-10-24 | 普冉半导体(上海)股份有限公司 | 一种节省面积的存储器数据读取锁存传输电路及控制方法 |
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| Publication number | Publication date |
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