JP2658169B2 - トライステートインバータ及びそれを用いたフリップフロップ - Google Patents
トライステートインバータ及びそれを用いたフリップフロップInfo
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- JP2658169B2 JP2658169B2 JP63111920A JP11192088A JP2658169B2 JP 2658169 B2 JP2658169 B2 JP 2658169B2 JP 63111920 A JP63111920 A JP 63111920A JP 11192088 A JP11192088 A JP 11192088A JP 2658169 B2 JP2658169 B2 JP 2658169B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタ（以下、TFTと略記す
る。）を用いて形成された集積回路に含まれるトライス
テートインバータ（以下、TSインバータと略記する。）
及びそれを用いたフリップフロップに関する。
る。）を用いて形成された集積回路に含まれるトライス
テートインバータ（以下、TSインバータと略記する。）
及びそれを用いたフリップフロップに関する。
単結晶シリコン基板に形成された従来のTSインバータ
は第８図に示す様に構成されていた。同図において、１
及び２はＰ形MOSトランジスタ、３及び４はＮ形MOSトラ
ンジスタ、７は入力端子、８は出力端子であり、端子５
は正電源端子６はグラウンドに接続される様に構成され
ていた。
は第８図に示す様に構成されていた。同図において、１
及び２はＰ形MOSトランジスタ、３及び４はＮ形MOSトラ
ンジスタ、７は入力端子、８は出力端子であり、端子５
は正電源端子６はグラウンドに接続される様に構成され
ていた。
第８図に示したTSインバータは４素子で構成されてお
りCMOSのSTインバータとしては最小の素子数で実現され
たものである。しかし、第８図の構造のTSインバータを
TFTで構成した場合次の問題が生ずる。第８図におい
て、出力端子８にハイレベルの出力を得る時Ｐ形TFT1と
Ｐ形TFT2が同時にオンしている必要がある。ローレベル
の出力を得る時も同様で二個の直列接続されたTFT3及び
４が同時にオンする必要がある。一方、シリコン薄膜に
よるTFTは一般にオン電流が低くその易動度は高々単結
晶シリコンによるFETのそれの十分の一である。このた
め、上述の様な直列接続された二個のTFTの等価オン抵
抗は益々高くなり端子８に接続される負荷に対する駆動
能力が低下してしまう。
りCMOSのSTインバータとしては最小の素子数で実現され
たものである。しかし、第８図の構造のTSインバータを
TFTで構成した場合次の問題が生ずる。第８図におい
て、出力端子８にハイレベルの出力を得る時Ｐ形TFT1と
Ｐ形TFT2が同時にオンしている必要がある。ローレベル
の出力を得る時も同様で二個の直列接続されたTFT3及び
４が同時にオンする必要がある。一方、シリコン薄膜に
よるTFTは一般にオン電流が低くその易動度は高々単結
晶シリコンによるFETのそれの十分の一である。このた
め、上述の様な直列接続された二個のTFTの等価オン抵
抗は益々高くなり端子８に接続される負荷に対する駆動
能力が低下してしまう。
本発明は上述の課題を解決し、負荷駆動能力に優れた
TSインバータ及びそれを用いたフリップフロップを提供
することを目的とする。
TSインバータ及びそれを用いたフリップフロップを提供
することを目的とする。
本発明によるトライステートインバータは、 第１の端子と第２の端子との間に、第１のダイオー
ド、第１導電型トランジスタ、第２導電型トランジス
タ、第２のダイオードを直列接続し、前記第１導電型及
び第２導電型トランジスタによりインバータを構成して
なり、 前記第１のダイオードは、前記第１の端子から前記イ
ンバータの出力端子に向けて電流を流すように接続さ
れ、且つ前記第２のダイオードは、前記インバータの出
力端子から前記第２の端子に電流を流すように接続され
てなるトライステートインバータにおいて、 前記第１導電型及び第２導電型トランジスタは、基板
上に形成されたシリコン膜に形成されたソース・ドレイ
ンと、ゲート絶縁膜と、ゲート電極とを有する薄膜トラ
ンジスタとして構成され、 前記第１及び第２のダイオードは、前記シリコン膜に
不純物をドープしない領域を挟んで形成されるＰ型不純
物領域とＮ型不純物領域と、前記不純物をドープしない
領域に接して前記ゲート絶縁膜と同時に形成される絶縁
膜と、該絶縁膜に接して前記ゲート電極と同時に形成さ
れる導電層とを有する薄膜ダイオードとして構成され、 前記第１の端子と前記第２の端子の間に、第１の期間
では、前記第１及び第２のダイオードをオンさせる電圧
が印加され、第２の期間では、前記第１及び第２のダイ
オードをオフさせる電圧が印加される ことを特徴とする。
ド、第１導電型トランジスタ、第２導電型トランジス
タ、第２のダイオードを直列接続し、前記第１導電型及
び第２導電型トランジスタによりインバータを構成して
なり、 前記第１のダイオードは、前記第１の端子から前記イ
ンバータの出力端子に向けて電流を流すように接続さ
れ、且つ前記第２のダイオードは、前記インバータの出
力端子から前記第２の端子に電流を流すように接続され
てなるトライステートインバータにおいて、 前記第１導電型及び第２導電型トランジスタは、基板
上に形成されたシリコン膜に形成されたソース・ドレイ
ンと、ゲート絶縁膜と、ゲート電極とを有する薄膜トラ
ンジスタとして構成され、 前記第１及び第２のダイオードは、前記シリコン膜に
不純物をドープしない領域を挟んで形成されるＰ型不純
物領域とＮ型不純物領域と、前記不純物をドープしない
領域に接して前記ゲート絶縁膜と同時に形成される絶縁
膜と、該絶縁膜に接して前記ゲート電極と同時に形成さ
れる導電層とを有する薄膜ダイオードとして構成され、 前記第１の端子と前記第２の端子の間に、第１の期間
では、前記第１及び第２のダイオードをオンさせる電圧
が印加され、第２の期間では、前記第１及び第２のダイ
オードをオフさせる電圧が印加される ことを特徴とする。
また、前記第１の期間では、前記第１の端子に前記第
２の端子より高い電位が印加され、前記第２の期間で
は、前記第１の端子及び前記第２の端子に同電位が印加
されることを特徴とする。
２の端子より高い電位が印加され、前記第２の期間で
は、前記第１の端子及び前記第２の端子に同電位が印加
されることを特徴とする。
また、第２に、上記トライステートインバータを用い
て構成されるフリップフロップにおいて、 第１の前記トライステートインバータと、前記第１の
トライステートインバータの出力を入力する第１のイン
バータと、前記第１のインバータの出力を入力に帰還す
る第２の前記トライステートインバータと、前記第１の
インバータの出力を入力する第３の前記トライステート
インバータと、前記第３のトライステートインバータの
出力を入力する第２のインバータと、前記第２のインバ
ータの出力を入力に帰還する第４の前記トライステート
インバータとを有し、 前記第１及び第４のトライステートインバータを構成
する前記第１及び第２のダイオードのオン／オフと、前
記第２及び第３のトライステートインバータを構成する
前記第１及び第２のダイオードのオン／オフが逆となる
ように構成されることを特徴とする。
て構成されるフリップフロップにおいて、 第１の前記トライステートインバータと、前記第１の
トライステートインバータの出力を入力する第１のイン
バータと、前記第１のインバータの出力を入力に帰還す
る第２の前記トライステートインバータと、前記第１の
インバータの出力を入力する第３の前記トライステート
インバータと、前記第３のトライステートインバータの
出力を入力する第２のインバータと、前記第２のインバ
ータの出力を入力に帰還する第４の前記トライステート
インバータとを有し、 前記第１及び第４のトライステートインバータを構成
する前記第１及び第２のダイオードのオン／オフと、前
記第２及び第３のトライステートインバータを構成する
前記第１及び第２のダイオードのオン／オフが逆となる
ように構成されることを特徴とする。
以下、図面に従って本発明の実施例を詳細に説明す
る。第１図は本発明のTSインバータの構成例を示したも
のである。第１図の説明に先立って、該TSインバータの
重要な構成要素である薄膜ダイオード（以下、TFDと略
記する）に関し第４図、第５図、第６図、第７図を用い
て説明する。
る。第１図は本発明のTSインバータの構成例を示したも
のである。第１図の説明に先立って、該TSインバータの
重要な構成要素である薄膜ダイオード（以下、TFDと略
記する）に関し第４図、第５図、第６図、第７図を用い
て説明する。
第４図（ａ）において、11は絶縁基板、12はシリコン
薄膜層のＰ形に不純物ドープされた第一の領域、13はシ
リコン薄膜層の不純物ドープされない第二の領域、14は
シリコン薄膜層のＮ形に不純物ドープされた第三の領
域、15は該シリコン薄膜層（12、13、14）に接する様に
して設けられたゲート絶縁膜層、16は前記ゲート絶縁膜
層に接する様に設けられたゲート導電膜層、17は層間絶
縁膜層、18及び19は配線層である。同図はゲート導電膜
層16が前記第一の領域12及び第二の領域13のいずれにも
接続されないTFTの状態を示している。該ゲート導電膜
層16を適切な定電位に保つように接続してTFDを形成す
ることも可能である。
薄膜層のＰ形に不純物ドープされた第一の領域、13はシ
リコン薄膜層の不純物ドープされない第二の領域、14は
シリコン薄膜層のＮ形に不純物ドープされた第三の領
域、15は該シリコン薄膜層（12、13、14）に接する様に
して設けられたゲート絶縁膜層、16は前記ゲート絶縁膜
層に接する様に設けられたゲート導電膜層、17は層間絶
縁膜層、18及び19は配線層である。同図はゲート導電膜
層16が前記第一の領域12及び第二の領域13のいずれにも
接続されないTFTの状態を示している。該ゲート導電膜
層16を適切な定電位に保つように接続してTFDを形成す
ることも可能である。
第４図（ｂ）は、同図（ａ）においてゲート導電膜層
16を第一の領域12に配線層20を介して接続して成るTFD
を示したものである。この構造によると第一の領域12が
第三の領域14よりも一定電圧（第４図（ａ））に示され
るTFTのしきい値に略等しい電圧）以上高電位となった
時にTFDはオンし、それ以外の時TFDはオフする。
16を第一の領域12に配線層20を介して接続して成るTFD
を示したものである。この構造によると第一の領域12が
第三の領域14よりも一定電圧（第４図（ａ））に示され
るTFTのしきい値に略等しい電圧）以上高電位となった
時にTFDはオンし、それ以外の時TFDはオフする。
第４図（Ｃ）は、同図（ａ）においてゲート導電膜層
16を第三の領域14に配線層23を介して接続して成るTFD
を示したものである。第４図（ｂ）のTFD同様第三の領
域14が第一の領域12よりも一定電圧以上低電位に置かれ
た時のみTFDはオンする。
16を第三の領域14に配線層23を介して接続して成るTFD
を示したものである。第４図（ｂ）のTFD同様第三の領
域14が第一の領域12よりも一定電圧以上低電位に置かれ
た時のみTFDはオンする。
第５図に、上述のTFDの製造プロセスフローの一例
を、同一基板上に形成されたドライバー回路等の構成要
素を成す相補形金属酸化膜半導体（以下、CMOSと略記す
る）構造のTFTのそれと対比しつつ示す。同図におい
て、43がＰ形TFTの製造プロセスフロー、44がＮ形TFTの
製造プロセスフロー、45がTFDの製造プロセスフローで
ある。
を、同一基板上に形成されたドライバー回路等の構成要
素を成す相補形金属酸化膜半導体（以下、CMOSと略記す
る）構造のTFTのそれと対比しつつ示す。同図におい
て、43がＰ形TFTの製造プロセスフロー、44がＮ形TFTの
製造プロセスフロー、45がTFDの製造プロセスフローで
ある。
第５図（ａ）は、絶縁基板24の上にCVD法等によっ
て、シリコン薄膜層を積みパターニングしてシリコン薄
膜層の島25、26、27を形成する工程を示している。
て、シリコン薄膜層を積みパターニングしてシリコン薄
膜層の島25、26、27を形成する工程を示している。
第５図（ｂ）は、シリコン薄膜層25、26、27を酸化す
る方法又はCVD法等により絶縁膜を積むことによってゲ
ート絶縁膜26、28、30を設ける工程とCVD法又はスパッ
タ法等により導電膜層を積みパターニングしてゲート電
極27、29、31を形成する工程とイオン注入法又は拡散法
等により不純物ドープをし、ソース・ドレイン領域32、
34、35、37、38、40を設ける工程とを示している。前記
不純物ドープは選択的に行なわれ、領域32、34、38には
Ｐ形の不純物が、領域35、37、40にはＮ形の不純物がド
ープされる。
る方法又はCVD法等により絶縁膜を積むことによってゲ
ート絶縁膜26、28、30を設ける工程とCVD法又はスパッ
タ法等により導電膜層を積みパターニングしてゲート電
極27、29、31を形成する工程とイオン注入法又は拡散法
等により不純物ドープをし、ソース・ドレイン領域32、
34、35、37、38、40を設ける工程とを示している。前記
不純物ドープは選択的に行なわれ、領域32、34、38には
Ｐ形の不純物が、領域35、37、40にはＮ形の不純物がド
ープされる。
第５図（ｃ）は、層間絶縁膜41を設ける工程とコンタ
クトホール46を開口する工程と配線42を形成する工程を
示している。
クトホール46を開口する工程と配線42を形成する工程を
示している。
第５図（ａ）〜（ｃ）より、TFDを形成する工程がCMO
STFTにより回路素子を形成する工程と良く整合している
ことが説明される。
STFTにより回路素子を形成する工程と良く整合している
ことが説明される。
第６図に、本明細書中で用いるTFDのシンボルを示
す。第６図（ａ）は第４図（ａ）に、第６図（ｂ）は第
４図（ｂ）に、第６図（ｃ）は第４図（ｃ）にそれぞれ
対応する。47が16に相当するゲート、48が12に相当する
第一の領域（Ｐ型領域）、49が14に相当する第三の領域
（Ｎ形領域）を表わす。
す。第６図（ａ）は第４図（ａ）に、第６図（ｂ）は第
４図（ｂ）に、第６図（ｃ）は第４図（ｃ）にそれぞれ
対応する。47が16に相当するゲート、48が12に相当する
第一の領域（Ｐ型領域）、49が14に相当する第三の領域
（Ｎ形領域）を表わす。
また、第６図（ｄ）は、同図（ｂ）、（ｃ）のTFD又
は同図（ａ）においてゲート47を適切な電位に固定して
実現したTFDのシンボルを表わす。50がアノード、51が
カソードである。
は同図（ａ）においてゲート47を適切な電位に固定して
実現したTFDのシンボルを表わす。50がアノード、51が
カソードである。
第７図に（ａ）（ｂ）に本発明のTFDのIV特性の一例
を示す。同図において縦軸Ｉは順方向を正にとった電
流、横軸Ｖはグラウンドからみた電圧である。素子寸法
はゲート長が４μｍ、ゲート幅が20μｍである。
を示す。同図において縦軸Ｉは順方向を正にとった電
流、横軸Ｖはグラウンドからみた電圧である。素子寸法
はゲート長が４μｍ、ゲート幅が20μｍである。
以上、第４図、第５図、第６図、第７図を用いて説明
したTFDを構成要素として用いたTSインバータを第１図
に示す。同図において、55及び58はTFD、56はＰ形TFT、
57はＮ形TFD、59は第一の端子、60は第二の端子、61はT
Sインバータの入力端子、62はTSインバータの出力端子
である。該TSインバータは次の様に動作する。即ち、第
１図において、第二の端子60をグラウンドに接続して第
一の端子をハイとすればインバータが形成されこのとき
入力61をローとすれば出力62にハイ、入力をハイとすれ
ば出力にローが得られる。また、第１の端子をローとす
ればTFD55及び58がオフするため出力はハイインピーダ
ンスとなる。
したTFDを構成要素として用いたTSインバータを第１図
に示す。同図において、55及び58はTFD、56はＰ形TFT、
57はＮ形TFD、59は第一の端子、60は第二の端子、61はT
Sインバータの入力端子、62はTSインバータの出力端子
である。該TSインバータは次の様に動作する。即ち、第
１図において、第二の端子60をグラウンドに接続して第
一の端子をハイとすればインバータが形成されこのとき
入力61をローとすれば出力62にハイ、入力をハイとすれ
ば出力にローが得られる。また、第１の端子をローとす
ればTFD55及び58がオフするため出力はハイインピーダ
ンスとなる。
第２図に、本発明のTSDを利用したＤフリップフロッ
プ（以下、DF/Fと略記する）の構成例を示す。（もちろ
ん、他のタイプのF/Fも構成可能である。）第２図にお
いて、64、67、70、73が上述のTSDであり、76及び77はC
MOSインバータである。次に、同図のＤ−F/Fの駆動方法
の一例を示しつつ第３図を用いて該Ｄ−F/Fの動作を説
明する。第２図において、各TSインバータの第二の端子
66、69、72、75は全てグラウンドに接続する。この状態
で該Ｄ−F/Fに対し、第３図に示したごとく、端子65及
び74にクロック信号CLを、端子68及び71に反転クロック
▲▼を、また、端子78にデータ信号Ｄを入力する。
この様にすることによって、該Ｄ−F/Fの各出力端子80
及び79にそれぞれ第３図に示す信号Ｍ及びＱが得られ
る。このことから、第２図の回路が明らかにＤ−F/Fの
動作をしていることが説明される。
プ（以下、DF/Fと略記する）の構成例を示す。（もちろ
ん、他のタイプのF/Fも構成可能である。）第２図にお
いて、64、67、70、73が上述のTSDであり、76及び77はC
MOSインバータである。次に、同図のＤ−F/Fの駆動方法
の一例を示しつつ第３図を用いて該Ｄ−F/Fの動作を説
明する。第２図において、各TSインバータの第二の端子
66、69、72、75は全てグラウンドに接続する。この状態
で該Ｄ−F/Fに対し、第３図に示したごとく、端子65及
び74にクロック信号CLを、端子68及び71に反転クロック
▲▼を、また、端子78にデータ信号Ｄを入力する。
この様にすることによって、該Ｄ−F/Fの各出力端子80
及び79にそれぞれ第３図に示す信号Ｍ及びＱが得られ
る。このことから、第２図の回路が明らかにＤ−F/Fの
動作をしていることが説明される。
以上に述べた本発明は、CMOS構造のTFTと製造上の整
合が良いことより、アクティブマトリクスパネル、TFT
による駆動回路を内蔵した密着型ラインセンサー等の薄
膜集積回路に応用すると大きな効果が期待出来る。
合が良いことより、アクティブマトリクスパネル、TFT
による駆動回路を内蔵した密着型ラインセンサー等の薄
膜集積回路に応用すると大きな効果が期待出来る。
本発明のTSインバータに使用されるTFDによれば、ゲ
ート長（即ち、第４図（ａ）、（ｂ）、（ｃ）における
第二の領域の長さ）を短かくかつ精度良く作り込むこと
が可能であるため、第７図に示したごとく良好なダイオ
ード特性を得ることが出来る。このため、直列接続され
た二つのTFTで負荷を駆動しなくてはならない第８図のT
Sインバータに比べて本発明のTSインバータははるかに
優れた負荷駆動能力を備えている。従って、このTSイン
バータを使用して得られた第２図のＤ−F/Fは従来のも
のより高速動作が可能となる。
ート長（即ち、第４図（ａ）、（ｂ）、（ｃ）における
第二の領域の長さ）を短かくかつ精度良く作り込むこと
が可能であるため、第７図に示したごとく良好なダイオ
ード特性を得ることが出来る。このため、直列接続され
た二つのTFTで負荷を駆動しなくてはならない第８図のT
Sインバータに比べて本発明のTSインバータははるかに
優れた負荷駆動能力を備えている。従って、このTSイン
バータを使用して得られた第２図のＤ−F/Fは従来のも
のより高速動作が可能となる。
また、第３図に示される様に、本発明のTSインバータ
はハイインピーダンス時第一の端子と第二の端子とが同
電位に設定される。このため、この期間中はTSインバー
タに電源からグラウンドへのリーク電流が全く流れず、
回路の低電力化が助長される。
はハイインピーダンス時第一の端子と第二の端子とが同
電位に設定される。このため、この期間中はTSインバー
タに電源からグラウンドへのリーク電流が全く流れず、
回路の低電力化が助長される。
以上本発明によれば、トライステートインバータを薄
膜トランジスタと薄膜ダイオードにより構成し、薄膜ト
ランジスタの製造工程を利用して薄膜ダイオードを形成
しているので、工程を大幅に増加させることなく、薄膜
トランジスタと同様な構造で同様な特性の薄膜ダイオー
ドを得ることができる。薄膜トランジスタと同様な製造
の薄膜ダイオードであるため、薄膜トランジスタとの回
路の特性を合わせ易くなる。また、この薄膜ダイオード
は良好なダイード特性を得ることができる。
膜トランジスタと薄膜ダイオードにより構成し、薄膜ト
ランジスタの製造工程を利用して薄膜ダイオードを形成
しているので、工程を大幅に増加させることなく、薄膜
トランジスタと同様な構造で同様な特性の薄膜ダイオー
ドを得ることができる。薄膜トランジスタと同様な製造
の薄膜ダイオードであるため、薄膜トランジスタとの回
路の特性を合わせ易くなる。また、この薄膜ダイオード
は良好なダイード特性を得ることができる。
また、トライステートインバータに対して供給する電
源電圧を周期的に変化させることで、入力の反転出力と
ハイインピーダンス出力を得ることができ、本発明の如
き薄膜ダイオードを使うことにより、薄膜トランジスタ
により構成した新規なトライステートイバータを提供す
ることができる。
源電圧を周期的に変化させることで、入力の反転出力と
ハイインピーダンス出力を得ることができ、本発明の如
き薄膜ダイオードを使うことにより、薄膜トランジスタ
により構成した新規なトライステートイバータを提供す
ることができる。
さらに、本発明のトライステートインバータを用いる
ことにより、新規な構成のフリップフロップを提供する
こともできる。
ことにより、新規な構成のフリップフロップを提供する
こともできる。
第１図は本発明のトライステートインバータの実施例を
説明するための図。 第２図は本発明のフリップフロップの実施例を説明する
ための図。 第３図は、第２図のF/Fの動作を説明するための図。 第４図（ａ）〜（ｃ）は、本発明に使用する薄膜ダイオ
ードの構造を示した図。 第５図（ａ）〜（ｃ）は、第４図のTFDの製造方法を示
した図。 第６図（ａ）〜（ｄ）は、TFDのシンボルを定義した
図。 第７図（ａ）（ｂ）は、TFDの特性の一例を示した図。 第８図は、従来技術を説明するための図。
説明するための図。 第２図は本発明のフリップフロップの実施例を説明する
ための図。 第３図は、第２図のF/Fの動作を説明するための図。 第４図（ａ）〜（ｃ）は、本発明に使用する薄膜ダイオ
ードの構造を示した図。 第５図（ａ）〜（ｃ）は、第４図のTFDの製造方法を示
した図。 第６図（ａ）〜（ｄ）は、TFDのシンボルを定義した
図。 第７図（ａ）（ｂ）は、TFDの特性の一例を示した図。 第８図は、従来技術を説明するための図。
Claims (3)
- 【請求項１】第１の端子と第２の端子との間に、第１の
ダイオード、第１導電型トランジスタ、第２導電型トラ
ンジスタ、第２のダイオードを直列接続し、前記第１導
電型及び第２導電型トランジスタによりインバータを構
成してなり、 前記第１のダイオードは、前記第１の端子から前記イン
バータの出力端子に向けて電流を流すように接続され、
且つ前記第２のダイオードは、前記インバータの出力端
子から前記第２の端子に電流を流すように接続されてな
るトライステートインバータにおいて、 前記第１導電型及び第２導電型トランジスタは、基板上
に形成されたシリコン膜に形成されたソース・ドレイン
と、ゲート絶縁膜と、ゲート電極とを有する薄膜トラン
ジスタとして構成され、 前記第１及び第２のダイオードは、前記シリコン膜に不
純物をドープしない領域を挟んで形成されるＰ型不純物
領域とＮ型不純物領域と、前記不純物をドープしない領
域に接して前記ゲート絶縁膜と同時に形成される絶縁膜
と、該絶縁膜に接して前記ゲート電極と同時に形成され
る導電層とを有する薄膜ダイオードとして構成され、 前記第１の端子と前記第２の端子の間に、第１の期間で
は、前記第１及び第２のダイオードをオンさせる電圧が
印加され、第２の期間では、前記第１及び第２のダイオ
ードをオフさせる電圧が印加される ことを特徴とするトライステートインバータ。 - 【請求項２】前記第１の期間では、前記第１の端子に前
記第２の端子より高い電位が印加され、前記第２の期間
では、前記第１の端子及び前記第２の端子に同電位が印
加されることを特徴とする請求項１記載のトライステー
トインバータ。 - 【請求項３】請求項１記載のトライステートインバータ
を用いて構成されるフリップフロップにおいて、 第１の前記トライステートインバータと、前記第１のト
ライステートインバータの出力を入力する第１のインバ
ータと、前記第１のインバータの出力を入力に帰還する
第２の前記トライステートインバータと、前記第１のイ
ンバータの出力を入力する第３の前記トライステートイ
ンバータと、前記第３のトライステートインバータの出
力を入力する第２のインバータと、前記第２のインバー
タの出力を入力に帰還する第４の前記トライステートイ
ンバータとを有し、 前記第１及び第４のトライステートインバータを構成す
る前記第１及び第２のダイオードのオン／オフと、前記
第２及び第３のトライステートインバータを構成する前
記第１及び第２のダイオードのオン／オフが逆となるよ
うに構成されることを特徴とするフリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111920A JP2658169B2 (ja) | 1988-05-09 | 1988-05-09 | トライステートインバータ及びそれを用いたフリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111920A JP2658169B2 (ja) | 1988-05-09 | 1988-05-09 | トライステートインバータ及びそれを用いたフリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01282924A JPH01282924A (ja) | 1989-11-14 |
| JP2658169B2 true JP2658169B2 (ja) | 1997-09-30 |
Family
ID=14573429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111920A Expired - Lifetime JP2658169B2 (ja) | 1988-05-09 | 1988-05-09 | トライステートインバータ及びそれを用いたフリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658169B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4939802B2 (ja) * | 2004-12-03 | 2012-05-30 | 株式会社半導体エネルギー研究所 | 半導体回路並びに表示装置及び該表示装置を具備する電子機器 |
| WO2013002190A1 (ja) * | 2011-06-30 | 2013-01-03 | シャープ株式会社 | フリップフロップ、シフトレジスタ、表示パネル、及び表示装置 |
| CN109768797B (zh) * | 2018-12-28 | 2023-10-24 | 普冉半导体(上海)股份有限公司 | 一种节省面积的存储器数据读取锁存传输电路及控制方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61281715A (ja) * | 1985-06-07 | 1986-12-12 | Matsushita Electric Ind Co Ltd | インバ−タ回路 |
| JPS6382121A (ja) * | 1986-09-26 | 1988-04-12 | Toshiba Corp | 出力回路 |
-
1988
- 1988-05-09 JP JP63111920A patent/JP2658169B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01282924A (ja) | 1989-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |