WO2013002190A1 - フリップフロップ、シフトレジスタ、表示パネル、及び表示装置 - Google Patents

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WO2013002190A1
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terminal
transistor
signal
flip
circuit
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PCT/JP2012/066193
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English (en)
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成 古田
村上　祐一郎
真 横山
業天　誠二郎
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シャープ株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix

Definitions

  • the present invention relates to a flip-flop and each shift register.
  • FIG. 20A is a circuit diagram showing a configuration of a flip-flop used in various display drive circuits of a conventional liquid crystal display device.
  • the flip-flop 100a includes a P-channel transistor p22 and an N-channel transistor n21 that constitute a CMOS circuit, a P-channel transistor p23 and an N-channel transistor n22 that constitute a CMOS circuit, and a P-channel transistor.
  • a type transistor p21, an SB terminal, an RB terminal, an INIT terminal, a Q terminal, and a QB terminal are provided.
  • the gate terminal of the transistor p22, the gate terminal of the transistor n21, the drain terminal of the transistor p23, the drain terminal of the transistor n22, the drain terminal of the transistor p21, and the Q terminal are connected, and the drain of the transistor p22
  • the terminal, the drain terminal of the transistor n21, the gate terminal of the transistor p23, the gate terminal of the transistor n22, and the QB terminal are connected.
  • the SB terminal is connected to the gate terminal of the transistor p21
  • the RB terminal is connected to the source terminal of the transistor p21 and the source terminal of the transistor p23
  • the INIT terminal is connected to the source terminal of the transistor n21
  • the source terminal of the transistor n22 is VSS. It is connected to the.
  • the transistors p22, n21, p23, and n22 constitute a latch circuit LC, and the transistor p21 functions as the set transistor ST.
  • FIG. 20B is a timing chart showing the operation of the flip-flop 100a (when the INIT signal is inactive)
  • FIG. 20C is a truth table of the flip-flop 100a (when the INIT signal is inactive).
  • the Q signal of the flip-flop 100a is low level (inactive) during the period when the SB signal is low level (active) and the RB signal is low level (active).
  • Vdd (high level) of the RB terminal is output to the Q terminal and the transistor n21 is turned on, so that Vss (low level) is output to the QB terminal.
  • the SB signal becomes high level and the transistor p21 is turned off, the state of the period t1 is maintained.
  • Vss + Vth the threshold voltage of the transistor p23
  • Vss + Vth the threshold voltage of the transistor p23
  • the transistor n22 since the QB terminal becomes Vdd, the transistor n22 is turned on and Vss is output to the Q terminal.
  • Vss + Vth When both the SB signal and the RB signal become low level (active), Vss + Vth is once output to the Q terminal via the transistor p21, thereby turning on the transistor p22 and Vdd (high level) to the QB terminal. ) Is output. Further, since the QB terminal becomes Vdd, the transistor n22 is turned on and Vss is output to the Q terminal.
  • the transistors p22, n21, p23, and n22 form a latch circuit
  • the RB terminal is used as the source terminal of the transistor p21 that functions as the set transistor ST and the transistor p23.
  • FIG. 21A is a circuit diagram showing a configuration of a flip-flop 100b which is a modification of FIG.
  • the flip-flop 100b includes a P-channel transistor p24 and an N-channel transistor n24 that constitute a CMOS circuit, a P-channel transistor p25 and an N-channel transistor n25 that constitute a CMOS circuit, and an N-channel transistor.
  • a type transistor n23, an S terminal, an R terminal, an INITB terminal, a Q terminal, and a QB terminal are provided.
  • the gate terminal of the transistor p24, the gate terminal of the transistor n24, the drain terminal of the transistor p25, the drain terminal of the transistor n25, the drain terminal of the transistor n23, and the QB terminal are connected, and the drain of the transistor p24
  • the terminal, the drain terminal of the transistor n24, the gate terminal of the transistor p25, the gate terminal of the transistor n25, and the Q terminal are connected.
  • the S terminal is connected to the gate terminal of the transistor n23
  • the R terminal is connected to the source terminal of the transistor n23 and the source terminal of the transistor n25
  • the INITB terminal is connected to the source terminal of the transistor p24
  • the source terminal of the transistor p25 is set to VDD.
  • the source terminal of the transistor n24 is connected to VSS.
  • the transistors p24, n24, p25 and n25 constitute a latch circuit LC, and the transistor n23 functions as the set transistor ST.
  • FIG. 21B is a timing chart showing the operation of the flip-flop 100b (when the INITB signal is inactive), and FIG. 21C is a truth table of the flip-flop 100b (INITB signal is inactive).
  • the Q signal of the flip-flop 100 is held in a period in which the S signal is at a low level (inactive) and the R signal is at a low level (inactive). Is low level (inactive) and the R signal is high level (active), while the S signal is high level (active) and the R signal is low level (inactive). Active), the signal becomes high (inactive) during a period when the S signal is high (active) and the R signal is high (active).
  • the number of transistors is small, and the area of the display driving circuit using the transistors can be reduced. For example, when the potential level of the input signal (SB terminal) is less than a predetermined value, If the ST drive capability is low, it may cause malfunction.
  • the SB signal becomes active (low level) and the RB signal becomes inactive (high level) (period t1)
  • the Q signal is at the low level before the QB.
  • the transistor p22 is in an on state, so that the VSS connected to the source terminal of the transistor n22 and the RB terminal connected to the source terminal of the transistor p21 are short-circuited.
  • the potential level (low level) of the SB signal is higher than Vss, or when the driving capability of p21 of the set transistor ST is lower than the driving capability of the transistor n22, the Q terminal does not sufficiently approach Vdd. .
  • the transistor n21 does not normally turn on, so that the Q terminal does not become Vdd and the QB terminal does not become Vss, causing malfunction.
  • An object of the present invention is to reduce the size of a flip-flop and a shift register using the flip-flop without causing an operation failure.
  • the flip-flop of the present invention provides A first CMOS circuit in which gate terminals and drain terminals of a P-channel first transistor and an N-channel second transistor are connected to each other; a gate of a P-channel third transistor and an N-channel fourth transistor; A second CMOS circuit having terminals and drain terminals connected to each other; a plurality of input terminals; and first and second output terminals; a gate side of the first CMOS circuit; a drain side of the second CMOS circuit; A flip-flop in which a first output terminal is connected to each other, and a drain side of the first CMOS circuit, a gate side of the second CMOS circuit, and the second output terminal are connected to each other; An input transistor having a gate terminal connected to the first input terminal, a source terminal connected to the second input terminal, and a drain terminal connected to the first CMOS circuit and the second CMOS circuit; A power supply connected to the first CMOS circuit or the second CMOS circuit and electrically connected to the
  • the flip-flop of the present invention includes an adjustment circuit that adjusts the potential between the second input terminal and the power source when they are electrically connected. Therefore, for example, by providing a resistor as the adjustment circuit (see FIG. 1 and the like), the driving capability of the transistor on the power supply side can be reduced. Accordingly, the potential of the output terminal connected to the second input terminal approaches the potential of the input signal input to the second input terminal, and thus the flip-flop can be appropriately operated. Further, with the above structure, the flip-flop and the shift register using the flip-flop can be downsized.
  • the flip-flop of the present invention has a configuration including an adjustment circuit that adjusts the potential between the second input terminal and the power source when they are electrically connected. Accordingly, the flip-flop and the shift register using the flip-flop can be downsized without causing an operation failure.
  • (A) is a circuit diagram showing the configuration of the flip-flop circuit according to the first embodiment
  • (b) is a timing chart showing the operation of the flip-flop circuit (when the INIT signal is inactive)
  • (c ) Is a truth table of the flip-flop circuit (when the INIT signal is inactive).
  • (A) is a circuit diagram showing a configuration of a flip-flop circuit which is a modification of (a) of FIG. 1, and (b) is a timing chart of the S signal, R signal, and Q signal of the flip-flop circuit.
  • (C) is a truth table of the flip-flop circuit (when the INITB signal is inactive).
  • (A) is a circuit diagram showing the configuration of the flip-flop circuit according to the second embodiment
  • (b) is a timing chart showing the operation of the flip-flop circuit (when the INITB signal is inactive)
  • (c ) Is a truth table of the flip-flop circuit (when the INITB signal is inactive).
  • (A) is a circuit diagram showing a configuration of a flip-flop circuit which is a modified example of (a) of FIG. 3, and (b) is a timing chart showing the operation of the flip-flop circuit (when the INITB signal is inactive)
  • (C) is a truth table of the flip-flop circuit (when the INITB signal is inactive).
  • (A) is a circuit diagram showing the configuration of the flip-flop circuit according to the third embodiment
  • (b) is a timing chart of the S signal, R signal, and Q signal of the flip-flop circuit
  • (c) It is a truth table (when the INITB signal is inactive) of the flip-flop circuit.
  • (A) And (b) is a circuit diagram which shows the modification of the flip-flop circuit of FIG.
  • FIG. 6 is a circuit diagram illustrating a modification of the flip-flop circuit in FIG. 5.
  • (A) is a circuit diagram showing a configuration of a flip-flop circuit which is a modification of FIG. 5 (a), and (b) is a timing chart of the SB signal, RB signal, and Q signal of the flip-flop circuit.
  • (C) is a truth table of the flip-flop circuit (when the INIT signal is inactive).
  • (A) is a circuit diagram showing a configuration of a flip-flop circuit according to a fourth embodiment, (b) is a timing chart of S signal, R signal, and Q signal of the flip-flop circuit, (c) It is a truth table (when the INITB signal is inactive) of the flip-flop circuit.
  • (A) is a circuit diagram showing a configuration of a flip-flop circuit which is a modification of (a) of FIG. 9, and (b) is a timing chart of the SB signal, RB signal, and Q signal of the flip-flop circuit.
  • (C) is a truth table of the flip-flop circuit (when the INIT signal is inactive).
  • (A) is a circuit diagram showing a configuration of a flip-flop circuit according to a fifth embodiment
  • (b) is a timing chart of the S signal, R signal, and Q signal of the flip-flop circuit
  • (c) It is a truth table (when the INITB signal is inactive) of the flip-flop circuit.
  • (A) is a circuit diagram showing a configuration of a flip-flop circuit which is a modification of FIG. 11 (a), and (b) is a timing chart of the SB signal, RB signal, and Q signal of the flip-flop circuit.
  • (C) is a truth table of the flip-flop circuit (when the INIT signal is inactive).
  • (A) is a circuit diagram showing a configuration of a flip-flop circuit according to a sixth embodiment
  • (b) is a timing chart of the S signal, R signal, and Q signal of the flip-flop circuit
  • (c) It is a truth table (when the INITB signal is inactive) of the flip-flop circuit.
  • (A) is a circuit diagram showing a configuration of a flip-flop circuit which is a modification of FIG. 13 (a), and (b) is a timing chart of the SB signal, RB signal, and Q signal of the flip-flop circuit.
  • (C) is a truth table of the flip-flop circuit (when the INIT signal is inactive). It is a block diagram which shows schematic structure of the liquid crystal display device of this invention.
  • 16 is an equivalent circuit diagram illustrating an electrical configuration of a pixel of the liquid crystal display device of FIG. 15. It is a block diagram which shows the structure of the unit circuit contained in the shift register which concerns on this liquid crystal display device. It is a circuit diagram of the unit circuit contained in the shift register which concerns on this liquid crystal display device. 6 is a timing chart during operation of the shift register according to the present liquid crystal display device.
  • A is a circuit diagram showing the configuration of a conventional flip-flop circuit
  • (b) is a timing chart (when the INIT signal is inactive) showing the operation of the flip-flop circuit
  • (c) is the flip-flop circuit. This is a truth table of the circuit (when the INIT signal is inactive).
  • (A) is a circuit diagram showing the configuration of a conventional flip-flop circuit
  • (b) is a timing chart (when the INIT signal is inactive) showing the operation of the flip-flop circuit
  • (c) is the flip-flop circuit. This is a truth table of the circuit (when the INIT signal is inactive).
  • a set signal (S signal or SB signal) (first input signal) is applied to a set terminal (S terminal or SB terminal) (first input terminal) of a set-reset type flip-flop circuit (flip-flop).
  • a reset signal (R signal or RB signal) (second input signal) is input to a reset terminal (R terminal or RB terminal) (second input terminal)
  • an initialization terminal (INIT terminal or The initialization signal (INIT signal or INITB signal) is input to the INITB terminal (third input terminal), the Q signal is output from the output terminal (Q terminal: first output terminal), and the inverted output A QB signal is output from a terminal (QB terminal: second output terminal).
  • VDD high potential side power supply
  • VSS low potential side power supply
  • S signal set signal
  • R signal reset signal
  • INIT signal initial signal
  • Q signal output signal
  • SB signal set bar signal
  • RB signal reset signal
  • Bar signal INITB signal (initial bar signal), and QB signal (inverted output signal) are signals that are low level when active.
  • FIG. 1A is a circuit diagram showing a configuration of the flip-flop circuit according to the first embodiment.
  • the flip-flop circuit 11a includes a P-channel transistor Tr12 and an N-channel transistor Tr13 that constitute a CMOS circuit, a P-channel transistor Tr14 and an N-channel transistor Tr15 that constitute a CMOS circuit, A channel transistor Tr19, a resistor R3a, an SB terminal, an RB terminal, an INIT terminal, a Q terminal, and a QB terminal are provided.
  • the gate terminal of the transistor Tr12, the gate terminal of the transistor Tr13, the drain terminal of the transistor Tr14, the drain terminal of the transistor Tr15, the drain terminal of the transistor Tr19, and the Q terminal are connected and the drain of the transistor Tr12.
  • the terminal, the drain terminal of the transistor Tr13, the gate terminal of the transistor Tr14, the gate terminal of the transistor Tr15, and the QB terminal are connected.
  • the SB terminal is connected to the gate terminal of the transistor Tr19, the RB terminal is connected to the source terminal of the transistor Tr19 and the source terminal of the transistor Tr14, the INIT terminal is connected to the source terminal of the transistor Tr13, and one end of the resistor R3a is connected to the transistor Tr15.
  • the other end of the resistor R3a is connected to the power supply VSS, and the source terminal of the transistor Tr12 is connected to the power supply VDD.
  • the transistors Tr12, Tr13, Tr14 and Tr15 constitute a latch circuit LC
  • the resistor R3a constitutes a latch adjustment circuit RC (adjustment circuit)
  • the transistor Tr16 functions as the set transistor ST.
  • the voltage (signal level) that turns the transistor on when applied to the gate terminal (control terminal) is referred to as on-voltage (on level), and the voltage that turns the transistor off when applied to the gate terminal (signal level).
  • Signal level is called off voltage (off level).
  • a high voltage is an on voltage (high level is an on level)
  • a low voltage is an off voltage (low level is an off level)
  • FIG. 1B is a timing chart showing the operation of the flip-flop circuit 11a (when the INIT signal is inactive), and FIG. 1C is a truth table (when the INIT signal is Inactive).
  • the drain terminal of the transistor Tr19 and the power source VSS are short-circuited.
  • the SB signal is higher than Vss, for example, in the conventional configuration shown in FIG. 20, the transistor Tr19 is not reliably turned on.
  • the resistor R3a is provided between the drain terminal of the transistor Tr19 and the power supply VSS, and the driving capability of the transistor Tr15 is reduced. Therefore, even when the S signal is higher than the power supply voltage Vss, for example.
  • the Q terminal rises to a potential close to Vdd (high level) (potential higher than the inversion level of the inverter).
  • the transistor Tr13 When the potential at the Q terminal becomes close to Vdd, the transistor Tr13 is turned on and the transistor Tr12 is turned off. Thereby, since the INIT signal is at low level (inactive), the QB signal is at low level. Since the QB terminal is connected to the gate terminal of the transistor Tr14 and the gate terminal of the transistor Tr15, when the QB signal goes low, the transistor Tr14 is turned on and the transistor Tr15 is turned off. As a result, the Q signal becomes high level (Vdd).
  • the transistor Tr19 When the SB signal is inactive (high level) and the RB signal is inactive (high level), the transistor Tr19 is turned off, the state before the SB signal is changed is maintained, and the period t2 is the state of the period t1 ( Q signal is high level and QB signal is low level).
  • the transistor Tr14 When the Q signal is high level and the QB signal is low level before the RB signal becomes active (low level), the transistor Tr14 is in an on state, and the RB terminal is connected to the Q terminal. Yes.
  • the transistor Tr14 when the RB signal becomes active (low level), the transistor Tr14 is turned off when the Q terminal becomes Vss + Vth (threshold), and the Q terminal does not fall below VSS + Vth. Since the Q terminal is connected to the gate terminals of the transistor Tr12 and the transistor Tr13, when the Q terminal approaches Vss, the transistor Tr12 is turned on and the transistor Tr13 is turned off.
  • the threshold value of the transistor Tr13 is equal to or higher than Vth, the transistor Tr13 is completely turned off.
  • the transistor Tr12 When the transistor Tr12 is turned on, the QB terminal and the power supply VDD are connected, and the QB terminal becomes Vdd. Since the QB terminal is connected to the gate terminals of the transistors Tr14 and Tr15, when the QB terminal becomes Vdd, the transistor Tr14 is turned off and the Q terminal is disconnected from the RB terminal. Further, since the transistor Tr15 is turned on, the Q terminal is connected to the power source VSS and becomes Vss. When the Q terminal becomes Vss, the transistor Tr12 is turned on and the transistor Tr13 is turned off, so that the QB terminal is connected to the power supply VDD and becomes Vdd.
  • the flip-flop circuit 11a is as follows.
  • the latch circuit LC When the SB signal is inactive (high level) and the RB signal is inactive (high level), the latch circuit LC is turned on. Therefore, the state before the RB signal is changed is held, and the state of the period t3 (the Q signal is low level and the QB signal is high level) is held during the period t4.
  • the transistor Tr13 is turned off. Therefore, even if the INIT signal becomes a high level, the flip-flop circuit 11a. (Q signal is low level, QB signal is high level). If the Q signal is at a high level and the QB signal is at a low level before the INIT signal becomes active, the transistor Tr13 is on, so that the potential of the QB terminal rises to Vdd-Vth (threshold voltage). To do.
  • the transistor Tr15 When the potential of the QB terminal becomes close to Vdd, the transistor Tr15 is turned on, while the transistor Tr14 is turned off (the transistor Tr14 is completely turned off when the threshold value of the transistor Tr14 is equal to or higher than Vth). Connected, the Q signal becomes low level (Vss). Since the Q terminal is connected to the gate terminal of the transistor Tr12 and the gate terminal of the transistor Tr13, when the Q signal becomes low level, the transistor Tr13 is turned off and the transistor Tr12 is turned on. When the transistor Tr12 is turned on, the QB terminal is connected to the power supply VDD, and the QB signal becomes high level.
  • FIG. 2A is a circuit diagram showing a configuration of a flip-flop circuit 11b which is a modification of FIG.
  • the flip-flop circuit 11b includes a P-channel transistor Tr12 and an N-channel transistor Tr13 that constitute a CMOS circuit, a P-channel transistor Tr14 and an N-channel transistor Tr15 that constitute a CMOS circuit, A channel transistor Tr17, a resistor R3b, an S terminal, an R terminal, an INITB terminal, a Q terminal, and a QB terminal are provided.
  • the gate terminal of the transistor Tr12, the gate terminal of the transistor Tr13, the drain terminal of the transistor Tr14, the drain terminal of the transistor Tr15, the drain terminal of the transistor Tr17, and the QB terminal are connected and the drain of the transistor Tr12.
  • the terminal, the drain terminal of the transistor Tr13, the gate terminal of the transistor Tr14, the gate terminal of the transistor Tr15, and the Q terminal are connected.
  • the S terminal is connected to the gate terminal of the transistor Tr17
  • the R terminal is connected to the source terminal of the transistor Tr17 and the source terminal of the transistor Tr15
  • the INITB terminal is connected to the source terminal of the transistor Tr12
  • the source terminal of the transistor Tr14 is a resistor.
  • the other end of the resistor R3b is connected to the power supply VDD, and the source terminal of the transistor Tr13 is connected to the power supply VSS.
  • the transistors Tr12, Tr13, Tr14 and Tr15 constitute a latch circuit LC
  • the resistor R3b constitutes a latch adjustment circuit RC (adjustment circuit)
  • the transistor Tr17 functions as a set transistor ST (input transistor).
  • FIG. 2B is a timing chart of the S signal, R signal, and Q signal of the flip-flop circuit 11b.
  • FIG. 2C is a truth table of the flip-flop circuit 11b (when the INITB signal is inactive). ). As shown in FIG. 2C, the Q signal of the flip-flop circuit 11b is held in a period in which the S signal is at a low level (L: inactive) and the R signal is at a low level (L: inactive).
  • the power supply (VDD) electrically connected to the input terminal (R) of the reset signal (R signal) and the set transistor ST (transistor) when the potential level (high level) of the S signal is lower than Vdd, or when the driving capability of the set transistor ST (transistor Tr17) is higher than that of the transistor Tr14. Is low, the QB terminal falls close to Vss. Thereby, since the transistor Tr12 is normally turned on, the Q terminal becomes Vdd and the QB terminal becomes Vss. Therefore, malfunction that may occur in the conventional configuration (FIG. 21) can be prevented.
  • FIG. 3A is a circuit diagram showing a configuration of the flip-flop circuit according to the second embodiment.
  • the flip-flop circuit 12a includes a P-channel transistor Tr1 and an N-channel transistor Tr2 constituting a CMOS circuit (first CMOS circuit), and a P-channel transistor constituting a CMOS circuit (second CMOS circuit).
  • Tr3 and N-channel transistor Tr4 P-channel transistor Tr5 and N-channel transistor Tr6 constituting a CMOS circuit, resistor R1a, S terminal, R terminal, INITB terminal, Q terminal, and QB terminal It has.
  • the gate terminal of the transistor Tr1, the gate terminal of the transistor Tr2, the drain terminal of the transistor Tr3, the drain terminal of the transistor Tr4, and the Q terminal are connected, the drain terminal of the transistor Tr1, and the drain of the transistor Tr2
  • the terminal, the gate terminal of the transistor Tr3, the gate terminal of the transistor Tr4, the drain terminal of the transistor Tr5, the drain terminal of the transistor Tr6, and the QB terminal are connected.
  • the S terminal is connected to the gate terminal of the transistor Tr6, the R terminal is connected to the source terminal of the transistor Tr2 and the source terminal of the transistor Tr6, the INITB terminal is connected to the gate terminal of the transistor Tr5, and one end of the resistor R1a is connected to the transistor Tr1.
  • the other end of the resistor R1a is connected to the power supply VDD, the source terminal of the transistor Tr3 is connected to the power supply VDD, the source terminal of the transistor Tr4 is connected to the power supply VSS, and the source terminal of the transistor Tr5 is the power supply. Connected to VDD.
  • the transistors Tr1, Tr2, Tr3, and Tr4 constitute a latch circuit LC, the resistor R1a constitutes a latch adjustment circuit RC (adjustment circuit), and the transistor Tr6 functions as a set transistor ST (input transistor).
  • FIG. 3B is a timing chart showing the operation of the flip-flop circuit 12a (when the INITB signal is inactive), and FIG. 3C is a truth table of the flip-flop circuit 12a (when the INITB signal is non-active). If active).
  • the drain terminal of the transistor Tr6 and the power supply VDD are short-circuited.
  • the resistor R1a is provided between the drain terminal of the transistor Tr6 and the power supply VDD, and the driving capability of the transistor Tr1 is reduced. Therefore, even when the S signal is lower than the power supply voltage Vdd, the QB terminal is at Vss (low level). Level) (potential lower than the inversion level of the inverter).
  • the transistor Tr3 When the potential of the QB terminal becomes close to Vss, the transistor Tr3 is turned on and the transistor Tr4 is turned off. As a result, the Q signal becomes high level. Since the Q terminal is connected to the gate terminal of the transistor Tr1 and the gate terminal of the transistor Tr2, when the Q signal becomes high level, the transistor Tr1 is turned off and the transistor Tr2 is turned on. When the transistor Tr2 is turned on, since the R signal is VSS (low level), the QB signal is also low level (Vss). When the QB signal is at a low level, the transistor Tr3 is on and the transistor Tr4 is off, so that the Q terminal is disconnected from the power supply VSS and outputs a high level (Vdd).
  • Vdd high level
  • the transistor Tr6 When the S signal is inactive (low level) and the R signal is inactive (low level), the transistor Tr6 is turned off, the state before the S signal changes is maintained, and the period t2 is the state of the period t1 ( Q signal is high level and QB signal is low level).
  • the transistor Tr2 If the Q signal is at a high level and the QB signal is at a low level before the R signal becomes active (high level), the transistor Tr2 is in an on state, so that the QB terminal is at Vdd (high level). It rises to a potential close to (potential higher than the inversion level of the inverter).
  • the transistor Tr3 When the potential of the QB terminal becomes close to Vdd, the transistor Tr3 is turned off and the transistor Tr4 is turned on. As a result, the Q signal becomes low level. Since the Q terminal is connected to the gate terminal of the transistor Tr1 and the gate terminal of the transistor Tr2, when the Q signal becomes low level, the transistor Tr1 is turned on and the transistor Tr2 is turned off. When the transistor Tr1 is turned on, the QB signal becomes high level (Vdd). When the QB signal is at a high level, the transistor Tr3 is off and the transistor Tr4 is on, so that the Q terminal is disconnected from the power supply VDD and outputs a low level (Vss).
  • the flip-flop circuit 12a when the S signal is inactive (low level) and the R signal is inactive (low level) (period t4) is as follows.
  • the latch circuit LC is turned on. Accordingly, the state before the R signal is changed is held, and the state of the period t3 (the Q signal is low level and the QB signal is high level) is held during the period t4.
  • the power supply VDD and the QB terminal are connected when the INITB signal becomes active (low level). It does not affect the output of the flip-flop circuit 11a (Q signal is low level, QB signal is high level). If the Q signal is at a high level and the QB signal is at a low level before the INITB signal becomes active, the potential of the QB terminal rises to Vdd by the INITB signal becoming active (low level).
  • the transistor Tr4 When the potential of the QB terminal becomes close to Vdd, the transistor Tr4 is turned on, while the transistor Tr3 is turned off (the transistor Tr3 is completely turned off when the threshold value of the transistor Tr3 is equal to or higher than Vth), and the Q terminal is connected to the power supply VSS. Connected, the Q signal becomes low level (Vss). Since the Q terminal is connected to the gate terminal of the transistor Tr1 and the gate terminal of the transistor Tr2, when the Q signal becomes low level, the transistor Tr2 is turned off and the transistor Tr1 is turned on. When the transistor Tr1 is turned on, the QB terminal is connected to the power supply VDD, and the QB signal becomes high level. When the QB signal is at a high level, the transistor Tr4 is on and the transistor Tr3 is off, so that the Q terminal is disconnected from the power supply VDD and outputs a low level (Vss). Initialization is possible by the above method.
  • FIG. 4A is a circuit diagram showing a configuration of a flip-flop circuit 12b which is a modification of FIG.
  • the flip-flop circuit 12b forms a CMOS circuit (second CMOS circuit) with a P-channel transistor Tr1 and an N-channel transistor Tr2 that form a CMOS circuit (first CMOS circuit).
  • P-channel transistor Tr3 and N-channel transistor Tr4 P-channel transistor Tr5 and N-channel transistor Tr6 constituting a CMOS circuit, resistor R1b, SB terminal, RB terminal, INIT terminal, and Q terminal , QB terminals.
  • the gate terminal of the transistor Tr1, the gate terminal of the transistor Tr2, the drain terminal of the transistor Tr3, the drain terminal of the transistor Tr4, and the QB terminal are connected, the drain terminal of the transistor Tr1, and the drain of the transistor Tr2
  • the terminal, the gate terminal of the transistor Tr3, the gate terminal of the transistor Tr4, the drain terminal of the transistor Tr5, the drain terminal of the transistor Tr6, and the Q terminal are connected.
  • the SB terminal is connected to the gate terminal of the transistor Tr5, the RB terminal is connected to the source terminal of the transistor Tr1 and the source terminal of the transistor Tr5, the INIT terminal is connected to the gate terminal of the transistor Tr6, and one end of the resistor R1b is connected to the transistor Tr2.
  • the other end of the resistor R1b is connected to the power source VSS, the source terminal of the transistor Tr3 is connected to the power source VDD, the source terminal of the transistor Tr4 is connected to the power source VSS, and the source terminal of the transistor Tr6 is the power source Connected to VSS.
  • the transistors Tr1, Tr2, Tr3 and Tr4 constitute a latch circuit LC
  • the resistor R1b constitutes a latch adjustment circuit RC (adjustment circuit)
  • the transistor Tr5 functions as a set transistor ST (input transistor).
  • FIG. 4B is a timing chart showing the operation of the flip-flop circuit 12b (when the INITB signal is inactive), and FIG. 4C is a truth table of the flip-flop circuit 12b (the INITB signal is inactive).
  • the Q signal of the flip-flop circuit 12b is generated during a period in which the SB signal is at a low level (L: active) and the RB signal is at a low level (L: active).
  • SB signal is at low level (L: active) and RB signal is at high level (H: inactive), SB signal is at high level (H: inactive)
  • the RB signal is held at a low level (L: active) while the RB signal is at a low level (L: inactive)
  • the SB signal is held at a high level (H: inactive) and the RB signal is held at a high level (H: inactive) It becomes a state.
  • FIG. 5A is a circuit diagram showing a configuration of the flip-flop circuit according to the third embodiment.
  • the flip-flop circuit 13a includes a P-channel transistor Tr12 and an N-channel transistor Tr13 that form a CMOS circuit (first CMOS circuit), and a P-channel transistor that forms a CMOS circuit (second CMOS circuit).
  • Tr14 an N-channel transistor Tr15, a P-channel transistor Tr16, an N-channel transistor Tr17, a resistor R2a, an S terminal, an R terminal, an INITB terminal, a Q terminal, and a QB terminal.
  • the gate terminal of the transistor Tr12, the gate terminal of the transistor Tr13, the drain terminal of the transistor Tr14, the drain terminal of the transistor Tr15, the drain terminal of the transistor Tr16, the drain terminal of the transistor Tr17, and the QB terminal are connected.
  • the drain terminal of the transistor Tr12, the drain terminal of the transistor Tr13, the gate terminal of the transistor Tr14, the gate terminal of the transistor Tr15, and the Q terminal are connected.
  • the S terminal is connected to the gate terminal of the transistor Tr17
  • the R terminal is connected to the source terminal of the transistor Tr17 and the source terminal of the transistor Tr15
  • the INITB terminal is connected to the gate terminal of the transistor Tr16
  • one end of the resistor R2a is connected to the transistor Tr14.
  • the other end of the resistor R2a is connected to the power supply VDD, the source terminal of the transistor Tr13 is connected to the power supply VSS, the source terminal of the transistor Tr12 is connected to the power supply VDD, and the source terminal of the transistor Tr16 is the power supply. Connected to VDD.
  • the transistors Tr12, Tr13, Tr14 and Tr15 constitute a latch circuit LC
  • the resistor R2a constitutes a latch adjustment circuit RC (adjustment circuit)
  • the transistor Tr17 functions as a set transistor ST.
  • FIG. 5B is a timing chart of the S signal, R signal, and Q signal of the flip-flop circuit 13a
  • FIG. 5C is a truth table of the flip-flop circuit 13a (INITB signal is inactive). If).
  • the Q signal is at a low level and the QB signal is at a high level before the S signal becomes active (high level)
  • the Vdd power supply VDD input to the drain terminal of the transistor Tr17 and the source terminal of the transistor Tr14.
  • a resistor R2a is provided between the drain terminal of the transistor Tr17 and the power supply VDD, and the driving capability of the transistor Tr14 is reduced. Therefore, even when the S signal is lower than the power supply voltage Vdd, the QB terminal is at Vss (low level). Level) (potential lower than the inversion level of the inverter).
  • the transistor Tr12 When the potential of the QB terminal becomes close to VSS, the transistor Tr12 is turned on and the transistor Tr13 is turned off. As a result, the Q signal becomes high level. Since the Q terminal is connected to the gate terminal of the transistor Tr14 and the gate terminal of the transistor Tr15, when the Q signal becomes high level, the transistor Tr14 is turned off and the transistor Tr15 is turned on. When the transistor Tr15 is turned on, since the R signal is VSS (low level), the QB signal is also low level (Vss). When the QB signal is at a low level, the transistor Tr12 is on and the transistor Tr13 is off, so that the Q terminal is disconnected from VSS and outputs a high level (Vdd).
  • Vdd high level
  • the transistor Tr17 When the S signal is inactive (low level) and the R signal is inactive (low level), the transistor Tr17 is turned off. Therefore, the state before the S signal is changed is maintained, and the period t2 is the period t1. The state (Q signal is high level and QB signal is low level) is maintained.
  • the operation of the flip-flop circuit 13a when the S signal is inactive (low level) and the R signal is active (high level) (period t3) is as follows.
  • the Q signal is at a high level and the QB signal is at a low level before the R signal becomes active (high level)
  • the transistor Tr15 since the transistor Tr15 is in an on state, the QB terminal is connected to Vdd (high level). It rises to a potential close to (potential higher than the inversion level of the inverter).
  • the transistor Tr12 When the potential of the QB terminal becomes close to Vdd, the transistor Tr12 is turned off and the transistor Tr13 is turned on. As a result, the Q signal becomes low level. Since the Q terminal is connected to the gate terminal of the transistor Tr14 and the gate terminal of the transistor Tr15, when the Q signal becomes low level, the transistor Tr14 is turned on and the transistor Tr15 is turned off. When the transistor Tr14 is turned on, the QB signal becomes high level (Vdd). When the QB signal is at a high level, the transistor Tr12 is off and the transistor Tr13 is on, so that the Q terminal is disconnected from the power supply VDD and outputs a low level (Vss).
  • the flip-flop circuit 13a when the S signal is inactive (low level) and the R signal is inactive (low level) (period t4) is as follows.
  • the latch circuit LC When the S signal is inactive (low level) and the R signal is inactive (low level), the latch circuit LC is turned on. Accordingly, the state before the R signal is changed is held, and the state of the period t3 (the Q signal is low level and the QB signal is high level) is held during the period t4.
  • the position where the resistor R2a is provided is not limited to (a) in FIG.
  • a connection point (first connection point) between the drain terminal of the transistor Tr14, the drain terminal of the transistor Tr15, and the QB terminal is a node n10, the drain terminal of the transistor Tr17, the gate terminal of the transistor Tr12, and the gate terminal of the transistor Tr13.
  • the resistor R2a may be provided between the drain terminal of the transistor Tr14 and the node n10. Further, as shown in FIG. 6B, it may be provided between the nodes n10 and n20. That is, the resistor R2a only needs to be provided between the power supply VDD and the node n20. Further, as shown in FIG.
  • the resistor R2a may be omitted, and the channel length L of the transistor Tr14 may be increased or the channel width W of the transistor Tr14 may be decreased.
  • the transistor Tr14 constitutes a latch adjustment circuit RC (adjustment circuit). 6 and 7 can also reduce the driving capability of the transistor Tr14, so that the same effect as described above can be obtained.
  • FIG. 8A is a circuit diagram showing a configuration of a flip-flop circuit 13b which is a modification of FIG. 5A.
  • the flip-flop circuit 13b includes a P-channel transistor Tr12 and an N-channel transistor Tr13 that constitute a CMOS circuit, a P-channel transistor Tr14 and an N-channel transistor Tr15 that constitute a CMOS circuit, A channel transistor Tr18, a P channel transistor Tr19, a resistor R2b (adjustment circuit), an SB terminal, an RB terminal, an INIT terminal, a Q terminal, and a QB terminal are provided.
  • the gate terminals of the transistors Tr12 and Tr13, the drain terminals of the transistors Tr14 and Tr15, the drain terminal of the transistor Tr18, the drain terminal of the transistor Tr19, and the Q terminal are connected to each other.
  • the drain terminals of the transistors Tr12 and Tr13, the gate terminals of the transistors Tr14 and Tr15, and the QB terminal are connected to each other.
  • the gate terminal of the transistor Tr18 is connected to the INIT terminal, and the source terminal is connected to the power supply VSS.
  • the gate terminal of the transistor Tr19 is connected to the SB terminal, and the source terminal is connected to the RB terminal.
  • the source terminal of the transistor Tr14 is connected to the RB terminal, one end of the resistor R2b is connected to the power supply VSS, and the other end is connected to the source terminal of the transistor Tr15.
  • the transistors Tr12, Tr13, Tr14, and Tr15 constitute a latch circuit LC
  • the resistor R2b constitutes a latch adjustment circuit RC (adjustment circuit)
  • the transistor Tr19 functions as a set transistor ST (input transistor).
  • FIG. 8B is a timing chart of the SB signal, the RB signal, and the Q signal of the flip-flop circuit 13b.
  • FIG. 8C is a truth table (the INIT signal is inactive) of the flip-flop circuit 13b. If). As shown in FIG. 8C, the Q signal of the flip-flop circuit 13b is low level (L: L) during the period when the SB signal is low level (L: active) and the RB signal is low level (L: active).
  • the SB signal is at a low level (L: active), and the RB signal is at a high level (H: inactive), while the SB signal is at a high level (H: inactive), and the RB
  • L: active low level
  • H: inactive high level
  • H: inactive high level
  • FIG. 9A is a circuit diagram showing a configuration of the flip-flop circuit according to the fourth embodiment.
  • the flip-flop circuit 14a includes a P-channel transistor Tr12 and an N-channel transistor Tr13 that constitute a CMOS circuit, a P-channel transistor Tr14 and an N-channel transistor Tr15 that constitute a CMOS circuit, Channel type transistors Tr17 and Tr20, resistors R2a and R4a, an S terminal, an R terminal, an INIT terminal, a Q terminal, and a QB terminal are provided.
  • the gate terminals of the transistors Tr12 and Tr13, the drain terminals of the transistors Tr14 and Tr15, the drain terminal of the transistor Tr17, and the QB terminal are connected to each other.
  • the drain terminals of the transistors Tr12 and Tr13, the gate terminals of the transistors Tr14 and Tr15, the drain terminal of the transistor Tr20, and the Q terminal are connected to each other.
  • the gate terminal of the transistor Tr20 is connected to the R terminal, and the source terminal is connected to the power supply VSS.
  • the source terminal of the transistor Tr15 is connected to the INIT terminal.
  • the resistor R2a has one end connected to the power supply VDD and the other end connected to the source terminal of the transistor Tr14.
  • the resistor R4a has one end connected to the power supply VDD and the other end connected to the source terminal of the transistor Tr12.
  • Transistors Tr12, Tr13, Tr14 and Tr15 constitute a latch circuit LC
  • resistors R2a and R4a constitute a latch adjustment circuit RC (adjustment circuit)
  • transistor Tr17 functions as a set transistor ST
  • transistor Tr20 constitutes a reset transistor RT ( Functions as an input transistor).
  • FIG. 9B is a timing chart of the S signal, R signal, and Q signal of the flip-flop circuit 14a.
  • FIG. 9C is a truth table of the flip-flop circuit 14a (when the INITB signal is inactive). ). As shown in FIG. 9C, the Q signal of the flip-flop circuit 14a is held in a period in which the S signal is at a low level (L: inactive) and the R signal is at a low level (L: inactive).
  • FIG. 10A is a circuit diagram showing a configuration of a flip-flop circuit 14b which is a modification of FIG. 9A.
  • the flip-flop circuit 14b includes a P-channel transistor Tr12 and an N-channel transistor Tr13 that constitute a CMOS circuit, and a P-channel transistor Tr14 and an N-channel transistor that constitute a CMOS circuit.
  • Tr15, P-channel transistors Tr19 and Tr21, resistors R2b and R4b, an SB terminal, an RB terminal, an INITB terminal, a Q terminal, and a QB terminal are provided.
  • the gate terminals of the transistors Tr12 and Tr13, the drain terminals of the transistors Tr14 and Tr15, the drain terminal of the transistor Tr21, and the QB terminal are connected to each other, the drain terminals of the transistors Tr12 and Tr13, and the transistors Tr14 and Tr15
  • the gate terminals, the drain terminal of the transistor Tr19, and the Q terminal are connected to each other.
  • the gate terminal of the transistor Tr19 is connected to the SB terminal, and the source terminal is connected to the RB terminal.
  • the gate terminal of the transistor Tr21 is connected to the RB terminal, and the source terminal is connected to the power supply VDD.
  • the source terminal of the transistor Tr12 is connected to the INITB terminal.
  • the resistor R2b has one end connected to the power supply VSS, the other end connected to the source terminal of the transistor Tr15, the resistor R4b has one end connected to the power supply VSS, and the other end connected to the source terminal of the transistor Tr13.
  • Transistors Tr12, Tr13, Tr14 and Tr15 constitute a latch circuit LC
  • resistors R2b and R4b constitute a latch adjustment circuit RC (adjustment circuit)
  • transistor Tr19 functions as a set transistor ST
  • transistor Tr21 is a reset transistor RT ( Functions as an input transistor).
  • FIG. 10B is a timing chart of the SB signal, RB signal, and Q signal of the flip-flop circuit 14b.
  • FIG. 10C is a truth table of the flip-flop circuit 14b (when the INIT signal is inactive). ). As shown in FIG. 10C, the Q signal of the flip-flop circuit 14b is low level (L: active) while the SB signal is low level (L: active) and the RB signal is low level (L: active).
  • the SB signal is at a low level (L: active), and the RB signal is at a high level (H: inactive), while the SB signal is at a high level (H: inactive), and the RB
  • L: active low level
  • H: inactive high level
  • H: inactive high level
  • FIG. 11A is a circuit diagram showing a configuration of a flip-flop circuit according to the fifth embodiment.
  • the flip-flop circuit 15a includes a P-channel transistor Tr12 and an N-channel transistor Tr13 that constitute a CMOS circuit, a P-channel transistor Tr14 and an N-channel transistor Tr15 that constitute a CMOS circuit, A channel transistor Tr20, a resistor R4a, an S terminal, an R terminal, an INIT terminal, a Q terminal, and a QB terminal are provided.
  • the gate terminals of the transistors Tr12 and Tr13, the drain terminals of the transistors Tr14 and Tr15, and the QB terminal are connected to each other.
  • the drain terminals of the transistors Tr12 and Tr13, the gate terminals of the transistors Tr14 and Tr15, the drain terminal of the transistor Tr20, and the Q terminal are connected to each other.
  • the S terminal is connected to the source terminal of the transistor Tr13 and the source terminal of the transistor Tr20, and the R terminal is connected to the gate terminal of the transistor Tr20.
  • the source terminal of the transistor Tr15 is connected to the INIT terminal, one end of the resistor R4a is connected to the power supply VDD, and the other end is connected to the source terminal of the transistor Tr12.
  • the transistors Tr12, Tr13, Tr14, and Tr15 constitute a latch circuit LC
  • the resistor R4a constitutes a latch adjustment circuit RC (adjustment circuit)
  • the transistor Tr20 functions as the reset transistor RT.
  • FIG. 11B is a timing chart of the S signal, R signal, and Q signal of the flip-flop circuit 15a.
  • FIG. 11C is a truth table of the flip-flop circuit 15a (when the INITB signal is inactive). ). As shown in FIG. 11C, the Q signal of the flip-flop circuit 15a is held in a period in which the S signal is at a low level (L: inactive) and the R signal is at a low level (L: inactive).
  • FIG. 12A is a circuit diagram showing a configuration of a flip-flop circuit 15b which is a modification of FIG. 11A.
  • the flip-flop circuit 15b includes a P-channel transistor Tr12 and an N-channel transistor Tr13 that constitute a CMOS circuit, and a P-channel transistor Tr14 and an N-channel transistor that constitute a CMOS circuit.
  • Tr15, P-channel transistor Tr21, resistor R2b, SB terminal, RB terminal, INITB terminal, Q terminal, and QB terminal are provided.
  • the gate terminals of the transistors Tr12 and Tr13, the drain terminals of the transistors Tr14 and Tr15, the drain terminal of the transistor Tr21, and the QB terminal are connected to each other, the drain terminals of the transistors Tr12 and Tr13, and the transistors Tr14 and Tr15
  • the gate terminals and the Q terminal are connected to each other.
  • the SB terminal is connected to the source terminal of the transistor Tr14 and the source terminal of the transistor Tr21, and the RB terminal is connected to the gate terminal of the transistor Tr21.
  • the source terminal of the transistor Tr12 is connected to the INITB terminal.
  • the resistor R2b has one end connected to the power supply VSS and the other end connected to the source terminal of the transistor Tr15.
  • the transistors Tr12, Tr13, Tr14 and Tr15 constitute a latch circuit LC
  • the resistor R2b constitutes a latch adjustment circuit RC (adjustment circuit)
  • the transistor Tr21 functions as a reset transistor RT.
  • FIG. 12B is a timing chart of the SB signal, RB signal, and Q signal of the flip-flop circuit 15b.
  • FIG. 12C is a truth table of the flip-flop circuit 15b (when the INIT signal is inactive). ).
  • the Q signal of the flip-flop circuit 15b is high level (H: when the SB signal is low level (L: active) and the RB signal is low level (L: active). Active), the SB signal is at a low level (L: active), and the RB signal is at a high level (H: inactive).
  • the SB signal is at a high level (H: inactive), and the RB signal. Is held at a low level (L: inactive) while SB is at a high level (H: inactive), and an RB signal is at a high level (H: inactive). .
  • FIG. 13A is a circuit diagram showing a configuration of the flip-flop circuit according to the sixth embodiment.
  • the flip-flop circuit 16a includes a P-channel transistor Tr12 and an N-channel transistor Tr13 that constitute a CMOS circuit, a P-channel transistor Tr14 and an N-channel transistor Tr15 that constitute a CMOS circuit, A channel transistor Tr20, a resistor R4a, an S terminal, an R terminal, an INIT terminal, a Q terminal, and a QB terminal are provided.
  • the gate terminals of the transistors Tr12 and Tr13, the drain terminals of the transistors Tr14 and Tr15, and the QB terminal are connected to each other.
  • the drain terminals of the transistors Tr12 and Tr13, the gate terminals of the transistors Tr14 and Tr15, the drain terminal of the transistor Tr20, and the Q terminal are connected to each other.
  • the S terminal is connected to the source terminal of the transistor Tr13
  • the R terminal is connected to the gate terminal of the transistor Tr20
  • the source terminal of the transistor Tr20 is connected to the power supply VSS.
  • the source terminal of the transistor Tr15 is connected to the INIT terminal
  • one end of the resistor R4a is connected to the power supply VDD
  • the other end is connected to the source terminal of the transistor Tr12.
  • the transistors Tr12, Tr13, Tr14, and Tr15 constitute a latch circuit LC
  • the resistor R4a constitutes a latch adjustment circuit RC (adjustment circuit)
  • the transistor Tr20 functions as the reset transistor RT.
  • FIG. 13B is a timing chart of the S signal, R signal, and Q signal of the flip-flop circuit 16a
  • FIG. 13C is a truth table of the flip-flop circuit 16a (when the INITB signal is inactive). ).
  • the Q signal of the flip-flop circuit 16a is held in a period in which the S signal is at a low level (L: inactive) and the R signal is at a low level (L: inactive).
  • FIG. 14A is a circuit diagram showing a configuration of a flip-flop circuit 16b which is a modification of FIG.
  • the flip-flop circuit 16b includes a P-channel transistor Tr12 and an N-channel transistor Tr13 that constitute a CMOS circuit, and a P-channel transistor Tr14 and an N-channel transistor that constitute a CMOS circuit.
  • Tr15, P-channel transistor Tr21, resistor R2b, SB terminal, RB terminal, INITB terminal, Q terminal, and QB terminal are provided.
  • the gate terminals of the transistors Tr12 and Tr13, the drain terminals of the transistors Tr14 and Tr15, the drain terminal of the transistor Tr21, and the QB terminal are connected to each other, the drain terminals of the transistors Tr12 and Tr13, and the transistors Tr14 and Tr15
  • the gate terminals and the Q terminal are connected to each other.
  • the SB terminal is connected to the source terminal of the transistor Tr14
  • the RB terminal is connected to the gate terminal of the transistor Tr21
  • the source terminal of the transistor Tr21 is connected to the power supply VDD.
  • the source terminal of the transistor Tr12 is connected to the INITB terminal.
  • the resistor R2b has one end connected to the power supply VSS and the other end connected to the source terminal of the transistor Tr15.
  • the transistors Tr12, Tr13, Tr14 and Tr15 constitute a latch circuit LC
  • the resistor R2b constitutes a latch adjustment circuit RC (adjustment circuit)
  • the transistor Tr21 functions as a reset transistor RT.
  • FIG. 14B is a timing chart of the SB signal, RB signal, and Q signal of the flip-flop circuit 16b.
  • FIG. 14C is a truth table of the flip-flop circuit 16b (when the INIT signal is inactive). ). As shown in FIG. 14C, the Q signal of the flip-flop circuit 16b becomes indefinite during the period in which the SB signal is at the low level (L: active) and the RB signal is at the low level (L: active).
  • the SB signal is at a high level (H: inactive) and the RB signal is at a high level (H: inactive)
  • the SB signal is at a high level (H: inactive)
  • the RB signal is at a low level (L : Active) during the low level (L: inactive)
  • the SB signal is at the high level (H: inactive)
  • the RB signal is at the high level (H: inactive).
  • Each flip-flop circuit described above can be applied to a shift register of a liquid crystal display device or various display driving circuits. An example is given below.
  • FIG. 15 is a block diagram illustrating a schematic configuration of the liquid crystal display device 1
  • FIG. 16 is an equivalent circuit diagram illustrating an electrical configuration of pixels of the liquid crystal display device 1.
  • the liquid crystal display device 1 includes a scanning signal line driving circuit 100, a data signal line driving circuit 300, and a display panel 400. Further, the liquid crystal display device 1 includes a control circuit (not shown) that controls each drive circuit. Note that each drive circuit may be monolithically formed on the active matrix substrate.
  • the display panel 400 is configured with a liquid crystal sandwiched between an active matrix substrate (not shown) and a counter substrate, and has a large number of pixels P (FIG. 16) arranged in a matrix.
  • the display panel 400 includes a scanning signal line 41 (GLn), a data signal line 43 (SLi), a thin film transistor (hereinafter also referred to as “TFT”) 44, and a pixel electrode 45 on an active matrix substrate.
  • a common line (common electrode wiring) 42 (CMLn) is provided on the counter substrate. I and n are integers of 2 or more.
  • One scanning signal line 41 is formed in each row so as to be parallel to each other in the row direction (lateral direction), and the data signal line 43 is arranged in each column so as to be parallel to each other in the column direction (vertical direction).
  • the TFT 44 and the pixel electrode 45 are formed corresponding to each intersection of the scanning signal line 41 and the data signal line 43, and the gate electrode g of the TFT 44 is connected to the scanning signal line 41 and the source
  • the electrode s is connected to the data signal line 43, and the drain electrode d is connected to the pixel electrode 45.
  • the pixel electrode 45 forms a capacitance Clc (including a liquid crystal capacitance) between the common line 42.
  • the gate of the TFT 44 is turned on by the gate signal (scanning signal) supplied to the scanning signal line 41, the source signal (data signal) from the data signal line 43 is written to the pixel electrode 45, and the pixel electrode 45 is written in the above-described manner. It is possible to realize gradation display according to the source signal by setting the potential according to the source signal and applying a voltage according to the source signal to the liquid crystal interposed between the common line 42. it can.
  • the display panel 400 having the above configuration is driven by the scanning signal line driving circuit 100, the data signal line driving circuit 300, and a control circuit for controlling them.
  • the horizontal scanning period of each row is sequentially assigned, and each row is sequentially scanned.
  • the scanning signal line driving circuit 100 sequentially outputs a gate signal for turning on the TFT 44 to the scanning signal line 41 of the row in synchronization with the horizontal scanning period of each row.
  • the data signal line driving circuit 300 outputs a source signal to each data signal line 43.
  • This source signal is a signal obtained by assigning a video signal supplied to the data signal line driving circuit 300 from the outside of the liquid crystal display device 1 through the control circuit to each column in the data signal line driving circuit 300 and performing boosting or the like. is there.
  • the control circuit controls the scanning signal line driving circuit 100 and the data signal line driving circuit 300 described above to output a gate signal, a source signal, and a common signal from each of these circuits.
  • the shift register 10 constituting the scanning signal line driving circuit 100 is configured by connecting m (m is an integer of 2 or more) unit circuits 11 in multiple stages.
  • the unit circuit 11 includes a clock terminal (CK terminal), a set terminal (S terminal), a reset terminal (R terminal), an initialization terminal (INITB terminal), and an output terminal OUT.
  • CK terminal clock terminal
  • S terminal set terminal
  • R terminal reset terminal
  • IITB terminal initialization terminal
  • OUT output terminal OUT.
  • the shift register 10 is supplied with a start pulse (not shown) and two-phase clock signals CK1 and CK2 from the outside.
  • the start pulse is given to the S terminal of the unit circuit 11 in the first stage.
  • the clock signal CK1 is supplied to the CK terminal of the odd-numbered unit circuit 11, and the clock signal CK2 is supplied to the CK terminal of the even-numbered unit circuit 11.
  • the output of the unit circuit 11 is output from the output terminal OUT to the corresponding scanning signal line GL as the output signal SROUT, and is given to the S terminal of the subsequent unit circuit 11 and the R terminal of the previous unit circuit 11.
  • the (k ⁇ 1) -th unit circuit 11 is connected to the S terminal of the k-th stage (k is an integer of 1 to m) of the shift register 10.
  • the output signal SROUT (k ⁇ 1) is input, and the k-th unit circuit 11 outputs the output signal SROUTk to the scanning signal line GLk.
  • the shift register 10 sequentially outputs the output signals SROUT1 to SROUTn to the scanning signal lines GL1 to GLn by the shift operation.
  • the output signal SROUTk of the kth unit circuit 11 is input to the R terminal of the (k ⁇ 1) th unit circuit 11 and the S terminal of the (k + 1) th unit circuit 11.
  • the unit circuit 11 includes a set-reset type flip-flop circuit 12a (see FIG. 3), a switch circuit 12b, and a floating control circuit 12c.
  • a set signal is input to the S terminal of the flip-flop circuit 12a, a reset signal is input to the R terminal, an initialization signal (INIT signal) is input to the INIT terminal, and a Q signal is output from the Q terminal.
  • the QB signal is output from the QB terminal.
  • the S signal (set signal), R signal (reset signal), INIT signal (initial signal), and Q signal (output signal) are high level signals when active, and the SB signal (set bar signal) and RB signal.
  • the (reset bar signal), the INITB signal (initial bar signal), and the QB signal (inverted output signal) are low level signals when active.
  • the flip-flop circuit 12a includes a P-channel transistor Tr1 and an N-channel transistor Tr2 constituting a CMOS circuit (first CMOS circuit) and a P-channel transistor constituting a CMOS circuit (second CMOS circuit).
  • the transistor includes a transistor Tr3, an N-channel transistor Tr4, a P-channel transistor Tr5 and an N-channel transistor Tr6 constituting a CMOS circuit, and a resistor R1a (latch adjustment circuit RC).
  • the switch circuit 12b includes N-channel transistors Tr7 (output transistors), Tr8, and a capacitor C1.
  • the floating control circuit 12c is configured by an N-channel transistor Tr9 (control transistor).
  • the capacitor C1 may be provided as an element or may be formed as a parasitic capacitor.
  • the transistor Tr6 has a gate terminal connected to the S terminal, a source terminal connected to the R terminal, and a drain terminal connected to the gate terminals of the transistors Tr3 and Tr4.
  • the transistor Tr5 has a gate terminal connected to the INITB terminal, a source terminal connected to the power supply VDD, and a drain terminal connected to the gate terminals of the transistors Tr3 and Tr4.
  • the transistor Tr3 has a gate terminal connected to the drain terminals of the transistors Tr5 and Tr6, a source terminal connected to the power supply VDD, and a drain terminal connected to the Q terminal.
  • the transistor Tr4 has a gate terminal connected to the drain terminals of the transistors Tr5 and Tr6, a source terminal connected to the power supply VSS, and a drain terminal connected to the Q terminal.
  • the transistor Tr1 has a gate terminal connected to the drain terminals and Q terminals of the transistors Tr3 and Tr4, a source terminal connected to the other terminal of the resistor R1a, and a drain terminal connected to the gate terminals and QB terminals of the transistors Tr3 and Tr4. ing.
  • the transistor Tr2 has a gate terminal connected to the drain terminals and Q terminals of the transistors Tr3 and Tr4, a source terminal connected to the R terminal, and a drain terminal connected to the gate terminals and QB terminals of the transistors Tr3 and Tr4.
  • the transistor Tr9 of the floating control circuit 12c has a gate terminal connected to the power supply VDD and a source terminal connected to the Q terminal.
  • the transistor Tr7 of the switch circuit 12b has a gate terminal connected to the drain terminal of the transistor Tr9, a source terminal connected to the CK terminal, and a drain terminal connected to the output terminal OUT.
  • the transistor Tr8 has a gate terminal connected to the QB terminal, a source terminal connected to the power supply VSS, and a drain terminal connected to the output terminal OUT.
  • the capacitor C1 is provided between the gate terminal and the drain terminal of the transistor Tr7. Note that a connection point between the capacitor C1, the gate terminal of the transistor Tr7, and the drain terminal of the transistor Tr9 is a node n1.
  • the output signal SROUT (k ⁇ 1) of the (k ⁇ 1) th unit circuit 11 is input to the S terminal of the kth unit circuit 11, and the output terminal OUT of the kth unit circuit 11.
  • the output signal SROUTk is supplied to the scanning signal line GLk in the k-th row.
  • the output signal SROUTk is input to the S terminal of the unit circuit 11 at the (k + 1) th stage and the R terminal of the unit circuit 11 at the (k ⁇ 1) th stage.
  • FIG. 19 is a timing chart during the operation of the shift register 10.
  • FIG. 19 shows input / output signals in the unit circuit 11 at the (k ⁇ 1) th stage, the unit circuit 11 at the kth stage, and the unit circuit 11 at the (k + 1) th stage.
  • SR (k-2), SR (k-1), SRk, SR (k + 1) are the (k-2) stage unit circuit 11 and (k-1) stage unit circuit of the shift register 10, respectively.
  • the potentials of the output signals SROUT (k ⁇ 2), SROUT (k ⁇ 1), SROUTk, and SROUT (k + 1) of the eleventh, kth unit circuit 11 and the (k + 1) th unit circuit 11 are shown.
  • n1 indicates the potential of the node n1 shown in FIG. Note that a period from when the output signal SROUT (k ⁇ 2) is output to when the next output signal SROUT (k ⁇ 2) is output corresponds to one vertical scanning period (one frame). Further, FIG. 19 shows arbitrary continuous frames F (t), F (t + 1), and F (t + 2).
  • the output signal SROUT (k ⁇ 1) (high level (active) of the (k ⁇ 1) -th unit circuit 11 of the shift register 10 is applied to the S terminal (see FIG. 18) of the k-th unit circuit 11. )) Is entered.
  • the Q signal is at the low level and the QB signal is at the high level, and the drain terminal of the transistor Tr6 and the power supply VDD are short-circuited. Yes. Therefore, when the potential of SROUT (k ⁇ 1) input to the S terminal drops below the threshold value (Vth) and is lower than the power supply voltage Vdd, the transistor Tr6 is not reliably turned on.
  • the unit circuit 11 is provided with a resistor R1a (adjustment circuit) between the drain terminal of the transistor Tr6 and the power supply VDD, and the driving capability of the transistor Tr1 can be lowered, so that the transistor Tr6 is turned on.
  • the potential of the drain terminal can be lowered to a potential close to VSS (low level) (a potential lower than the inversion level of the inverter). Therefore, it is possible to prevent an operation failure of the flip-flop circuit 12a.
  • the output signal SROUT (k ⁇ 1) When the output signal SROUT (k ⁇ 1) is at the high level (active), the output signal SROUT (k + 1) of the unit circuit 11 at the (k + 1) th stage is at the low level (inactive), so that the transistor Tr3 is in the on state.
  • the transistor Tr4 is turned off, the Q signal becomes high level, and the QB signal becomes low level.
  • the transistor Tr9 When the Q signal becomes high level, the transistor Tr9 is turned off after the potential of the node n1 is charged to VDD-Vth (threshold). Then, the transistor Tr7 to which VDD-Vth is applied is turned on.
  • the transistor Tr6 is turned off.
  • the Q signal (high level) is input (feedback) to the gate terminals of the transistors Tr1 and Tr2, and the transistor Tr2 is turned on, so that the low level of the R terminal is connected to the transistors Tr3 and Tr4 via the transistor Tr2. Input to the gate terminal.
  • the output (Q signal) of the flip-flop circuit 12a is held at a high level.
  • the drain terminal of the transistor Tr7 becomes VDD-Vth.
  • the transistor Tr9 is off and the node n1 is in a floating state, the potential of the node n1 is pushed up to VDD ⁇ Vth + ⁇ by the capacitor C1. Accordingly, since a potential higher than VDD is applied to the gate terminal of the transistor Tr7, the VDD of the clock signal CK2 passes through the transistor Tr7 without dropping the threshold (bootstrap operation). As a result, the high level (VDD) output signal SROUTk is output as it is.
  • the transistor Tr9 since the transistor Tr9 is in an off state, the potential of the node n1 is held at VDD ⁇ Vth + ⁇ , and the output signal SROUTk maintains a high level (VDD).
  • the output signal SROUTk is input to the R terminal of the unit circuit 11 at the (k ⁇ 1) th stage and the S terminal of the unit circuit 11 at the (k + 1) th stage. Further, since the transistor Tr9 is in an off state, the output (Q signal) of the flip-flop circuit 12a does not become a high voltage higher than the high level even when the node n1 becomes a high voltage. Thereby, it is possible to prevent the breakdown voltage breakdown of the transistors Tr2 and Tr4 constituting the flip-flop circuit 12a.
  • (k + 1) -th unit circuit 11 when the high-level (VDD) output signal SROUTk is input from the k-th unit circuit 11, the same operation as the k-th unit circuit 11 is performed. , (K + 1) stage unit circuit 11 outputs high level (VDD) output signal SROUT (k + 1). The output signal SROUT (k + 1) is input to the R terminal of the k-th unit circuit 11 and the S terminal of the (k + 2) -th unit circuit 11.
  • a Q signal (low level) is input to the gate terminals of the transistors Tr1 and Tr2, and the transistor Tr2 is turned off and the transistor Tr1 is turned on, so that the power supply voltage Vdd is input to the gate terminals of the transistors Tr3 and Tr4. Is done.
  • the output (Q signal) of the flip-flop circuit 12a is held at a low level. Therefore, even if the output signal SROUT (k + 1) subsequently becomes low level (inactive), the output signal SROUTk is held at low level (VSS).
  • the initialization signal INITB is a signal that is at a high level (VDD) during normal operation and at a low level (VSS) during initialization.
  • VDD high level
  • VSS low level
  • Vdd power supply voltage
  • the Q signal becomes VSS (low level)
  • the QB signal becomes VDD (high level)
  • the transistor Tr7 is turned off
  • the Tr8 is turned on.
  • the output signals SROUT1 to SROUTn of the unit circuits 11 in all stages of the shift register 10 are fixed at a low level.
  • the flip-flop circuit 12a since the flip-flop circuit 12a is provided, the circuit area is reduced, and a stable operation is performed by preventing a decrease in the potential level of the output signal of the scanning signal line driving circuit 100. be able to.
  • the flip-flop circuit included in the unit circuit 11 is not limited to the flip-flop circuit 12a, and the flip-flop circuits of the above-described embodiments 1 to 6 can be applied.
  • the shift register to which the flip-flop circuit according to this embodiment can be applied is not limited to the shift register 10 described above, and can be applied to a known shift register.
  • Each of the flip-flop circuits can also be applied to various display driving circuits constituting a liquid crystal display device.
  • the adjustment circuit may be configured to reduce the driving capability of a transistor connected to the power source among the first to fourth transistors.
  • the adjustment circuit can be configured by a resistor.
  • the transistor connected to the power source, the transistor whose drain terminal is connected to the drain terminal of the transistor, and the first or second transistor connected to the drain terminal of these transistors.
  • the resistor may be provided between the power source and the first connection point.
  • the adjustment circuit is configured by any one of the first to fourth transistors, and the channel length of the transistor as the adjustment circuit is equal to that of the input transistor. It is also possible to adopt a configuration in which the channel length is set longer than the channel length.
  • the input transistor is a P-channel type
  • the second input terminal has a first potential when inactive and a second potential lower than the first potential when active. It is also possible to adopt a configuration in which a signal is input.
  • the input transistor is an N-channel type
  • the second input terminal has a second potential that is a first potential when active and lower than the first potential when not active. It is also possible to adopt a configuration in which a signal is input.
  • the input transistor may be a P-channel type, and the second input terminal may be connected to a high potential side power source.
  • the input transistor may be an N-channel type, and the second input terminal may be connected to a low potential side power source.
  • the flip-flop according to the embodiment of the present invention may be configured such that a set signal is input to the first input terminal and a reset signal is input to the second input terminal.
  • the flip-flop according to the embodiment of the present invention may be configured such that a reset signal is input to the first input terminal and a set signal is input to the second input terminal.
  • the flip-flop according to the embodiment of the present invention further includes a third input terminal to which an initialization signal is input, and the third input terminal is connected to any one of the source terminals of the first to fourth transistors.
  • a connected configuration can also be adopted.
  • a shift register includes any one of the flip-flops described above in each stage, and each stage outputs its own output signal based on the output signal of the flip-flop.
  • the display panel according to the embodiment of the present invention is characterized in that the shift register and the pixel circuit are formed monolithically.
  • a display device includes the shift register.
  • the present invention is suitable for each drive circuit of a display device.

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Abstract

　フリップフロップ回路（１１ａ）は、ゲート端子がＳＢ端子に接続され、ソース端子がＲＢ端子に接続され、ドレイン端子が第１及び第２ＣＭＯＳ回路に接続された入力トランジスタ（Ｔｒ１９）と、第１または第２ＣＭＯＳ回路に接続されるとともにＳＢ信号がアクティブになったときにＲＢ端子に接続される電源（ＶＳＳ）と、調整回路（ＲＣ）とを備えている。これにより、動作不具合を生じることなく、フリップフロップ及びこれを用いたシフトレジスタの小型化を図る。

Description

フリップフロップ、シフトレジスタ、表示パネル、及び表示装置
　本発明は、フリップフロップ及び各シフトレジスタに関する。
　近年、液晶表示装置の狭額縁化を図るため、液晶パネルを駆動する表示駆動回路の縮小化が求められている。表示駆動回路の規模は、回路を構成するトランジスタの素子数に大きく影響するため、トランジスタ数を削減することが重要である。
　図２０の（ａ）は、従来の液晶表示装置の各種表示駆動回路に用いられるフリップフロップの構成を示す回路図である。同図に示すように、フリップフロップ１００ａは、ＣＭＯＳ回路を構成するＰチャネル型トランジスタｐ２２及びＮチャネル型トランジスタｎ２１と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタｐ２３及びＮチャネル型トランジスタｎ２２と、Ｐチャネル型トランジスタｐ２１と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子、ＱＢ端子とを備えている。
　トランジスタｐ２２のゲート端子と、トランジスタｎ２１のゲート端子と、トランジスタｐ２３のドレイン端子と、トランジスタｎ２２のドレイン端子と、トランジスタｐ２１のドレイン端子と、Ｑ端子とが、接続されているとともに、トランジスタｐ２２のドレイン端子と、トランジスタｎ２１のドレイン端子と、トランジスタｐ２３のゲート端子と、トランジスタｎ２２のゲート端子と、ＱＢ端子とが、接続されている。ＳＢ端子がトランジスタｐ２１のゲート端子に接続され、ＲＢ端子がトランジスタｐ２１のソース端子とトランジスタｐ２３のソース端子とに接続され、ＩＮＩＴ端子がトランジスタｎ２１のソース端子に接続され、トランジスタｎ２２のソース端子がＶＳＳに接続されている。トランジスタｐ２２、ｎ２１、ｐ２３及びｎ２２がラッチ回路ＬＣを構成し、トランジスタｐ２１がセットトランジスタＳＴとして機能する。
　図２０の（ｂ）は、フリップフロップ１００ａの動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、図２０の（ｃ）は、フリップフロップ１００ａの真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図２０の（ｂ）及び（ｃ）に示すように、フリップフロップ１００ａのＱ信号は、ＳＢ信号がローレベル（アクティブ）かつＲＢ信号がローレベル（アクティブ）の期間にローレベル（非アクティブ）、ＳＢ信号がローレベル（アクティブ）かつＲＢ信号がハイレベル（非アクティブ）の期間にハイレベル（アクティブ）、ＳＢ信号がハイレベル（非アクティブ）かつＲＢ信号がローレベル（アクティブ）の期間にローレベル（非アクティブ）、ＳＢ信号がハイレベル（非アクティブ）かつＲＢ信号がハイレベル（非アクティブ）の期間に保持状態となる。
　例えば、図２０の（ｂ）の期間ｔ１では、Ｑ端子にＲＢ端子のＶｄｄ（ハイレベル）が出力されてトランジスタｎ２１がオンするため、ＱＢ端子にはＶｓｓ（ローレベル）が出力される。期間ｔ２では、ＳＢ信号がハイレベルとなってトランジスタｐ２１がオフするため、期間ｔ１の状態を維持する。期間ｔ３では、ＲＢ信号がローレベルとなるため、トランジスタｐ２３を介してＱ端子に一旦Ｖｓｓ＋Ｖｔｈ（トランジスタｐ２３の閾値電圧）が出力され、これにより、トランジスタｐ２２がオンしてＱＢ端子にＶｄｄ（ハイレベル）が出力される。さらに、ＱＢ端子がＶｄｄになるため、トランジスタｎ２２がオンしてＱ端子にＶｓｓが出力される。なお、ＳＢ信号及びＲＢ信号がともにローレベル（アクティブ）になった場合は、Ｑ端子にトランジスタｐ２１を介して一旦Ｖｓｓ＋Ｖｔｈが出力され、これにより、トランジスタｐ２２がオンしてＱＢ端子にＶｄｄ（ハイレベル）が出力される。さらに、ＱＢ端子がＶｄｄになるため、トランジスタｎ２２がオンしてＱ端子にＶｓｓが出力される。
　このように、フリップフロップ１００ａでは、トランジスタｐ２２、ｎ２１、ｐ２３及びｎ２２（２つのＣＭＯＳ回路）でラッチ回路を構成するとともに、ＲＢ端子を、セットトランジスタＳＴとして機能するトランジスタｐ２１のソース端子とトランジスタｐ２３のソース端子とに接続し、かつトランジスタｎ２１のソース端子をＩＮＩＴ端子に接続することで、セット、ラッチ、リセット、ＳＢ信号とＲＢ信号が同時にアクティブになったときの優先決定、及び初期化の各動作を実現している。上記のとおり、フリップフロップ１００ａではＳＢ信号及びＲＢ信号が同時にアクティブになったときにはＲＢ信号（リセット）が優先され、Ｑ信号、ＱＢ信号は非アクティブになる。
　図２１の（ａ）は、図２０の（ａ）の一変形例であるフリップフロップ１００ｂの構成を示す回路図である。同図に示すように、フリップフロップ１００ｂは、ＣＭＯＳ回路を構成するＰチャネル型トランジスタｐ２４及びＮチャネル型トランジスタｎ２４と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタｐ２５及びＮチャネル型トランジスタｎ２５と、Ｎチャネル型トランジスタｎ２３と、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子、ＱＢ端子とを備えている。
　トランジスタｐ２４のゲート端子と、トランジスタｎ２４のゲート端子と、トランジスタｐ２５のドレイン端子と、トランジスタｎ２５のドレイン端子と、トランジスタｎ２３のドレイン端子と、ＱＢ端子とが、接続されているとともに、トランジスタｐ２４のドレイン端子と、トランジスタｎ２４のドレイン端子と、トランジスタｐ２５のゲート端子と、トランジスタｎ２５のゲート端子と、Ｑ端子とが、接続されている。Ｓ端子がトランジスタｎ２３のゲート端子に接続され、Ｒ端子がトランジスタｎ２３のソース端子とトランジスタｎ２５のソース端子に接続され、ＩＮＩＴＢ端子がトランジスタｐ２４のソース端子に接続され、トランジスタｐ２５のソース端子がＶＤＤに接続され、トランジスタｎ２４のソース端子がＶＳＳに接続されている。ここでは、トランジスタｐ２４、ｎ２４、ｐ２５及びｎ２５がラッチ回路ＬＣを構成し、トランジスタｎ２３がセットトランジスタＳＴとして機能する。
　図２１の（ｂ）は、フリップフロップ１００ｂの動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図２１の（ｃ）は、フリップフロップ１００ｂの真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図２１の（ｂ）及び（ｃ）に示すように、フリップフロップ１００のＱ信号は、Ｓ信号がローレベル（非アクティブ）かつＲ信号がローレベル（非アクティブ）の期間に保持状態、Ｓ信号がローレベル（非アクティブ）かつＲ信号がハイレベル（アクティブ）の期間にローレベル（非アクティブ）、Ｓ信号がハイレベル（アクティブ）かつＲ信号がローレベル（非アクティブ）の期間にハイレベル（アクティブ）、Ｓ信号がハイレベル（アクティブ）かつＲ信号がハイレベル（アクティブ）の期間にローレベル（非アクティブ）になる。
国際公開公報「ＷＯ２０１０／１４６７５６（２０１０年１２月２３日公開）」
　上記従来のフリップフロップでは、トランジスタ数が少なく、これを用いた表示駆動回路の面積を削減することができるが、例えば入力信号（ＳＢ端子）の電位レベルが所定値に満たない場合や、セットトランジスタＳＴの駆動能力が低い場合には、誤動作を引き起こす虞がある。
　例えば、ＳＢ信号がアクティブ（ローレベル）でＲＢ信号が非アクティブ（ハイレベル）となる場合（期間ｔ１）において、ＳＢ信号がアクティブ（ローレベル）になると、それ以前にＱ信号がローレベルでＱＢ信号がハイレベルであった場合にはトランジスタｐ２２がオン状態であるため、トランジスタｎ２２のソース端子に接続されたＶＳＳと、トランジスタｐ２１のソース端子に接続されたＲＢ端子とが短絡する。このとき、ＳＢ信号の電位レベル（ローレベル）がＶｓｓよりも高い場合や、セットトランジスタＳＴのｐ２１の駆動能力がトランジスタｎ２２の駆動能力よりも低い場合には、Ｑ端子がＶｄｄに充分に近づかない。これにより、トランジスタｎ２１が正常にオンしないため、Ｑ端子がＶｄｄ、ＱＢ端子がＶｓｓにならず、誤動作を引き起こす。
　本発明は、動作不具合を生じることなく、フリップフロップ及びこれを用いたシフトレジスタの小型化を図ることを目的とする。
　本発明のフリップフロップは、上記課題を解決するために、
　Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第１ＣＭＯＳ回路と、Ｐチャネル型の第３トランジスタとＮチャネル型の第４トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１及び第２出力端子とを備え、上記第１ＣＭＯＳ回路のゲート側と上記第２ＣＭＯＳ回路のドレイン側と上記第１出力端子とが互いに接続されるとともに、上記第１ＣＭＯＳ回路のドレイン側と上記第２ＣＭＯＳ回路のゲート側と上記第２出力端子とが互いに接続されたフリップフロップであって、
　ゲート端子が第１入力端子に接続され、ソース端子が第２入力端子に接続され、ドレイン端子が上記第１ＣＭＯＳ回路及び上記第２ＣＭＯＳ回路に接続された入力トランジスタと、
　上記第１ＣＭＯＳ回路または上記第２ＣＭＯＳ回路に接続されるとともに、上記第１入力端子に入力される第１入力信号がアクティブになったときに、上記第２入力端子に電気的に接続される電源と、
　上記第２入力端子と上記電源とが電気的に接続されたときの両者の間の電位を調整する調整回路と、を備えていることを特徴とする。
　本発明のフリップフロップでは、第２入力端子と電源とが電気的に接続されたときの両者の間の電位を調整する調整回路を備えている。そのため、調整回路として例えば抵抗を設けることにより（図１等参照）、上記電源側のトランジスタの駆動能力を低下させることができる。これにより、第２入力端子に接続される出力端子の電位が、第２入力端子に入力される入力信号の電位に近づくため、フリップフロップを適切に動作させることができる。また、上記の構成により、フリップフロップ及びこれを用いるシフトレジスタの小型化を実現することができる。
　以上のように、本発明のフリップフロップは、上記第２入力端子と上記電源とが電気的に接続されたときの両者の間の電位を調整する調整回路を備えている構成である。これにより、動作不具合を生じることなく、フリップフロップ及びこれを用いるシフトレジスタの小型化を図ることができる。
（ａ）は実施の形態１に係るフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路の動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。 （ａ）は図１の（ａ）の一変形例であるフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路のＳ信号、Ｒ信号、Ｑ信号のタイミングチャートであり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。 （ａ）は実施の形態２に係るフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路の動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。 （ａ）は図３の（ａ）の一変形例であるフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路の動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。 （ａ）は実施の形態３に係るフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路のＳ信号、Ｒ信号、Ｑ信号のタイミングチャートであり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。 （ａ）及び（ｂ）は、図５のフリップフロップ回路の変形例を示す回路図である。 図５のフリップフロップ回路の変形例を示す回路図である。 （ａ）は、図５の（ａ）の一変形例であるフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路のＳＢ信号、ＲＢ信号、Ｑ信号のタイミングチャートであり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。 （ａ）は実施の形態４に係るフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路のＳ信号、Ｒ信号、Ｑ信号のタイミングチャートであり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。 （ａ）は図９の（ａ）の一変形例であるフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路のＳＢ信号、ＲＢ信号、Ｑ信号のタイミングチャートであり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。 （ａ）は実施の形態５に係るフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路のＳ信号、Ｒ信号、Ｑ信号のタイミングチャートであり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。 （ａ）は図１１の（ａ）の一変形例であるフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路のＳＢ信号、ＲＢ信号、Ｑ信号のタイミングチャートであり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。 （ａ）は実施の形態６に係るフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路のＳ信号、Ｒ信号、Ｑ信号のタイミングチャートであり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。 （ａ）は図１３の（ａ）の一変形例であるフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路のＳＢ信号、ＲＢ信号、Ｑ信号のタイミングチャートであり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。 本発明の液晶表示装置の概略構成を示すブロック図である。 図１５の液晶表示装置の画素の電気的構成を示す等価回路図である。 本液晶表示装置に係るシフトレジスタに含まれる単位回路の構成を示すブロック図である。 本液晶表示装置に係るシフトレジスタに含まれる単位回路の回路図である。 本液晶表示装置に係るシフトレジスタの動作時のタイミングチャートである。 （ａ）は従来のフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路の動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。 （ａ）は従来のフリップフロップ回路の構成を示す回路図であり、（ｂ）は該フリップフロップ回路の動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、（ｃ）は該フリップフロップ回路の真理値表（ＩＮＩＴ信号が非アクティブの場合）である。
　本発明に係る実施の形態１について、以下に説明する。なお、以下では、セットリセット型フリップフロップ回路（フリップフロップ）のセット用端子（Ｓ端子またはＳＢ端子）（第１入力端子）にはセット用信号（Ｓ信号またはＳＢ信号）（第１入力信号）が入力され、リセット用端子（Ｒ端子またはＲＢ端子）（第２入力端子）にはリセット用信号（Ｒ信号またはＲＢ信号）（第２入力信号）が入力され、初期化用端子（ＩＮＩＴ端子またはＩＮＩＴＢ端子）（第３入力端子）には初期化用信号（ＩＮＩＴ信号またはＩＮＩＴＢ信号）が入力されるものとし、出力端子（Ｑ端子：第１出力端子）からはＱ信号が出力され、反転出力端子（ＱＢ端子：第２出力端子）からはＱＢ信号が出力されるものとする。なお、高電位側電源（ＶＤＤ）の電位をＶｄｄ（以下、適宜ハイレベルと記載）とし、低電位側電源（ＶＳＳ）の電位をＶｓｓ（以下、適宜ローレベルと記載）とする。Ｓ信号（セット信号）、Ｒ信号（リセット信号）、ＩＮＩＴ信号（イニシャル信号）及びＱ信号（出力信号）はアクティブ時にハイレベルとなる信号であり、ＳＢ信号（セットバー信号）、ＲＢ信号（リセットバー信号）、ＩＮＩＴＢ信号（イニシャルバー信号）及びＱＢ信号（反転出力信号）はアクティブ時にローレベルとなる信号である。
　〔フリップフロップ回路の形態１〕
　図１の（ａ）は、実施の形態１に係るフリップフロップ回路の構成を示す回路図である。同図に示すように、フリップフロップ回路１１ａは、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１２及びＮチャネル型トランジスタＴｒ１３と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１４及びＮチャネル型トランジスタＴｒ１５と、Ｐチャネル型トランジスタＴｒ１９と、抵抗Ｒ３ａと、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子と、ＱＢ端子とを備えている。
　トランジスタＴｒ１２のゲート端子と、トランジスタＴｒ１３のゲート端子と、トランジスタＴｒ１４のドレイン端子と、トランジスタＴｒ１５のドレイン端子と、トランジスタＴｒ１９のドレイン端子と、Ｑ端子とが、接続されているとともに、トランジスタＴｒ１２のドレイン端子と、トランジスタＴｒ１３のドレイン端子と、トランジスタＴｒ１４のゲート端子と、トランジスタＴｒ１５のゲート端子と、ＱＢ端子とが、接続されている。ＳＢ端子がトランジスタＴｒ１９のゲート端子に接続され、ＲＢ端子がトランジスタＴｒ１９のソース端子とトランジスタＴｒ１４のソース端子とに接続され、ＩＮＩＴ端子がトランジスタＴｒ１３のソース端子に接続され、抵抗Ｒ３ａの一端がトランジスタＴｒ１５のソース端子に接続され、抵抗Ｒ３ａの他端が電源ＶＳＳに接続され、トランジスタＴｒ１２のソース端子が電源ＶＤＤに接続されている。
　トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４及びＴｒ１５がラッチ回路ＬＣを構成し、抵抗Ｒ３ａがラッチ調整回路ＲＣ（調整回路）を構成し、トランジスタＴｒ１６がセットトランジスタＳＴとして機能する。以下、ゲート端子（制御端子）に与えたときにトランジスタをオン状態にする電圧（信号のレベル）をオン電圧（オンレベル）といい、ゲート端子に与えたときにトランジスタをオフ状態にする電圧（信号のレベル）をオフ電圧（オフレベル）という。Ｎチャネル型トランジスタでは、ハイ電圧がオン電圧（ハイレベルがオンレベル）、ロー電圧がオフ電圧（ローレベルがオフレベル）になり、Ｐチャネル型トランジスタではその逆になる。
　図１の（ｂ）は、フリップフロップ回路１１ａの動作を示すタイミングチャート（ＩＮＩＴ信号が非アクティブの場合）であり、図１の（ｃ）は、フリップフロップ回路１１ａの真理値表（ＩＮＩＴ信号が非アクティブの場合）である。
　ＳＢ信号がアクティブ（ローレベル）でＲＢ信号が非アクティブ（ハイレベル）となる場合（期間ｔ１）のフリップフロップ回路１１ａの動作は以下のとおりである。
　ＳＢ信号がアクティブ（ローレベル）になる以前にＱ信号がローレベルでＱＢ信号がハイレベルであった場合には、トランジスタＴｒ１９のドレイン端子と電源ＶＳＳとが短絡した状態になっている。ここで、ＳＢ信号が例えばＶｓｓよりも高い場合は、図２０に示す従来の構成では、トランジスタＴｒ１９が確実にオン状態にならない。この点、フリップフロップ回路１１ａは、トランジスタＴｒ１９のドレイン端子と電源ＶＳＳとの間に抵抗Ｒ３ａが設けられており、トランジスタＴｒ１５の駆動能力が低下するため、Ｓ信号が例えば電源電圧Ｖｓｓより高い場合でもＱ端子はＶｄｄ（ハイレベル）に近い電位（インバータの反転レベルよりも高い電位）まで上昇する。
　Ｑ端子の電位がＶｄｄ近くになると、トランジスタＴｒ１３がオン状態になり、トランジスタＴｒ１２がオフ状態になる。これにより、ＩＮＩＴ信号がローレベル（非アクティブ）のためＱＢ信号はローレベルになる。ＱＢ端子はトランジスタＴｒ１４のゲート端子及びトランジスタＴｒ１５のゲート端子に接続されているため、ＱＢ信号がローレベルになると、トランジスタＴｒ１４がオン状態になりトランジスタＴｒ１５がオフ状態になる。これにより、Ｑ信号はハイレベル（Ｖｄｄ）になる。
　ＳＢ信号が非アクティブ（ハイレベル）でＲＢ信号が非アクティブ（ハイレベル）となる場合（期間ｔ２）のフリップフロップ回路１１ａの動作は以下のとおりである。
　ＳＢ信号が非アクティブ（ハイレベル）でＲＢ信号が非アクティブ（ハイレベル）になると、トランジスタＴｒ１９がオフ状態になり、ＳＢ信号が変化する前の状態が保持され、期間ｔ２は期間ｔ１の状態（Ｑ信号がハイレベルでＱＢ信号がローレベル）が保持される。
　ＳＢ信号が非アクティブ（ハイレベル）でＲＢ信号がアクティブ（ローレベル）となる場合（期間ｔ３）のフリップフロップ回路１１ａの動作は以下のとおりである。
　ＲＢ信号がアクティブ（ローレベル）になる前にＱ信号がハイレベルでＱＢ信号がローレベルであった場合には、トランジスタＴｒ１４がオン状態になっているため、ＲＢ端子がＱ端子に接続されている。ここでＲＢ信号がアクティブ（ローレベル）になると、トランジスタＴｒ１４は、Ｑ端子がＶｓｓ＋Ｖｔｈ（閾値）になるとオフし、Ｑ端子はＶＳＳ＋Ｖｔｈより下がらない。Ｑ端子はトランジスタＴｒ１２とトランジスタＴｒ１３のゲート端子に接続されているため、Ｑ端子がＶｓｓに近づくと、トランジスタＴｒ１２がオンしトランジスタＴｒ１３がオフする。トランジスタＴｒ１３の閾値がＶｔｈ以上である場合にはトランジスタＴｒ１３は完全にオフする。トランジスタＴｒ１２がオンすると、ＱＢ端子と電源ＶＤＤとが接続され、ＱＢ端子はＶｄｄになる。ＱＢ端子はトランジスタＴｒ１４、Ｔｒ１５のゲート端子に接続されているため、ＱＢ端子がＶｄｄになると、トランジスタＴｒ１４がオフし、Ｑ端子はＲＢ端子から切り離される。また、トランジスタＴｒ１５がオンするため、Ｑ端子は電源ＶＳＳに接続されＶｓｓになる。また、Ｑ端子がＶｓｓになると、トランジスタＴｒ１２がオンし、トランジスタＴｒ１３がオフするため、ＱＢ端子は電源ＶＤＤに接続されＶｄｄになる。
　このように瞬間的には、Ｑ端子がＶｓｓ＋Ｖｔｈに移行しようとするものの、ラッチ回路ＬＣによって出力がフィードバックされて、安定したＶｓｓを出力することができる。
　ＳＢ信号が非アクティブ（ハイレベル）でＲＢ信号が非アクティブ（ハイレベル）となる場合（期間ｔ４）のフリップフロップ回路１１ａは以下のとおりである。
　ＳＢ信号が非アクティブ（ハイレベル）でＲＢ信号が非アクティブ（ハイレベル）になると、ラッチ回路ＬＣがＯＮになる。したがって、ＲＢ信号が変化する前の状態が保持され、期間ｔ４は期間ｔ３の状態（Ｑ信号がローレベルでＱＢ信号がハイレベル）が保持される。
　このように、フリップフロップ回路１１ａでは、セット用信号（ＳＢ信号）がアクティブのときにリセット用信号（ＲＢ信号）の入力端子（ＲＢ）に電気的に接続される電源（ＶＳＳ）と、セットトランジスタＳＴ（トランジスタＴｒ１９）との間に抵抗Ｒ３ａが設けられているため、例えばＳＢ信号の電位レベル（ローレベル）がＶｓｓよりも高い場合や、セットトランジスタＳＴ（トランジスタＴｒ１９）の駆動能力がトランジスタＴｒ１５の駆動能力よりも低い場合であっても、Ｑ端子はＶｄｄ近くに上昇する。これにより、トランジスタＴｒ１３は正常にオンするため、Ｑ端子はＶｄｄになりＱＢ端子はＶｓｓになる。よって、従来の構成（図２０）において生じ得る誤動作を防ぐことができる。
　（初期化動作）
　ＩＮＩＴ信号がアクティブ（ハイレベル）となるとき（初期化時）のフリップフロップ回路１１ａの動作は以下のとおりである。
　まず、ＩＮＩＴ信号がアクティブとなる以前にＱ信号がローレベルでＱＢ信号がハイレベルであった場合には、トランジスタＴｒ１３がオフしているため、ＩＮＩＴ信号がハイレベルになってもフリップフロップ回路１１ａの出力には影響しない（Ｑ信号はローレベル、ＱＢ信号はハイレベル）。ＩＮＩＴ信号がアクティブとなる以前にＱ信号がハイレベルでＱＢ信号がローレベルであった場合には、トランジスタＴｒ１３がオンしているため、ＱＢ端子の電位が、Ｖｄｄ－Ｖｔｈ（閾値電圧）まで上昇する。ＱＢ端子の電位がＶｄｄ近くになると、トランジスタＴｒ１５がオンする一方、トランジスタＴｒ１４がオフし（トランジスタＴｒ１４の閾値がＶｔｈ以上である場合にはトランジスタＴｒ１４は完全にオフする）、Ｑ端子は電源ＶＳＳに接続され、Ｑ信号はローレベル（Ｖｓｓ）となる。Ｑ端子はトランジスタＴｒ１２のゲート端子及びトランジスタＴｒ１３のゲート端子に接続されているため、Ｑ信号がローレベルになると、トランジスタＴｒ１３がオフしてトランジスタＴｒ１２がオンする。トランジスタＴｒ１２がオンすると、ＱＢ端子は電源ＶＤＤに接続され、ＱＢ信号はハイレベルとなる。なお、ＱＢ信号がハイレベルのときは、トランジスタＴｒ１５がオンでトランジスタＴｒ１４がオフであるため、Ｑ端子はＲＢ端子から切り離されて、ローレベル（Ｖｓｓ）を出力する。このようにＱＢ信号は、瞬間的にはＶｄｄ－Ｖｔｈに移行しようとするものの、ラッチ回路ＬＣによってＱ信号がフィードバックされて、ハイレベル（Ｖｄｄ）に安定する。以上の方法で初期化が可能である。
　（変形例）
　図２の（ａ）は、図１の（ａ）の一変形例であるフリップフロップ回路１１ｂの構成を示す回路図である。
　同図に示すように、フリップフロップ回路１１ｂは、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１２及びＮチャネル型トランジスタＴｒ１３と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１４及びＮチャネル型トランジスタＴｒ１５と、Ｎチャネル型トランジスタＴｒ１７と、抵抗Ｒ３ｂと、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子と、ＱＢ端子とを備えている。
　トランジスタＴｒ１２のゲート端子と、トランジスタＴｒ１３のゲート端子と、トランジスタＴｒ１４のドレイン端子と、トランジスタＴｒ１５のドレイン端子と、トランジスタＴｒ１７のドレイン端子と、ＱＢ端子とが、接続されているとともに、トランジスタＴｒ１２のドレイン端子と、トランジスタＴｒ１３のドレイン端子と、トランジスタＴｒ１４のゲート端子と、トランジスタＴｒ１５のゲート端子と、Ｑ端子とが、接続されている。Ｓ端子がトランジスタＴｒ１７のゲート端子に接続され、Ｒ端子がトランジスタＴｒ１７のソース端子とトランジスタＴｒ１５のソース端子とに接続され、ＩＮＩＴＢ端子がトランジスタＴｒ１２のソース端子に接続され、トランジスタＴｒ１４のソース端子が抵抗Ｒ３ｂの一端に接続され、抵抗Ｒ３ｂの他端が電源ＶＤＤに接続され、トランジスタＴｒ１３のソース端子が電源ＶＳＳに接続されている。
　トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４及びＴｒ１５がラッチ回路ＬＣを構成し、抵抗Ｒ３ｂがラッチ調整回路ＲＣ（調整回路）を構成し、トランジスタＴｒ１７がセットトランジスタＳＴ（入力トランジスタ）として機能する。
　図２の（ｂ）は、フリップフロップ回路１１ｂのＳ信号、Ｒ信号、Ｑ信号のタイミングチャートであり、図２の（ｃ）はフリップフロップ回路１１ｂの真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図２の（ｃ）に示されるように、フリップフロップ回路１１ｂのＱ信号は、Ｓ信号がローレベル（Ｌ：非アクティブ）かつＲ信号がローレベル（Ｌ：非アクティブ）の期間に保持状態、Ｓ信号がローレベル（Ｌ：非アクティブ）かつＲ信号がハイレベル（Ｈ：アクティブ）の期間にローレベル（Ｌ：非アクティブ）、Ｓ信号がハイレベル（Ｈ：アクティブ）かつＲ信号がローレベル（Ｌ：非アクティブ）の期間にハイレベル（Ｈ：アクティブ）、Ｓ信号がハイレベル（Ｈ：アクティブ）かつＲ信号がハイレベル（Ｈ：アクティブ）の期間にローレベル（Ｌ：非アクティブ）となる。
　上記フリップフロップ回路１１ｂでは、セット用信号（Ｓ信号）がアクティブのときにリセット用信号（Ｒ信号）の入力端子（Ｒ）に電気的に接続される電源（ＶＤＤ）と、セットトランジスタＳＴ（トランジスタＴｒ１７）との間に抵抗Ｒ３ｂが設けられているため、例えばＳ信号の電位レベル（ハイレベル）がＶｄｄよりも低い場合や、セットトランジスタＳＴ（トランジスタＴｒ１７）の駆動能力がトランジスタＴｒ１４の駆動能力よりも低い場合であっても、ＱＢ端子はＶｓｓ近くに低下する。これにより、トランジスタＴｒ１２は正常にオンするため、Ｑ端子はＶｄｄになりＱＢ端子はＶｓｓになる。よって、従来の構成（図２１）において生じ得る誤動作を防ぐことができる。
　〔フリップフロップ回路の形態２〕
　図３の（ａ）は、実施の形態２に係るフリップフロップ回路の構成を示す回路図である。同図に示すように、フリップフロップ回路１２ａは、ＣＭＯＳ回路（第１ＣＭＯＳ回路）を構成するＰチャネル型トランジスタＴｒ１及びＮチャネル型トランジスタＴｒ２と、ＣＭＯＳ回路（第２ＣＭＯＳ回路）を構成するＰチャネル型トランジスタＴｒ３及びＮチャネル型トランジスタＴｒ４と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ５及びＮチャネル型トランジスタＴｒ６と、抵抗Ｒ１ａと、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子と、ＱＢ端子とを備えている。
　トランジスタＴｒ１のゲート端子と、トランジスタＴｒ２のゲート端子と、トランジスタＴｒ３のドレイン端子と、トランジスタＴｒ４のドレイン端子と、Ｑ端子とが、接続されているとともに、トランジスタＴｒ１のドレイン端子と、トランジスタＴｒ２のドレイン端子と、トランジスタＴｒ３のゲート端子と、トランジスタＴｒ４のゲート端子と、トランジスタＴｒ５のドレイン端子と、トランジスタＴｒ６のドレイン端子と、ＱＢ端子とが、接続されている。Ｓ端子がトランジスタＴｒ６のゲート端子に接続され、Ｒ端子がトランジスタＴｒ２のソース端子とトランジスタＴｒ６のソース端子とに接続され、ＩＮＩＴＢ端子がトランジスタＴｒ５のゲート端子に接続され、抵抗Ｒ１ａの一端がトランジスタＴｒ１のソース端子に接続され、抵抗Ｒ１ａの他端が電源ＶＤＤに接続され、トランジスタＴｒ３のソース端子が電源ＶＤＤに接続され、トランジスタＴｒ４のソース端子が電源ＶＳＳに接続され、トランジスタＴｒ５のソース端子が電源ＶＤＤに接続されている。トランジスタＴｒ１、Ｔｒ２、Ｔｒ３及びＴｒ４がラッチ回路ＬＣを構成し、抵抗Ｒ１ａがラッチ調整回路ＲＣ（調整回路）を構成し、トランジスタＴｒ６がセットトランジスタＳＴ（入力トランジスタ）として機能する。
　図３の（ｂ）は、フリップフロップ回路１２ａの動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図３の（ｃ）はフリップフロップ回路１２ａの真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。
　Ｓ信号がアクティブ（ハイレベル）でＲ信号が非アクティブ（ローレベル）となる場合（期間ｔ１）のフリップフロップ回路１２ａの動作は以下のとおりである。
　Ｓ信号がアクティブ（ハイレベル）になる以前にＱ信号がローレベルでＱＢ信号がハイレベルであった場合には、トランジスタＴｒ６のドレイン端子と電源ＶＤＤとが短絡した状態になっている。ここで、トランジスタＴｒ６のドレイン端子と電源ＶＤＤとの間に抵抗Ｒ１ａが設けられており、トランジスタＴｒ１の駆動能力が低下するため、Ｓ信号が例えば電源電圧Ｖｄｄより低い場合でもＱＢ端子はＶｓｓ（ローレベル）に近い電位（インバータの反転レベルよりも低い電位）まで低下する。
　ＱＢ端子の電位がＶｓｓ近くになると、トランジスタＴｒ３がオン状態になり、トランジスタＴｒ４がオフ状態になる。これにより、Ｑ信号はハイレベルになる。Ｑ端子はトランジスタＴｒ１のゲート端子及びトランジスタＴｒ２のゲート端子に接続されているため、Ｑ信号がハイレベルになると、トランジスタＴｒ１がオフ状態になりトランジスタＴｒ２がオン状態になる。トランジスタＴｒ２がオン状態になると、Ｒ信号はＶＳＳ（ローレベル）であるため、ＱＢ信号もローレベル（Ｖｓｓ）になる。なお、ＱＢ信号がローレベルのときは、トランジスタＴｒ３がオン状態でトランジスタＴｒ４がオフ状態であるため、Ｑ端子は電源ＶＳＳから切り離されて、ハイレベル（Ｖｄｄ）を出力する。
　Ｓ信号が非アクティブ（ローレベル）でＲ信号が非アクティブ（ローレベル）となる場合（期間ｔ２）のフリップフロップ回路１２ａの動作は以下のとおりである。
　Ｓ信号が非アクティブ（ローレベル）でＲ信号が非アクティブ（ローレベル）になると、トランジスタＴｒ６がオフ状態になり、Ｓ信号が変化する前の状態が保持され、期間ｔ２は期間ｔ１の状態（Ｑ信号がハイレベルでＱＢ信号がローレベル）が保持される。
　Ｓ信号が非アクティブ（ローレベル）でＲ信号がアクティブ（ハイレベル）となる場合（期間ｔ３）のフリップフロップ回路１２ａの動作は以下のとおりである。
　Ｒ信号がアクティブ（ハイレベル）になる前にＱ信号がハイレベルでＱＢ信号がローレベルであった場合には、トランジスタＴｒ２がオン状態になっているため、ＱＢ端子は、Ｖｄｄ（ハイレベル）に近い電位（インバータの反転レベルよりも高い電位）まで上昇する。
　ＱＢ端子の電位がＶｄｄ近くになると、トランジスタＴｒ３がオフ状態になり、トランジスタＴｒ４がオン状態になる。これにより、Ｑ信号はローレベルになる。Ｑ端子はトランジスタＴｒ１のゲート端子及びトランジスタＴｒ２のゲート端子に接続されているため、Ｑ信号がローレベルになると、トランジスタＴｒ１がオン状態になりトランジスタＴｒ２がオフ状態になる。トランジスタＴｒ１がオン状態になることにより、ＱＢ信号がハイレベル（Ｖｄｄ）になる。なお、ＱＢ信号がハイレベルのときは、トランジスタＴｒ３がオフ状態でトランジスタＴｒ４がオン状態であるため、Ｑ端子は電源ＶＤＤから切り離されて、ローレベル（Ｖｓｓ）を出力する。
　Ｓ信号が非アクティブ（ローレベル）でＲ信号が非アクティブ（ローレベル）となる場合（期間ｔ４）のフリップフロップ回路１２ａは以下のとおりである。Ｓ信号が非アクティブ（ローレベル）でＲ信号が非アクティブ（ローレベル）になると、ラッチ回路ＬＣがオンになる。したがって、Ｒ信号が変化する前の状態が保持され、期間ｔ４は期間ｔ３の状態（Ｑ信号がローレベルでＱＢ信号がハイレベル）が保持される。
　このように、フリップフロップ回路１２ａでは、セット用信号（Ｓ信号）がアクティブのときにリセット用信号（Ｒ信号）の入力端子（Ｒ）に電気的に接続される電源（ＶＤＤ）と、セットトランジスタＳＴ（トランジスタＴｒ６）との間に抵抗Ｒ１ａが設けられているため、例えばＳ信号の電位レベル（ハイレベル）がＶｄｄよりも低い場合や、セットトランジスタＳＴ（トランジスタＴｒ６）の駆動能力がトランジスタＴｒ１の駆動能力よりも低い場合であっても、ＱＢ端子はＶｓｓ近くに低下する。これにより、トランジスタＴｒ３が正常にオンするため、Ｑ端子はＶｄｄになりＱＢ端子はＶｓｓになる。よって、入力信号の電位レベルやトランジスタ特性に起因する誤動作を防ぐことができる。
　（初期化動作）
　Ｓ信号及びＲ信号が非アクティブ（ローレベル）の状態で、ＩＮＩＴＢ信号がアクティブ（ローレベル）となるとき（初期化時）のフリップフロップ回路１２ａの動作は以下のとおりである。
　まず、ＩＮＩＴＢ信号がアクティブとなる以前にＱ信号がローレベルでＱＢ信号がハイレベルであった場合には、ＩＮＩＴＢ信号がアクティブ（ローレベル）になると電源ＶＤＤとＱＢ端子とが接続されるため、フリップフロップ回路１１ａの出力には影響しない（Ｑ信号はローレベル、ＱＢ信号はハイレベル）。ＩＮＩＴＢ信号がアクティブとなる以前にＱ信号がハイレベルでＱＢ信号がローレベルであった場合には、ＩＮＩＴＢ信号がアクティブ（ローレベル）になることにより、ＱＢ端子の電位がＶｄｄまで上昇する。ＱＢ端子の電位がＶｄｄ近くになると、トランジスタＴｒ４がオンする一方、トランジスタＴｒ３がオフし（トランジスタＴｒ３の閾値がＶｔｈ以上である場合にはトランジスタＴｒ３は完全にオフする）、Ｑ端子は電源ＶＳＳに接続され、Ｑ信号はローレベル（Ｖｓｓ）となる。Ｑ端子はトランジスタＴｒ１のゲート端子及びトランジスタＴｒ２のゲート端子に接続されているため、Ｑ信号がローレベルになると、トランジスタＴｒ２がオフしてトランジスタＴｒ１がオンする。トランジスタＴｒ１がオンすると、ＱＢ端子は電源ＶＤＤに接続され、ＱＢ信号はハイレベルとなる。なお、ＱＢ信号がハイレベルのときは、トランジスタＴｒ４がオンでトランジスタＴｒ３がオフであるため、Ｑ端子は電源ＶＤＤから切り離されて、ローレベル（Ｖｓｓ）を出力する。以上の方法により初期化が可能である。
　（変形例）
　図４の（ａ）は、図３の（ａ）の一変形例であるフリップフロップ回路１２ｂの構成を示す回路図である。図４の（ａ）に示すように、フリップフロップ回路１２ｂは、ＣＭＯＳ回路（第１ＣＭＯＳ回路）を構成するＰチャネル型トランジスタＴｒ１及びＮチャネル型トランジスタＴｒ２と、ＣＭＯＳ回路（第２ＣＭＯＳ回路）を構成するＰチャネル型トランジスタＴｒ３及びＮチャネル型トランジスタＴｒ４と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ５及びＮチャネル型トランジスタＴｒ６と、抵抗Ｒ１ｂと、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子と、ＱＢ端子とを備えている。
　トランジスタＴｒ１のゲート端子と、トランジスタＴｒ２のゲート端子と、トランジスタＴｒ３のドレイン端子と、トランジスタＴｒ４のドレイン端子と、ＱＢ端子とが、接続されているとともに、トランジスタＴｒ１のドレイン端子と、トランジスタＴｒ２のドレイン端子と、トランジスタＴｒ３のゲート端子と、トランジスタＴｒ４のゲート端子と、トランジスタＴｒ５のドレイン端子と、トランジスタＴｒ６のドレイン端子と、Ｑ端子とが、接続されている。ＳＢ端子がトランジスタＴｒ５のゲート端子に接続され、ＲＢ端子がトランジスタＴｒ１のソース端子とトランジスタＴｒ５のソース端子とに接続され、ＩＮＩＴ端子がトランジスタＴｒ６のゲート端子に接続され、抵抗Ｒ１ｂの一端がトランジスタＴｒ２のソース端子に接続され、抵抗Ｒ１ｂの他端が電源ＶＳＳに接続され、トランジスタＴｒ３のソース端子が電源ＶＤＤに接続され、トランジスタＴｒ４のソース端子が電源ＶＳＳに接続され、トランジスタＴｒ６のソース端子が電源ＶＳＳに接続されている。
　トランジスタＴｒ１、Ｔｒ２、Ｔｒ３及びＴｒ４がラッチ回路ＬＣを構成し、抵抗Ｒ１ｂがラッチ調整回路ＲＣ（調整回路）を構成し、トランジスタＴｒ５がセットトランジスタＳＴ（入力トランジスタ）として機能する。
　図４の（ｂ）はフリップフロップ回路１２ｂの動作を示すタイミングチャート（ＩＮＩＴＢ信号が非アクティブの場合）であり、図４の（ｃ）はフリップフロップ回路１２ｂの真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図４の（ｂ）及び（ｃ）に示されるように、フリップフロップ回路１２ｂのＱ信号は、ＳＢ信号がローレベル（Ｌ：アクティブ）かつＲＢ信号がローレベル（Ｌ：アクティブ）の期間に（Ｌ：非アクティブ）、ＳＢ信号がローレベル（Ｌ：アクティブ）かつＲＢ信号がハイレベル（Ｈ：非アクティブ）の期間にハイレベル（Ｈ：アクティブ）、ＳＢ信号がハイレベル（Ｈ：非アクティブ）かつＲＢ信号がローレベル（Ｌ：アクティブ）の期間にローレベル（Ｌ：非アクティブ）、ＳＢ信号がハイレベル（Ｈ：非アクティブ）かつＲＢ信号がハイレベル（Ｈ：非アクティブ）の期間に保持状態となる。
　〔フリップフロップ回路の形態３〕
　図５の（ａ）は、実施の形態３に係るフリップフロップ回路の構成を示す回路図である。同図に示すように、フリップフロップ回路１３ａは、ＣＭＯＳ回路（第１ＣＭＯＳ回路）を構成するＰチャネル型トランジスタＴｒ１２及びＮチャネル型トランジスタＴｒ１３と、ＣＭＯＳ回路（第２ＣＭＯＳ回路）を構成するＰチャネル型トランジスタＴｒ１４及びＮチャネル型トランジスタＴｒ１５と、Ｐチャネル型トランジスタＴｒ１６と、Ｎチャネル型トランジスタＴｒ１７と、抵抗Ｒ２ａと、Ｓ端子と、Ｒ端子と、ＩＮＩＴＢ端子と、Ｑ端子と、ＱＢ端子とを備えている。
　トランジスタＴｒ１２のゲート端子と、トランジスタＴｒ１３のゲート端子と、トランジスタＴｒ１４のドレイン端子と、トランジスタＴｒ１５のドレイン端子と、トランジスタＴｒ１６のドレイン端子と、トランジスタＴｒ１７のドレイン端子と、ＱＢ端子とが、接続されているとともに、トランジスタＴｒ１２のドレイン端子と、トランジスタＴｒ１３のドレイン端子と、トランジスタＴｒ１４のゲート端子と、トランジスタＴｒ１５のゲート端子と、Ｑ端子とが、接続されている。Ｓ端子がトランジスタＴｒ１７のゲート端子に接続され、Ｒ端子がトランジスタＴｒ１７のソース端子とトランジスタＴｒ１５のソース端子とに接続され、ＩＮＩＴＢ端子がトランジスタＴｒ１６のゲート端子に接続され、抵抗Ｒ２ａの一端がトランジスタＴｒ１４のソース端子に接続され、抵抗Ｒ２ａの他端が電源ＶＤＤに接続され、トランジスタＴｒ１３のソース端子が電源ＶＳＳに接続され、トランジスタＴｒ１２のソース端子が電源ＶＤＤに接続され、トランジスタＴｒ１６のソース端子が電源ＶＤＤに接続されている。
　トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４及びＴｒ１５がラッチ回路ＬＣを構成し、抵抗Ｒ２ａがラッチ調整回路ＲＣ（調整回路）を構成し、トランジスタＴｒ１７がセットトランジスタＳＴとして機能する。
　図５の（ｂ）は、フリップフロップ回路１３ａのＳ信号、Ｒ信号、Ｑ信号のタイミングチャートであり、図５の（ｃ）は、フリップフロップ回路１３ａの真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。
　Ｓ信号がアクティブ（ハイレベル）でＲ信号が非アクティブ（ローレベル）となる場合（期間ｔ１）のフリップフロップ回路１３ａの動作は以下のとおりである。
　Ｓ信号がアクティブ（ハイレベル）になる以前にＱ信号がローレベルでＱＢ信号がハイレベルであった場合には、トランジスタＴｒ１７のドレイン端子と、トランジスタＴｒ１４のソース端子に入力されるＶｄｄの電源ＶＤＤとが短絡した状態になっている。ここで、トランジスタＴｒ１７のドレイン端子と電源ＶＤＤとの間に抵抗Ｒ２ａが設けられており、トランジスタＴｒ１４の駆動能力が低下するため、Ｓ信号が例えば電源電圧Ｖｄｄより低い場合でもＱＢ端子はＶｓｓ（ローレベル）に近い電位（インバータの反転レベルよりも低い電位）まで低下する。
　ＱＢ端子の電位がＶＳＳ近くになると、トランジスタＴｒ１２がオン状態になり、トランジスタＴｒ１３がオフ状態になる。これにより、Ｑ信号はハイレベルになる。Ｑ端子はトランジスタＴｒ１４のゲート端子及びトランジスタＴｒ１５のゲート端子に接続されているため、Ｑ信号がハイレベルになると、トランジスタＴｒ１４がオフ状態になりトランジスタＴｒ１５がオン状態になる。トランジスタＴｒ１５がオン状態になると、Ｒ信号はＶＳＳ（ローレベル）であるため、ＱＢ信号もローレベル（Ｖｓｓ）になる。なお、ＱＢ信号がローレベルのときは、トランジスタＴｒ１２がオン状態でトランジスタＴｒ１３がオフ状態であるため、Ｑ端子はＶＳＳから切り離されて、ハイレベル（Ｖｄｄ）を出力する。
　Ｓ信号が非アクティブ（ローレベル）でＲ信号が非アクティブ（ローレベル）となる場合（期間ｔ２）のフリップフロップ回路１３ａの動作は以下のとおりである。
　Ｓ信号が非アクティブ（ローレベル）でＲ信号が非アクティブ（ローレベル）になると、トランジスタＴｒ１７がオフ状態になり、したがって、Ｓ信号が変化する前の状態が保持され、期間ｔ２は期間ｔ１の状態（Ｑ信号がハイレベルでＱＢ信号がローレベル）が保持される。
　Ｓ信号が非アクティブ（ローレベル）でＲ信号がアクティブ（ハイレベル）となる場合（期間ｔ３）のフリップフロップ回路１３ａの動作は以下のとおりである。Ｒ信号がアクティブ（ハイレベル）になる以前にＱ信号がハイレベルでＱＢ信号がローレベルであった場合には、トランジスタＴｒ１５がオン状態になっているため、ＱＢ端子は、Ｖｄｄ（ハイレベル）に近い電位（インバータの反転レベルよりも高い電位）まで上昇する。
　ＱＢ端子の電位がＶｄｄ近くになると、トランジスタＴｒ１２がオフ状態になり、トランジスタＴｒ１３がオン状態になる。これにより、Ｑ信号はローレベルになる。Ｑ端子はトランジスタＴｒ１４のゲート端子及びトランジスタＴｒ１５のゲート端子に接続されているため、Ｑ信号がローレベルになると、トランジスタＴｒ１４がオン状態になりトランジスタＴｒ１５がオフ状態になる。トランジスタＴｒ１４がオン状態になることにより、ＱＢ信号がハイレベル（Ｖｄｄ）になる。なお、ＱＢ信号がハイレベルのときは、トランジスタＴｒ１２がオフ状態でトランジスタＴｒ１３がオン状態であるため、Ｑ端子は電源ＶＤＤから切り離されて、ローレベル（Ｖｓｓ）を出力する。
　Ｓ信号が非アクティブ（ローレベル）でＲ信号が非アクティブ（ローレベル）となる場合（期間ｔ４）のフリップフロップ回路１３ａは以下のとおりである。
　Ｓ信号が非アクティブ（ローレベル）でＲ信号が非アクティブ（ローレベル）になると、ラッチ回路ＬＣがオンになる。したがって、Ｒ信号が変化する前の状態が保持され、期間ｔ４は期間ｔ３の状態（Ｑ信号がローレベルでＱＢ信号がハイレベル）が保持される。
　ここで、抵抗Ｒ２ａが設けられる位置は図５の（ａ）に限定されない。トランジスタＴｒ１４のドレイン端子と、トランジスタＴｒ１５のドレイン端子と、ＱＢ端子との接続点（第１接続点）をノードｎ１０とし、トランジスタＴｒ１７のドレイン端子と、トランジスタＴｒ１２のゲート端子と、トランジスタＴｒ１３のゲート端子との接続点（第２接続点）をノードｎ２０とすると、抵抗Ｒ２ａは、図６の（ａ）に示すように、トランジスタＴｒ１４のドレイン端子とノードｎ１０との間に設けられていてもよく、また、図６の（ｂ）に示すように、ノードｎ１０とｎ２０との間に設けられていてもよい。すなわち、抵抗Ｒ２ａは、電源ＶＤＤとノードｎ２０との間に設けられていればよい。さらに、図７に示すように、抵抗Ｒ２ａを省略して、トランジスタＴｒ１４のチャネル長Ｌを長く、またはトランジスタＴｒ１４のチャネル幅Ｗを小さくしても良い。この場合、トランジスタＴｒ１４がラッチ調整回路ＲＣ（調整回路）を構成する。図６及び図７の構成でも、トランジスタＴｒ１４の駆動能力を低下させることができるため、上記と同様の効果が得られる。
　（変形例）
　図８の（ａ）は、図５の（ａ）の一変形例であるフリップフロップ回路１３ｂの構成を示す回路図である。同図に示すように、フリップフロップ回路１３ｂは、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１２及びＮチャネル型トランジスタＴｒ１３と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１４及びＮチャネル型トランジスタＴｒ１５と、Ｎチャネル型トランジスタＴｒ１８と、Ｐチャネル型トランジスタＴｒ１９と、抵抗Ｒ２ｂ（調整回路）と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子と、ＱＢ端子とを備えている。
　トランジスタＴｒ１２、Ｔｒ１３のゲート端子同士と、トランジスタＴｒ１４、Ｔｒ１５のドレイン端子同士と、トランジスタＴｒ１８のドレイン端子と、トランジスタＴｒ１９のドレイン端子と、Ｑ端子とが互いに接続されている。トランジスタＴｒ１２、Ｔｒ１３のドレイン端子同士と、トランジスタＴｒ１４、Ｔｒ１５のゲート端子同士と、ＱＢ端子とが互いに接続されている。トランジスタＴｒ１８のゲート端子はＩＮＩＴ端子に接続され、ソース端子は電源ＶＳＳに接続されている。トランジスタＴｒ１９のゲート端子はＳＢ端子に接続され、ソース端子はＲＢ端子に接続されている。トランジスタＴｒ１４のソース端子がＲＢ端子に接続され、抵抗Ｒ２ｂは一端が電源ＶＳＳに接続され、他端がトランジスタＴｒ１５のソース端子に接続されている。
　トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４及びＴｒ１５がラッチ回路ＬＣを構成し、抵抗Ｒ２ｂがラッチ調整回路ＲＣ（調整回路）を構成し、トランジスタＴｒ１９がセットトランジスタＳＴ（入力トランジスタ）として機能する。
　図８の（ｂ）は、フリップフロップ回路１３ｂのＳＢ信号、ＲＢ信号、Ｑ信号のタイミングチャートであり、図８の（ｃ）は、フリップフロップ回路１３ｂの真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図８の（ｃ）に示されるように、フリップフロップ回路１３ｂのＱ信号は、ＳＢ信号がローレベル（Ｌ：アクティブ）かつＲＢ信号がローレベル（Ｌ：アクティブ）の期間にローレベル（Ｌ：非アクティブ）、ＳＢ信号がローレベル（Ｌ：アクティブ）かつＲＢ信号がハイレベル（Ｈ：非アクティブ）の期間にハイレベル（Ｈ：アクティブ）、ＳＢ信号がハイレベル（Ｈ：非アクティブ）かつＲＢ信号がローレベル（Ｌ：アクティブ）の期間にローレベル（Ｌ：非アクティブ）、ＳＢ信号がハイレベル（Ｈ：非アクティブ）かつＲＢ信号がハイレベル（Ｈ：非アクティブ）の期間に保持状態となる。
　〔フリップフロップ回路の形態４〕
　図９の（ａ）は、実施の形態４に係るフリップフロップ回路の構成を示す回路図である。同図に示すように、フリップフロップ回路１４ａは、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１２及びＮチャネル型トランジスタＴｒ１３と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１４及びＮチャネル型トランジスタＴｒ１５と、Ｎチャネル型トランジスタＴｒ１７及びＴｒ２０と、抵抗Ｒ２ａ及びＲ４ａと、Ｓ端子と、Ｒ端子と、ＩＮＩＴ端子と、Ｑ端子と、ＱＢ端子とを備えている。
　トランジスタＴｒ１２、Ｔｒ１３のゲート端子同士と、トランジスタＴｒ１４、Ｔｒ１５のドレイン端子同士と、トランジスタＴｒ１７のドレイン端子と、ＱＢ端子とが互いに接続されている。トランジスタＴｒ１２、Ｔｒ１３のドレイン端子同士と、トランジスタＴｒ１４、Ｔｒ１５のゲート端子同士と、トランジスタＴｒ２０のドレイン端子と、Ｑ端子とが互いに接続されている。トランジスタＴｒ２０のゲート端子はＲ端子に接続され、ソース端子は電源ＶＳＳに接続されている。トランジスタＴｒ１５のソース端子がＩＮＩＴ端子に接続されている。抵抗Ｒ２ａは一端が電源ＶＤＤに接続され、他端がトランジスタＴｒ１４のソース端子に接続され、抵抗Ｒ４ａは一端が電源ＶＤＤに接続され、他端がトランジスタＴｒ１２のソース端子に接続されている。
　トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４及びＴｒ１５がラッチ回路ＬＣを構成し、抵抗Ｒ２ａ、Ｒ４ａがラッチ調整回路ＲＣ（調整回路）を構成し、トランジスタＴｒ１７がセットトランジスタＳＴとして機能し、トランジスタＴｒ２０がリセットトランジスタＲＴ（入力トランジスタ）として機能する。
　図９の（ｂ）は、フリップフロップ回路１４ａのＳ信号、Ｒ信号、Ｑ信号のタイミングチャートであり、図９の（ｃ）はフリップフロップ回路１４ａの真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図９の（ｃ）に示されるように、フリップフロップ回路１４ａのＱ信号は、Ｓ信号がローレベル（Ｌ：非アクティブ）かつＲ信号がローレベル（Ｌ：非アクティブ）の期間に保持状態、Ｓ信号がローレベル（Ｌ：非アクティブ）かつＲ信号がハイレベル（Ｈ：アクティブ）の期間にローレベル（Ｌ：非アクティブ）、Ｓ信号がハイレベル（Ｈ：アクティブ）かつＲ信号がローレベル（Ｌ：非アクティブ）の期間にハイレベル（Ｈ：アクティブ）、Ｓ信号がハイレベル（Ｈ：アクティブ）かつＲ信号がハイレベル（Ｈ：アクティブ）の期間にローレベル（Ｌ：非アクティブ）となる。
　（変形例）
　図１０の（ａ）は、図９の（ａ）の一変形例であるフリップフロップ回路１４ｂの構成を示す回路図である。図１０の（ａ）に示すように、フリップフロップ回路１４ｂは、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１２及びＮチャネル型トランジスタＴｒ１３と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１４及びＮチャネル型トランジスタＴｒ１５と、Ｐチャネル型トランジスタＴｒ１９及びＴｒ２１と、抵抗Ｒ２ｂ及びＲ４ｂと、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴＢ端子と、Ｑ端子と、ＱＢ端子とを備えている。
　トランジスタＴｒ１２、Ｔｒ１３のゲート端子同士と、トランジスタＴｒ１４、Ｔｒ１５のドレイン端子同士と、トランジスタＴｒ２１のドレイン端子と、ＱＢ端子とが互いに接続され、トランジスタＴｒ１２、Ｔｒ１３のドレイン端子同士と、トランジスタＴｒ１４、Ｔｒ１５のゲート端子同士と、トランジスタＴｒ１９のドレイン端子と、Ｑ端子とが互いに接続されている。トランジスタＴｒ１９のゲート端子はＳＢ端子に接続され、ソース端子はＲＢ端子に接続されている。トランジスタＴｒ２１のゲート端子はＲＢ端子に接続され、ソース端子は電源ＶＤＤに接続されている。トランジスタＴｒ１２のソース端子がＩＮＩＴＢ端子に接続されている。抵抗Ｒ２ｂは一端が電源ＶＳＳに接続され、他端がトランジスタＴｒ１５のソース端子に接続され、抵抗Ｒ４ｂは一端が電源ＶＳＳに接続され、他端がトランジスタＴｒ１３のソース端子に接続されている。
　トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４及びＴｒ１５がラッチ回路ＬＣを構成し、抵抗Ｒ２ｂ、Ｒ４ｂがラッチ調整回路ＲＣ（調整回路）を構成し、トランジスタＴｒ１９がセットトランジスタＳＴとして機能し、トランジスタＴｒ２１がリセットトランジスタＲＴ（入力トランジスタ）として機能する。
　図１０の（ｂ）は、フリップフロップ回路１４ｂのＳＢ信号、ＲＢ信号、Ｑ信号のタイミングチャートであり、図１０の（ｃ）はフリップフロップ回路１４ｂの真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図１０の（ｃ）に示されるように、フリップフロップ回路１４ｂのＱ信号は、ＳＢ信号がローレベル（Ｌ：アクティブ）かつＲＢ信号がローレベル（Ｌ：アクティブ）の期間にローレベル（Ｌ：非アクティブ）、ＳＢ信号がローレベル（Ｌ：アクティブ）かつＲＢ信号がハイレベル（Ｈ：非アクティブ）の期間にハイレベル（Ｈ：アクティブ）、ＳＢ信号がハイレベル（Ｈ：非アクティブ）かつＲＢ信号がローレベル（Ｌ：アクティブ）の期間にローレベル（Ｌ：非アクティブ）、ＳＢ信号がハイレベル（Ｈ：非アクティブ）かつＲＢ信号がハイレベル（Ｈ：非アクティブ）の期間に保持状態となる。
　〔フリップフロップ回路の形態５〕
　図１１の（ａ）は、実施の形態５に係るフリップフロップ回路の構成を示す回路図である。同図に示すように、フリップフロップ回路１５ａは、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１２及びＮチャネル型トランジスタＴｒ１３と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１４及びＮチャネル型トランジスタＴｒ１５と、Ｎチャネル型トランジスタＴｒ２０と、抵抗Ｒ４ａと、Ｓ端子と、Ｒ端子と、ＩＮＩＴ端子と、Ｑ端子と、ＱＢ端子とを備えている。
　トランジスタＴｒ１２、Ｔｒ１３のゲート端子同士と、トランジスタＴｒ１４、Ｔｒ１５のドレイン端子同士と、ＱＢ端子とが互いに接続されている。トランジスタＴｒ１２、Ｔｒ１３のドレイン端子同士と、トランジスタＴｒ１４、Ｔｒ１５のゲート端子同士と、トランジスタＴｒ２０のドレイン端子と、Ｑ端子とが互いに接続されている。Ｓ端子がトランジスタＴｒ１３のソース端子及びトランジスタＴｒ２０のソース端子に接続され、Ｒ端子がトランジスタＴｒ２０のゲート端子に接続されている。トランジスタＴｒ１５のソース端子がＩＮＩＴ端子に接続され、抵抗Ｒ４ａは一端が電源ＶＤＤに接続され、他端がトランジスタＴｒ１２のソース端子に接続されている。
　トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４及びＴｒ１５がラッチ回路ＬＣを構成し、抵抗Ｒ４ａがラッチ調整回路ＲＣ（調整回路）を構成し、トランジスタＴｒ２０がリセットトランジスタＲＴとして機能する。
　図１１の（ｂ）は、フリップフロップ回路１５ａのＳ信号、Ｒ信号、Ｑ信号のタイミングチャートであり、図１１の（ｃ）はフリップフロップ回路１５ａの真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１１の（ｃ）に示されるように、フリップフロップ回路１５ａのＱ信号は、Ｓ信号がローレベル（Ｌ：非アクティブ）かつＲ信号がローレベル（Ｌ：非アクティブ）の期間に保持状態、Ｓ信号がローレベル（Ｌ：非アクティブ）かつＲ信号がハイレベル（Ｈ：アクティブ）の期間にローレベル（Ｌ：非アクティブ）、Ｓ信号がハイレベル（Ｈ：アクティブ）かつＲ信号がローレベル（Ｌ：非アクティブ）の期間にハイレベル（Ｈ：アクティブ）、Ｓ信号がハイレベル（Ｈ：アクティブ）かつＲ信号がハイレベル（Ｈ：アクティブ）の期間にハイレベル（Ｈ：アクティブ）となる。
　（変形例）
　図１２の（ａ）は、図１１の（ａ）の一変形例であるフリップフロップ回路１５ｂの構成を示す回路図である。図１２の（ａ）に示すように、フリップフロップ回路１５ｂは、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１２及びＮチャネル型トランジスタＴｒ１３と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１４及びＮチャネル型トランジスタＴｒ１５と、Ｐチャネル型トランジスタＴｒ２１と、抵抗Ｒ２ｂと、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴＢ端子と、Ｑ端子と、ＱＢ端子とを備えている。
　トランジスタＴｒ１２、Ｔｒ１３のゲート端子同士と、トランジスタＴｒ１４、Ｔｒ１５のドレイン端子同士と、トランジスタＴｒ２１のドレイン端子と、ＱＢ端子とが互いに接続され、トランジスタＴｒ１２、Ｔｒ１３のドレイン端子同士と、トランジスタＴｒ１４、Ｔｒ１５のゲート端子同士と、Ｑ端子とが互いに接続されている。ＳＢ端子がトランジスタＴｒ１４のソース端子及びトランジスタＴｒ２１のソース端子に接続され、ＲＢ端子がトランジスタＴｒ２１のゲート端子に接続されている。トランジスタＴｒ１２のソース端子がＩＮＩＴＢ端子に接続されている。抵抗Ｒ２ｂは一端が電源ＶＳＳに接続され、他端がトランジスタＴｒ１５のソース端子に接続されている。
　トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４及びＴｒ１５がラッチ回路ＬＣを構成し、抵抗Ｒ２ｂがラッチ調整回路ＲＣ（調整回路）を構成し、トランジスタＴｒ２１がリセットトランジスタＲＴとして機能する。
　図１２の（ｂ）は、フリップフロップ回路１５ｂのＳＢ信号、ＲＢ信号、Ｑ信号のタイミングチャートであり、図１２の（ｃ）はフリップフロップ回路１５ｂの真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図１２の（ｃ）に示されるように、フリップフロップ回路１５ｂのＱ信号は、ＳＢ信号がローレベル（Ｌ：アクティブ）かつＲＢ信号がローレベル（Ｌ：アクティブ）の期間にハイレベル（Ｈ：アクティブ）、ＳＢ信号がローレベル（Ｌ：アクティブ）かつＲＢ信号がハイレベル（Ｈ：非アクティブ）の期間にハイレベル（Ｈ：アクティブ）、ＳＢ信号がハイレベル（Ｈ：非アクティブ）かつＲＢ信号がローレベル（Ｌ：アクティブ）の期間にローレベル（Ｌ：非アクティブ）、ＳＢ信号がハイレベル（Ｈ：非アクティブ）かつＲＢ信号がハイレベル（Ｈ：非アクティブ）の期間に保持状態となる。
　〔フリップフロップ回路の形態６〕
　図１３の（ａ）は、実施の形態６に係るフリップフロップ回路の構成を示す回路図である。同図に示すように、フリップフロップ回路１６ａは、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１２及びＮチャネル型トランジスタＴｒ１３と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１４及びＮチャネル型トランジスタＴｒ１５と、Ｎチャネル型トランジスタＴｒ２０と、抵抗Ｒ４ａと、Ｓ端子と、Ｒ端子と、ＩＮＩＴ端子と、Ｑ端子と、ＱＢ端子とを備えている。
　トランジスタＴｒ１２、Ｔｒ１３のゲート端子同士と、トランジスタＴｒ１４、Ｔｒ１５のドレイン端子同士と、ＱＢ端子とが互いに接続されている。トランジスタＴｒ１２、Ｔｒ１３のドレイン端子同士と、トランジスタＴｒ１４、Ｔｒ１５のゲート端子同士と、トランジスタＴｒ２０のドレイン端子と、Ｑ端子とが互いに接続されている。Ｓ端子がトランジスタＴｒ１３のソース端子に接続され、Ｒ端子がトランジスタＴｒ２０のゲート端子に接続され、トランジスタＴｒ２０のソース端子が電源ＶＳＳに接続されている。トランジスタＴｒ１５のソース端子がＩＮＩＴ端子に接続され、抵抗Ｒ４ａは一端が電源ＶＤＤに接続され、他端がトランジスタＴｒ１２のソース端子に接続されている。
　トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４及びＴｒ１５がラッチ回路ＬＣを構成し、抵抗Ｒ４ａがラッチ調整回路ＲＣ（調整回路）を構成し、トランジスタＴｒ２０がリセットトランジスタＲＴとして機能する。
　図１３の（ｂ）は、フリップフロップ回路１６ａのＳ信号、Ｒ信号、Ｑ信号のタイミングチャートであり、図１３の（ｃ）はフリップフロップ回路１６ａの真理値表（ＩＮＩＴＢ信号が非アクティブの場合）である。図１３の（ｃ）に示されるように、フリップフロップ回路１６ａのＱ信号は、Ｓ信号がローレベル（Ｌ：非アクティブ）かつＲ信号がローレベル（Ｌ：非アクティブ）の期間に保持状態、Ｓ信号がローレベル（Ｌ：非アクティブ）かつＲ信号がハイレベル（Ｈ：アクティブ）の期間にローレベル（Ｌ：非アクティブ）、Ｓ信号がハイレベル（Ｈ：アクティブ）かつＲ信号がローレベル（Ｌ：非アクティブ）の期間にハイレベル（Ｈ：アクティブ）となり、Ｓ信号がハイレベル（Ｈ：アクティブ）かつＲ信号がハイレベル（Ｈ：アクティブ）の期間は不定となる。
　（変形例）
　図１４の（ａ）は、図１３の（ａ）の一変形例であるフリップフロップ回路１６ｂの構成を示す回路図である。図１４の（ａ）に示すように、フリップフロップ回路１６ｂは、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１２及びＮチャネル型トランジスタＴｒ１３と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ１４及びＮチャネル型トランジスタＴｒ１５と、Ｐチャネル型トランジスタＴｒ２１と、抵抗Ｒ２ｂと、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴＢ端子と、Ｑ端子と、ＱＢ端子とを備えている。
　トランジスタＴｒ１２、Ｔｒ１３のゲート端子同士と、トランジスタＴｒ１４、Ｔｒ１５のドレイン端子同士と、トランジスタＴｒ２１のドレイン端子と、ＱＢ端子とが互いに接続され、トランジスタＴｒ１２、Ｔｒ１３のドレイン端子同士と、トランジスタＴｒ１４、Ｔｒ１５のゲート端子同士と、Ｑ端子とが互いに接続されている。ＳＢ端子がトランジスタＴｒ１４のソース端子に接続され、ＲＢ端子がトランジスタＴｒ２１のゲート端子に接続され、トランジスタＴｒ２１のソース端子が電源ＶＤＤに接続されている。トランジスタＴｒ１２のソース端子がＩＮＩＴＢ端子に接続されている。抵抗Ｒ２ｂは一端が電源ＶＳＳに接続され、他端がトランジスタＴｒ１５のソース端子に接続されている。
　トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４及びＴｒ１５がラッチ回路ＬＣを構成し、抵抗Ｒ２ｂがラッチ調整回路ＲＣ（調整回路）を構成し、トランジスタＴｒ２１がリセットトランジスタＲＴとして機能する。
　図１４の（ｂ）は、フリップフロップ回路１６ｂのＳＢ信号、ＲＢ信号、Ｑ信号のタイミングチャートであり、図１４の（ｃ）はフリップフロップ回路１６ｂの真理値表（ＩＮＩＴ信号が非アクティブの場合）である。図１４の（ｃ）に示されるように、フリップフロップ回路１６ｂのＱ信号は、ＳＢ信号がローレベル（Ｌ：アクティブ）かつＲＢ信号がローレベル（Ｌ：アクティブ）の期間は不定となり、ＳＢ信号がローレベル（Ｌ：アクティブ）かつＲＢ信号がハイレベル（Ｈ：非アクティブ）の期間にハイレベル（Ｈ：アクティブ）、ＳＢ信号がハイレベル（Ｈ：非アクティブ）かつＲＢ信号がローレベル（Ｌ：アクティブ）の期間にローレベル（Ｌ：非アクティブ）、ＳＢ信号がハイレベル（Ｈ：非アクティブ）かつＲＢ信号がハイレベル（Ｈ：非アクティブ）の期間に保持状態となる。
　上述した各フリップフロップ回路は、液晶表示装置のシフトレジスタあるいは各種表示駆動回路に適用することができる。以下、一例を挙げる。
　〔シフトレジスタへの適用形態〕
　図１５は、液晶表示装置１の概略構成を示すブロック図であり、図１６は、液晶表示装置１の画素の電気的構成を示す等価回路図である。
　まず、図１５及び図１６を用いて液晶表示装置１の概略構成について説明する。液晶表示装置１は、走査信号線駆動回路１００、データ信号線駆動回路３００、及び表示パネル４００を備えている。また、液晶表示装置１には、各駆動回路を制御する制御回路（図示せず）が含まれる。なお、各駆動回路はアクティブマトリクス基板にモノリシックに作り込まれていてもよい。
　表示パネル４００は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素Ｐ（図１６）を有している。
　そして、表示パネル４００は、アクティブマトリクス基板上に、走査信号線４１（ＧＬｎ）、データ信号線４３（ＳＬｉ）、薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」とも言う）４４、及び画素電極４５を備え、対向基板上にコモンライン（共通電極配線）４２（ＣＭＬｎ）を備えている。なお、ｉ、ｎは２以上の整数である。
　走査信号線４１は行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、データ信号線４３は、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されている。図１６に示すように、ＴＦＴ４４及び画素電極４５は、走査信号線４１とデータ信号線４３との各交点に対応してそれぞれ形成されており、ＴＦＴ４４のゲート電極ｇが走査信号線４１に、ソース電極ｓがデータ信号線４３に、ドレイン電極ｄが画素電極４５にそれぞれ接続されている。また、画素電極４５は、コモンライン４２との間に容量Ｃｌｃ（液晶容量を含む）を形成している。
　これにより、走査信号線４１に供給されるゲート信号（走査信号）によってＴＦＴ４４のゲートをオン状態にし、データ信号線４３からのソース信号（データ信号）を画素電極４５に書き込んで画素電極４５を上記ソース信号に応じた電位に設定し、コモンライン４２との間に介在する液晶に対して上記ソース信号に応じた電圧を印加することによって、上記ソース信号に応じた階調表示を実現することができる。
　上記構成の表示パネル４００は、走査信号線駆動回路１００、データ信号線駆動回路３００、及びこれらを制御する制御回路によって駆動される。
　本実施の形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。
　そのため、走査信号線駆動回路１００は、ＴＦＴ４４をオンするためのゲート信号を各行の水平走査期間に同期して当該行の走査信号線４１に対して順次出力する。
　データ信号線駆動回路３００は、各データ信号線４３に対してソース信号を出力する。このソース信号は、液晶表示装置１の外部から制御回路を介してデータ信号線駆動回路３００に供給された映像信号を、データ信号線駆動回路３００において各列に割り当て、昇圧等を施した信号である。
　制御回路は、上述した走査信号線駆動回路１００、及びデータ信号線駆動回路３００を制御することにより、これら各回路から、ゲート信号、ソース信号、及びコモン信号を出力させる。
　走査信号線駆動回路１００を構成するシフトレジスタ１０は、ｍ個（ｍは２以上の整数）の単位回路１１を多段接続して構成されている。単位回路１１は、図１５に示すように、クロック用端子（ＣＫ端子）、セット用端子（Ｓ端子）、リセット用端子（Ｒ端子）、初期化用端子（ＩＮＩＴＢ端子）、及び出力端子ＯＵＴを有している。
　シフトレジスタ１０には、外部からスタートパルス（図示せず）と２相のクロック信号ＣＫ１、ＣＫ２が供給される。スタートパルスは、１段目の単位回路１１のＳ端子に与えられる。クロック信号ＣＫ１は、奇数段目の単位回路１１のＣＫ端子に与えられ、クロック信号ＣＫ２は、偶数段目の単位回路１１のＣＫ端子に与えられる。単位回路１１の出力は、出力端子ＯＵＴから、出力信号ＳＲＯＵＴとして対応する走査信号線ＧＬに出力されるとともに、後段の単位回路１１のＳ端子及び前段の単位回路１１のＲ端子に与えられる。
　具体的には、図１５に示すように、シフトレジスタ１０のｋ段目（ｋは１以上ｍ以下の整数）の単位回路１１のＳ端子に、（ｋ－１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｋ－１）が入力され、当該ｋ段目の単位回路１１は、出力信号ＳＲＯＵＴｋを走査信号線ＧＬｋに出力する。このように、シフトレジスタ１０は、シフト動作によって、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎを、走査信号線ＧＬ１～ＧＬｎに順に出力する。なお、ｋ段目の単位回路１１の出力信号ＳＲＯＵＴｋは、（ｋ－１）段目の単位回路１１のＲ端子及び（ｋ＋１）段目の単位回路１１のＳ端子に入力される。
　以下、シフトレジスタ１０の詳細な構成について説明する。
　図１７及び図１８は、シフトレジスタ１０の各段を構成する単位回路１１の回路図である。両図に示すように、単位回路１１は、セットリセット型のフリップフロップ回路１２ａ（図３参照）、スイッチ回路１２ｂ、及びフローティング制御回路１２ｃを含んで構成される。フリップフロップ回路１２ａのＳ端子にはセット用信号が入力され、Ｒ端子にはリセット用信号が入力され、ＩＮＩＴ端子には初期化用信号（ＩＮＩＴ信号）が入力され、Ｑ端子からはＱ信号が出力され、ＱＢ端子からはＱＢ信号が出力される。なお、Ｓ信号（セット信号）、Ｒ信号（リセット信号）、ＩＮＩＴ信号（イニシャル信号）およびＱ信号（出力信号）はアクティブ時にハイレベルとなる信号であり、ＳＢ信号（セットバー信号）、ＲＢ信号（リセットバー信号）、ＩＮＩＴＢ信号（イニシャルバー信号）およびＱＢ信号（反転出力信号）はアクティブ時にローレベルとなる信号である。
　フリップフロップ回路１２ａは、図１８に示すように、ＣＭＯＳ回路（第１ＣＭＯＳ回路）を構成するＰチャネル型トランジスタＴｒ１及びＮチャネル型トランジスタＴｒ２と、ＣＭＯＳ回路（第２ＣＭＯＳ回路）を構成するＰチャネル型トランジスタＴｒ３及びＮチャネル型トランジスタＴｒ４と、ＣＭＯＳ回路を構成するＰチャネル型トランジスタＴｒ５及びＮチャネル型トランジスタＴｒ６と、抵抗Ｒ１ａ（ラッチ調整回路ＲＣ）とにより構成されている。
　スイッチ回路１２ｂは、Ｎチャネル型トランジスタＴｒ７（出力トランジスタ）、Ｔｒ８及び容量Ｃ１により構成されている。
　フローティング制御回路１２ｃは、Ｎチャネル型トランジスタＴｒ９（制御トランジスタ）により構成されている。なお、容量Ｃ１は、素子として設けられていても良いし、寄生容量として形成されるものでも良い。
　トランジスタＴｒ６は、ゲート端子がＳ端子に接続され、ソース端子がＲ端子に接続され、ドレイン端子がトランジスタＴｒ３、Ｔｒ４のゲート端子に接続されている。トランジスタＴｒ５は、ゲート端子がＩＮＩＴＢ端子に接続され、ソース端子が電源ＶＤＤに接続され、ドレイン端子がトランジスタＴｒ３、Ｔｒ４のゲート端子に接続されている。トランジスタＴｒ３は、ゲート端子がトランジスタＴｒ５、Ｔｒ６のドレイン端子に接続され、ソース端子が電源ＶＤＤに接続され、ドレイン端子がＱ端子に接続されている。トランジスタＴｒ４は、ゲート端子がトランジスタＴｒ５、Ｔｒ６のドレイン端子に接続され、ソース端子が電源ＶＳＳに接続され、ドレイン端子がＱ端子に接続されている。抵抗Ｒ１ａの一方の端子は電源ＶＤＤに接続されている。トランジスタＴｒ１は、ゲート端子がトランジスタＴｒ３、Ｔｒ４のドレイン端子及びＱ端子に接続され、ソース端子が抵抗Ｒ１ａの他方の端子に接続され、ドレイン端子がトランジスタＴｒ３、Ｔｒ４のゲート端子及びＱＢ端子に接続されている。トランジスタＴｒ２は、ゲート端子がトランジスタＴｒ３、Ｔｒ４のドレイン端子及びＱ端子に接続され、ソース端子がＲ端子に接続され、ドレイン端子がトランジスタＴｒ３、Ｔｒ４のゲート端子及びＱＢ端子に接続されている。
　フローティング制御回路１２ｃのトランジスタＴｒ９は、ゲート端子が電源ＶＤＤに接続され、ソース端子がＱ端子に接続されている。スイッチ回路１２ｂのトランジスタＴｒ７は、ゲート端子がトランジスタＴｒ９のドレイン端子に接続され、ソース端子がＣＫ端子に接続され、ドレイン端子が出力端子ＯＵＴに接続されている。トランジスタＴｒ８は、ゲート端子がＱＢ端子に接続され、ソース端子が電源ＶＳＳに接続され、ドレイン端子が出力端子ＯＵＴに接続されている。容量Ｃ１は、トランジスタＴｒ７のゲート端子とドレイン端子との間に設けられている。なお、容量Ｃ１とトランジスタＴｒ７のゲート端子とトランジスタＴｒ９のドレイン端子との接続点をノードｎ１とする。
　これにより、ｋ段目の単位回路１１のＳ端子には（ｋ－１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｋ－１）が入力され、ｋ段目の単位回路１１の出力端子ＯＵＴから、出力信号ＳＲＯＵＴｋがｋ行目の走査信号線ＧＬｋに供給される。また、出力信号ＳＲＯＵＴｋは、（ｋ＋１）段目の単位回路１１のＳ端子、及び、（ｋ－１）段目の単位回路１１のＲ端子に入力される。
　（動作について）
　シフトレジスタ１０の動作について図１９を用いて説明する。図１９は、シフトレジスタ１０の動作時のタイミングチャートである。図１９では、（ｋ－１）段目の単位回路１１、ｋ段目の単位回路１１、（ｋ＋１）段目の単位回路１１における入出力信号を示している。
　ＳＲ（ｋ－２）、ＳＲ（ｋ－１）、ＳＲｋ、ＳＲ（ｋ＋１）は、それぞれ、シフトレジスタ１０の（ｋ－２）段目の単位回路１１、（ｋ－１）段目の単位回路１１、ｋ段目の単位回路１１、（ｋ＋１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｋ－２）、ＳＲＯＵＴ（ｋ－１）、ＳＲＯＵＴｋ、ＳＲＯＵＴ（ｋ＋１）の電位を示している。ｎ１は、図１８に示すノードｎ１の電位を示している。なお、出力信号ＳＲＯＵＴ（ｋ－２）が出力されてから次の出力信号ＳＲＯＵＴ（ｋ－２）が出力されるまでの期間が１垂直走査期間（１フレーム）に相当する。また、図１９では、任意の連続するフレームＦ（ｔ）、Ｆ（ｔ＋１）、Ｆ（ｔ＋２）について示している。
　各段の単位回路１１の動作は同一であるため、以下では、ｋ段目の単位回路１１の動作について説明する。
　初めに、セット動作について説明する。フレームＦ１において、ｋ段目の単位回路１１のＳ端子（図１８参照）に、シフトレジスタ１０の（ｋ－１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｋ－１）（ハイレベル（アクティブ））が入力される。ここで、ハイレベルの出力信号ＳＲＯＵＴ（ｋ－１）が入力される前は、Ｑ信号がローレベル、ＱＢ信号がハイレベルであり、トランジスタＴｒ６のドレイン端子と電源ＶＤＤが短絡した状態になっている。そのため、Ｓ端子に入力されるＳＲＯＵＴ（ｋ－１）の電位が閾値（Ｖｔｈ）落ちして電源電圧Ｖｄｄよりも低い場合は、トランジスタＴｒ６が確実にオン状態にならない。この点、単位回路１１は、トランジスタＴｒ６のドレイン端子と電源ＶＤＤとの間に抵抗Ｒ１ａ（調整回路）が設けられており、トランジスタＴｒ１の駆動能力を下げることができるため、トランジスタＴｒ６をオン状態にさせ、ドレイン端子の電位を、ＶＳＳ（ローレベル）に近い電位（インバータの反転レベルよりも低い電位）まで低下させることができる。よって、フリップフロップ回路１２ａの動作不具合を防ぐことができる。
　出力信号ＳＲＯＵＴ（ｋ－１）がハイレベル（アクティブ）のとき、（ｋ＋１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｋ＋１）はローレベル（非アクティブ）であるため、トランジスタＴｒ３がオン状態、トランジスタＴｒ４がオフ状態になり、Ｑ信号はハイレベル、ＱＢ信号はローレベルになる。Ｑ信号がハイレベルになると、ノードｎ１の電位がＶＤＤ－Ｖｔｈ（閾値）にチャージされた後、トランジスタＴｒ９はオフ状態になる。そして、ＶＤＤ－Ｖｔｈが与えられたトランジスタＴｒ７はオン状態になる。
　その後、Ｓ端子の出力信号ＳＲＯＵＴ（ｋ－１）がローレベル（非アクティブ）になると、トランジスタＴｒ６がオフ状態になる。ここで、トランジスタＴｒ１、Ｔｒ２のゲート端子にはＱ信号（ハイレベル）が入力（フィードバック）され、トランジスタＴｒ２がオン状態になるため、Ｒ端子のローレベルがトランジスタＴｒ２を介してトランジスタＴｒ３、Ｔｒ４のゲート端子に入力される。これにより、フリップフロップ回路１２ａの出力（Ｑ信号）はハイレベルに保持される。
　続いて、クロック信号ＣＫ２がハイレベル（ＶＤＤ）になると、トランジスタＴｒ７のドレイン端子はＶＤＤ－Ｖｔｈとなる。このとき、トランジスタＴｒ９がオフ状態でノードｎ１がフローティング状態のため、容量Ｃ１により、ノードｎ１の電位がＶＤＤ－Ｖｔｈ＋αに突き上げられる。これにより、トランジスタＴｒ７のゲート端子にＶＤＤ以上の電位が与えられるため、クロック信号ＣＫ２のＶＤＤが閾値落ちせずにトランジスタＴｒ７を通過する（ブートストラップ動作）。これにより、ハイレベル（ＶＤＤ）の出力信号ＳＲＯＵＴｋがそのまま出力される。その後、トランジスタＴｒ９はオフ状態のため、ノードｎ１の電位はＶＤＤ－Ｖｔｈ＋αに保持され、出力信号ＳＲＯＵＴｋはハイレベル（ＶＤＤ）を維持する。なお、出力信号ＳＲＯＵＴｋは、（ｋ－１）段目の単位回路１１のＲ端子、及び、（ｋ＋１）段目の単位回路１１のＳ端子に入力される。また、トランジスタＴｒ９はオフ状態のため、フリップフロップ回路１２ａの出力（Ｑ信号）は、ノードｎ１が高電圧になった際も、ハイレベル以上の高電圧になることはない。これにより、フリップフロップ回路１２ａを構成するトランジスタＴｒ２やＴｒ４が耐圧破壊を起こすことを防ぐことができる。
　その後、クロック信号ＣＫ２がローレベル（ＶＳＳ）になると、出力信号ＳＲＯＵＴｋはローレベル（ＶＳＳ）に切り替わる。このとき、ノードｎ１の電位はＶＤＤ－Ｖｔｈになる。
　（ｋ＋１）段目の単位回路１１では、上記ｋ段目の単位回路１１からハイレベル（ＶＤＤ）の出力信号ＳＲＯＵＴｋが入力されると、上記ｋ段目の単位回路１１と同一の動作が行われ、（ｋ＋１）段目の単位回路１１から、ハイレベル（ＶＤＤ）の出力信号ＳＲＯＵＴ（ｋ＋１）が出力される。この出力信号ＳＲＯＵＴ（ｋ＋１）は、上記ｋ段目の単位回路１１のＲ端子、及び（ｋ＋２）段目の単位回路１１のＳ端子に入力される。
　続いて、ｋ段目の単位回路１１のリセット動作について説明する。
　ｋ段目の単位回路１１のＲ端子に、ハイレベル（ＶＤＤ）の出力信号ＳＲＯＵＴ（ｋ＋１）が入力されると、この時点ではＱ信号（ハイレベル）によりトランジスタＴｒ２がオン状態になっているため、トランジスタＴｒ２を介してＱＢ端子がローレベルからハイレベルに切り替わる。また、同時にトランジスタＴｒ４がオン状態になるため、Ｑ信号がハイレベルからローレベルに切り替わる。Ｑ信号がローレベルになり、ＱＢ信号がハイレベルになると、ノードｎ１がローレベル（ＶＳＳ）になり、トランジスタＴｒ７がオフ状態になり、トランジスタＴｒ８がオン状態になる。これにより、出力信号ＳＲＯＵＴｋはハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に切り替わる。
　ここで、トランジスタＴｒ１、Ｔｒ２のゲート端子にはＱ信号（ローレベル）が入力され、トランジスタＴｒ２がオフ状態、トランジスタＴｒ１がオン状態になるため、電源電圧ＶｄｄがトランジスタＴｒ３、Ｔｒ４のゲート端子に入力される。これにより、フリップフロップ回路１２ａの出力（Ｑ信号）がローレベルに保持される。そのため、その後に出力信号ＳＲＯＵＴ（ｋ＋１）がローレベル（非アクティブ）になっても、出力信号ＳＲＯＵＴｋはローレベル（ＶＳＳ）に保持される。
　フレームＦ２において、ｋ段目の単位回路１１のＳ端子に、（ｋ－１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｋ－１）（ハイレベル（アクティブ））が入力されることにより、再び上記の動作（セット動作、リセット動作）が行われる。このようにして、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎが、走査信号線ＧＬ１～ＧＬｎに順に出力される。
　（初期化動作）
　ここで、初期化用信号ＩＮＩＴＢは、通常動作時にハイレベル（ＶＤＤ）になり、初期化時にローレベル（ＶＳＳ）になる信号である。初期化時は、各段の単位回路１１のトランジスタＴｒ５のゲート端子にローレベルが与えられることにより、トランジスタＴｒ５がオン状態になり、電源電圧ＶｄｄがトランジスタＴｒ４のゲート端子に与えられる。これにより、Ｑ信号がＶＳＳ（ローレベル）、ＱＢ信号がＶＤＤ（ハイレベル）になり、トランジスタＴｒ７がオフ状態、Ｔｒ８がオン状態になる。これにより、シフトレジスタ１０の全段の単位回路１１の出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎがローレベルに固定される。
　上記液晶表示装置１によれば、上述のフリップフロップ回路１２ａを備えているため、回路面積を縮小化しつつ、走査信号線駆動回路１００の出力信号の電位レベルの低下を防いで安定した動作を行うことができる。
　なお、単位回路１１に含まれるフリップフロップ回路は、上記フリップフロップ回路１２ａに限定されるものではなく、上述した各形態１～６のフリップフロップ回路を適用することができる。
　また、本実施の形態に係るフリップフロップ回路が適用可能なシフトレジスタは、上記シフトレジスタ１０に限定されるものではなく、周知のシフトレジスタに適用可能である。また、上記各フリップフロップ回路は、液晶表示装置を構成する各種表示駆動回路に適用することもできる。
　本発明の実施の形態に係るフリップフロップでは、上記調整回路は、上記第１～第４トランジスタのうち上記電源に接続されるトランジスタの駆動能力を低下させる構成とすることもできる。
　本発明の実施の形態に係るフリップフロップでは、上記調整回路は抵抗により構成することもできる。
　本発明の実施の形態に係るフリップフロップでは、上記電源に接続されるトランジスタと、ドレイン端子が該トランジスタのドレイン端子に接続されるトランジスタと、これらトランジスタのドレイン端子に接続される上記第１または第２出力端子と、の接続点を第１接続点としたとき、上記抵抗は、上記電源と上記第１接続点との間に設けられている構成とすることもできる。
　本発明の実施の形態に係るフリップフロップでは、上記調整回路は、上記第１～第４トランジスタの何れか１つにより構成されており、上記調整回路としてのトランジスタのチャネル長は、上記入力トランジスタのチャネル長よりも長く設定されている構成とすることもできる。
　本発明の実施の形態に係るフリップフロップでは、上記入力トランジスタはＰチャネル型であって、上記第２入力端子には、非アクティブ時に第１電位となり、アクティブ時に第１電位よりも低い第２電位となる信号が入力される構成とすることもできる。
　本発明の実施の形態に係るフリップフロップでは、上記入力トランジスタはＮチャネル型であって、上記第２入力端子には、アクティブ時に第１電位となり、非アクティブ時に第１電位よりも低い第２電位となる信号が入力される構成とすることもできる。
　本発明の実施の形態に係るフリップフロップでは、上記入力トランジスタはＰチャネル型であって、上記第２入力端子は高電位側電源に接続されている構成とすることもできる。
　本発明の実施の形態に係るフリップフロップでは、上記入力トランジスタはＮチャネル型であって、上記第２入力端子は低電位側電源に接続されている構成とすることもできる。
　本発明の実施の形態に係るフリップフロップでは、上記第１入力端子にはセット用信号が入力され、上記第２入力端子にはリセット用信号が入力される構成とすることもできる。
　本発明の実施の形態に係るフリップフロップでは、上記第１入力端子にはリセット用信号が入力され、上記第２入力端子にはセット用信号が入力される構成とすることもできる。
　本発明の実施の形態に係るフリップフロップでは、初期化用信号が入力される第３入力端子をさらに備え、上記第３入力端子は、上記第１～第４トランジスタの何れか１つのソース端子に接続されている構成とすることもできる。
　本発明の実施の形態に係るシフトレジスタは、各段に上記何れかに記載のフリップフロップを備え、各段は、上記フリップフロップの出力信号に基づいて自段の出力信号を出力することを特徴とする。
　本発明の実施の形態に係る表示パネルは、上記シフトレジスタと画素回路とがモノリシックに形成されていることを特徴とする。
　本発明の実施の形態に係る表示装置は、上記シフトレジスタを備えていることを特徴とする。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、表示装置の各駆動回路に好適である。
１　　　　　液晶表示装置（表示装置）
１０　　　　シフトレジスタ
１１　　　　シフトレジスタの単位回路
１１ａ　　　フリップフロップ回路（フリップフロップ）
４１　　　　走査信号線（ゲートライン）
４２　　　　共通電極配線（コモンライン）
４３　　　　データ信号線（ソースライン）
４４　　　　ＴＦＴ
４５　　　　画素電極
１００　　　走査信号線駆動回路（ゲートドライバ）
３００　　　データ信号線駆動回路（ソースドライバ）
４００　　　表示パネル
Ｔｒ１、Ｔｒ１２　トランジスタ（第１トランジスタ）
Ｔｒ２、Ｔｒ１３　トランジスタ（第２トランジスタ）
Ｔｒ３、Ｔｒ１４　トランジスタ（第３トランジスタ）
Ｔｒ４、Ｔｒ１５　トランジスタ（第４トランジスタ）
Ｔｒ５、Ｔｒ６、Ｔｒ１７、Ｔｒ１９、　セットトランジスタ（入力トランジスタ）
Ｔｒ２０、Ｔｒ２１　リセットトランジスタ（入力トランジスタ）
Ｑ　　　　　端子（第１出力端子）
ＱＢ　　　　端子（第２出力端子）
ＳＴ　　　　セットトランジスタ（入力トランジスタ）
ＲＴ　　　　リセットセットトランジスタ（入力トランジスタ）
ＬＣ　　　　ラッチ回路
ＲＣ　　　　ラッチ調整回路（調整回路）
Ｓ、ＳＢ　　セット用端子（第１入力端子）
Ｒ、ＲＢ　　リセット用端子（第２入力端子）
ＩＮＩＴ　　初期化用端子（第３入力端子）

Claims (15)

  1. 　Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第１ＣＭＯＳ回路と、Ｐチャネル型の第３トランジスタとＮチャネル型の第４トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第２ＣＭＯＳ回路と、複数の入力端子と、第１及び第２出力端子とを備え、上記第１ＣＭＯＳ回路のゲート側と上記第２ＣＭＯＳ回路のドレイン側と上記第１出力端子とが互いに接続されるとともに、上記第１ＣＭＯＳ回路のドレイン側と上記第２ＣＭＯＳ回路のゲート側と上記第２出力端子とが互いに接続されたフリップフロップであって、
    　ゲート端子が第１入力端子に接続され、ソース端子が第２入力端子に接続され、ドレイン端子が上記第１ＣＭＯＳ回路及び上記第２ＣＭＯＳ回路に接続された入力トランジスタと、
    　上記第１ＣＭＯＳ回路または上記第２ＣＭＯＳ回路に接続されるとともに、上記第１入力端子に入力される第１入力信号がアクティブになったときに、上記第２入力端子に電気的に接続される電源と、
    　上記第２入力端子と上記電源とが電気的に接続されたときの両者の間の電位を調整する調整回路と、を備えていることを特徴とするフリップフロップ。
  2. 　上記調整回路は、上記第１～第４トランジスタのうち上記電源に接続されるトランジスタの駆動能力を低下させることを特徴とする請求項１に記載のフリップフロップ。
  3. 　上記調整回路は抵抗により構成されていることを特徴とする請求項１または２に記載のフリップフロップ。
  4. 　上記電源に接続されるトランジスタと、ドレイン端子が該トランジスタのドレイン端子に接続されるトランジスタと、これらトランジスタのドレイン端子に接続される上記第１または第２出力端子と、の接続点を第１接続点としたとき、
    　上記抵抗は、上記電源と上記第１接続点との間に設けられていることを特徴とする請求項３に記載のフリップフロップ。
  5. 　上記調整回路は、上記第１～第４トランジスタの何れか１つにより構成されており、
    　上記調整回路としてのトランジスタのチャネル長は、上記入力トランジスタのチャネル長よりも長く設定されていることを特徴とする請求項１に記載のフリップフロップ。
  6. 　上記入力トランジスタはＰチャネル型であって、上記第２入力端子には、非アクティブ時に第１電位となり、アクティブ時に第１電位よりも低い第２電位となる信号が入力されることを特徴とする請求項１～５の何れか１項に記載のフリップフロップ。
  7. 　上記入力トランジスタはＮチャネル型であって、上記第２入力端子には、アクティブ時に第１電位となり、非アクティブ時に第１電位よりも低い第２電位となる信号が入力されることを特徴とする請求項１～５の何れか１項に記載のフリップフロップ。
  8. 　上記入力トランジスタはＰチャネル型であって、上記第２入力端子は高電位側電源に接続されていることを特徴とする請求項１～５の何れか１項に記載のフリップフロップ。
  9. 　上記入力トランジスタはＮチャネル型であって、上記第２入力端子は低電位側電源に接続されていることを特徴とする請求項１～５の何れか１項に記載のフリップフロップ。
  10. 　上記第１入力端子にはセット用信号が入力され、上記第２入力端子にはリセット用信号が入力されることを特徴とする請求項１～９の何れか１項に記載のフリップフロップ。
  11. 　上記第１入力端子にはリセット用信号が入力され、上記第２入力端子にはセット用信号が入力されることを特徴とする請求項１～９の何れか１項に記載のフリップフロップ。
  12. 　初期化用信号が入力される第３入力端子をさらに備え、
    　上記第３入力端子は、上記第１～第４トランジスタの何れか１つのソース端子に接続されていることを特徴とする請求項１～１１の何れか１項に記載のフリップフロップ。
  13. 　各段に請求項１～１２の何れか１項に記載のフリップフロップを備え、
    　各段は、上記フリップフロップの出力信号に基づいて自段の出力信号を出力することを特徴とするシフトレジスタ。
  14. 　請求項１３に記載のシフトレジスタと画素回路とがモノリシックに形成されていることを特徴とする表示パネル。
  15. 　請求項１３に記載のシフトレジスタを備えていることを特徴とする表示装置。
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