JP2674871B2 - デコーダ回路 - Google Patents
デコーダ回路Info
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- JP2674871B2 JP2674871B2 JP2269861A JP26986190A JP2674871B2 JP 2674871 B2 JP2674871 B2 JP 2674871B2 JP 2269861 A JP2269861 A JP 2269861A JP 26986190 A JP26986190 A JP 26986190A JP 2674871 B2 JP2674871 B2 JP 2674871B2
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- Japan
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- transistors
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- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デコーダ回路に関し、特に半導体集積回路
におけるデコーダ回路に関する。
におけるデコーダ回路に関する。
従来、かかるデコーダ回路は横積みの回路構成がとら
れ、その各単位回路は各入力信号によってスイッチング
動作する複数のトランジスタと、これらトランジスタの
出力に基づき電荷を蓄積する容量および出力用インバー
タとを用いて構成されている。
れ、その各単位回路は各入力信号によってスイッチング
動作する複数のトランジスタと、これらトランジスタの
出力に基づき電荷を蓄積する容量および出力用インバー
タとを用いて構成されている。
第３図はかかる従来の一例を示すデコーダ回路の構成
図である。
図である。
第３図に示すように、従来のデコーダ回路はデコーダ
単位回路10〜14が横積みにされている。GN1〜GNnは入力
信号であり、またO6〜O10は各単位回路10〜14の出力信
号である。各単位回路10〜14を構成するＮチャネルトラ
ンジスタTN1からTNnまでは、ソースを全てGNDに接続す
ると共に、ドレインを全て出力V2に接続し、横積み構成
に成っている。これらＮチャネルトランジスタTN1〜TNn
のゲートには、各々入力信号GN1〜GNnが供給されてい
る。また、この出力V2はプリチャージ用のＰチャネルト
ランジスタTPのドレインに接続され且つインバータ９の
入力に供給されている。このインバータ９はデコーダ回
路から読み出されたデータを外部に出力するための出力
V2を反転させる手段である。更に、Ｐチャネルトランジ
スタTPのソースは電源に接続され且つゲート信号にはサ
ンプリングクロックφＳが入力される。容量C1はＰチャ
ネルトランジスタTPおよびＮチャネルトランジスタTN1
〜TNnのドレチン及びインバータ９のゲート等の容量で
ある。
単位回路10〜14が横積みにされている。GN1〜GNnは入力
信号であり、またO6〜O10は各単位回路10〜14の出力信
号である。各単位回路10〜14を構成するＮチャネルトラ
ンジスタTN1からTNnまでは、ソースを全てGNDに接続す
ると共に、ドレインを全て出力V2に接続し、横積み構成
に成っている。これらＮチャネルトランジスタTN1〜TNn
のゲートには、各々入力信号GN1〜GNnが供給されてい
る。また、この出力V2はプリチャージ用のＰチャネルト
ランジスタTPのドレインに接続され且つインバータ９の
入力に供給されている。このインバータ９はデコーダ回
路から読み出されたデータを外部に出力するための出力
V2を反転させる手段である。更に、Ｐチャネルトランジ
スタTPのソースは電源に接続され且つゲート信号にはサ
ンプリングクロックφＳが入力される。容量C1はＰチャ
ネルトランジスタTPおよびＮチャネルトランジスタTN1
〜TNnのドレチン及びインバータ９のゲート等の容量で
ある。
第４図（ａ），（ｂ）はそれぞれ第３図に示すデコー
ダ回路の動作タイミング図である。
ダ回路の動作タイミング図である。
第４図（ａ）に示すように、まずタイミングT5、すな
わちサンプリングクロックφＳが“Ｌ“の期間では、Ｐ
チャネルトランジスタTPは導通状態、入力信号GN1〜GNn
が“L"レベルになるので、ＮチャネルトランジスタTN1
〜TNnは非導通状態になる。従って、容量C1に“＋”電
荷がチャージされる。
わちサンプリングクロックφＳが“Ｌ“の期間では、Ｐ
チャネルトランジスタTPは導通状態、入力信号GN1〜GNn
が“L"レベルになるので、ＮチャネルトランジスタTN1
〜TNnは非導通状態になる。従って、容量C1に“＋”電
荷がチャージされる。
次に、タイミングT6、すなわちサンプリングクロック
φＳが“H"の期間では、TPが非導通状態になる。また、
この期間で入力信号GN1が選択されたとすると、入力信
号GN2〜GNnは“L"レベルに且つ入力信号GN1は“H"レベ
ルになるので、トランジスタTN2〜TNnは非導通状態のま
まであるが、TN1は導通状態になる。よって、容量C1に
プリチャージされた電荷がTN1よりディスチャージさ
れ、インバータ９の出力は“L"レベルになる。
φＳが“H"の期間では、TPが非導通状態になる。また、
この期間で入力信号GN1が選択されたとすると、入力信
号GN2〜GNnは“L"レベルに且つ入力信号GN1は“H"レベ
ルになるので、トランジスタTN2〜TNnは非導通状態のま
まであるが、TN1は導通状態になる。よって、容量C1に
プリチャージされた電荷がTN1よりディスチャージさ
れ、インバータ９の出力は“L"レベルになる。
次に、第４図（ｂ）に示すように、タイミングT7、す
なわちサンプリグクロックφＳが“L"の期間では、第４
図（ａ）に示すタイミングT5の時と同様に、容量C1に
“＋”電荷をチャージする。
なわちサンプリグクロックφＳが“L"の期間では、第４
図（ａ）に示すタイミングT5の時と同様に、容量C1に
“＋”電荷をチャージする。
次に、タイミングT8、すなわちサンプリングクロック
φＳが“H"の期間ではTPが非導通状態になる。また、こ
の期間で信号GN3が選択されたとすると、入力信号GN1,G
N2とGN4〜GNnは“L"とする。また、入力信号GN3はこの
とき“H"になるので、トランジスタTN1,TN2〜TNnは非導
通状態のままである。しかるに、容量C1にプリチャージ
された電荷は保持されたままになり、“H"レベルが保持
され、インバータ９の出力は“L"になる。
φＳが“H"の期間ではTPが非導通状態になる。また、こ
の期間で信号GN3が選択されたとすると、入力信号GN1,G
N2とGN4〜GNnは“L"とする。また、入力信号GN3はこの
とき“H"になるので、トランジスタTN1,TN2〜TNnは非導
通状態のままである。しかるに、容量C1にプリチャージ
された電荷は保持されたままになり、“H"レベルが保持
され、インバータ９の出力は“L"になる。
しかしながら、トランジスタからは微弱ながらリーク
電流が流れるので、容量C1にプリチャージされた電荷が
時間と共に減少し、V2のレベルも時間と共に低下してく
る。従って、システム・クロックのスピードが遅いマイ
クロコンピュータやシステム・クロックのスピード切り
替えを有するマイクロコンピュータにおいて、低速動作
モードの動作をさせた時は、サンプリングクロックφＳ
のアクティブ出力時間が長くなる。それ故、V2のレベル
低下は大きくなり、“H"レベルで無くなり、誤動作する
ことになる。
電流が流れるので、容量C1にプリチャージされた電荷が
時間と共に減少し、V2のレベルも時間と共に低下してく
る。従って、システム・クロックのスピードが遅いマイ
クロコンピュータやシステム・クロックのスピード切り
替えを有するマイクロコンピュータにおいて、低速動作
モードの動作をさせた時は、サンプリングクロックφＳ
のアクティブ出力時間が長くなる。それ故、V2のレベル
低下は大きくなり、“H"レベルで無くなり、誤動作する
ことになる。
上述した従来のデコーダ回路は、容量C1にチャージさ
れた電荷を保持するか、あるいはディスチャージするか
によって、出力が決定されている。しかしながら、この
容量のC1の電荷は単位デコーダのV2に接続するトランジ
スタよりも微弱なリーク電流が流れるので、V2のレベル
は時間とともに低下する。従って、サンプリングクロッ
クφＳのアクティブ出力の時間が短かく且つ電荷の減少
が僅かな時は、V2のレベル低下が無視できる程度である
が、システム・クロックのスピードが遅いマイクロコン
ピュータやシステム・クロックのスビード切り替えを有
するマイクロコンピュータにおいて、低速動作モードの
動作をさせた時は、サンプリングクロックφＳのアクテ
ィブ出力時間が長くなる。それ故、V2のレベル低下が大
きくなり、すなわち“H"レベルで無くなるので、デコー
ダ回路が誤動作するという欠点がある。
れた電荷を保持するか、あるいはディスチャージするか
によって、出力が決定されている。しかしながら、この
容量のC1の電荷は単位デコーダのV2に接続するトランジ
スタよりも微弱なリーク電流が流れるので、V2のレベル
は時間とともに低下する。従って、サンプリングクロッ
クφＳのアクティブ出力の時間が短かく且つ電荷の減少
が僅かな時は、V2のレベル低下が無視できる程度である
が、システム・クロックのスピードが遅いマイクロコン
ピュータやシステム・クロックのスビード切り替えを有
するマイクロコンピュータにおいて、低速動作モードの
動作をさせた時は、サンプリングクロックφＳのアクテ
ィブ出力時間が長くなる。それ故、V2のレベル低下が大
きくなり、すなわち“H"レベルで無くなるので、デコー
ダ回路が誤動作するという欠点がある。
本発明の目的は、かかるサンプリングクロックのアク
ティブ出力時間が長いときでも、出力レベルの低下によ
る誤動作を防止することのできるデコーダ回路を提供す
ることにある。
ティブ出力時間が長いときでも、出力レベルの低下によ
る誤動作を防止することのできるデコーダ回路を提供す
ることにある。
本発明のデコーダ回路は、複数のデコーダ単位回路か
らなるデコーダ回路において、各デコーダ単位回路は、
並列接続し且つそれぞれのゲートに入力信号を供給され
る複数のトランジスタと、前記複数のトランジスタの共
通接続点の電位レベルおよびサンプリングクロックを入
力し且つその出力を出力端子に供給するNOR等の論理ゲ
ートと前記出力端子および前記複数のトランジスタの共
通接続点間に接続したインバータとを備えたラッチ回路
とを有し、前記ラッチ回路によって前記出力端子からの
出力データを非同期でスタティックにラッチすると共に
正帰還させ、前記複数のトランジスタの共通接続点の電
位レベルにより前記ラッチ回路をセット又はリセットす
るように構成される。
らなるデコーダ回路において、各デコーダ単位回路は、
並列接続し且つそれぞれのゲートに入力信号を供給され
る複数のトランジスタと、前記複数のトランジスタの共
通接続点の電位レベルおよびサンプリングクロックを入
力し且つその出力を出力端子に供給するNOR等の論理ゲ
ートと前記出力端子および前記複数のトランジスタの共
通接続点間に接続したインバータとを備えたラッチ回路
とを有し、前記ラッチ回路によって前記出力端子からの
出力データを非同期でスタティックにラッチすると共に
正帰還させ、前記複数のトランジスタの共通接続点の電
位レベルにより前記ラッチ回路をセット又はリセットす
るように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すデコーダ回路の構成
図である。
図である。
第１図に示すように、本実施例は従来例同様横積みの
デコーダ回路であり、デコーダ単位回路４〜８を有して
いる。GN1〜GNnは入力信号であり、O1〜O5は各単位回路
４〜８の出力信号である。また、単位回路４〜８はそれ
ぞれ入力信号GN1〜GNnをゲート入力するＮチャネルトラ
ンジスタTN1とTNnを有し、それらのソースは全てGNDに
接続すると共に、ドレインは全て出力V1に接続し、横積
み構成をとっている。本実施例は更に出力V1に出力側が
接続されるインバータ２と、出力V1に一つの入力側が接
続される２入力NOR1とを有する。この２入力NOR1の他方
入力には、φＳを入力したサンプリングクロックφＳを
インバータ３により反転させた出力が入力されており、
しかもこの２入力NOR1な出力はインバータ２の入力にな
っていると共に単位回路４の出力としている。デコーダ
回路から読み出されたデータを外部に出力している。
デコーダ回路であり、デコーダ単位回路４〜８を有して
いる。GN1〜GNnは入力信号であり、O1〜O5は各単位回路
４〜８の出力信号である。また、単位回路４〜８はそれ
ぞれ入力信号GN1〜GNnをゲート入力するＮチャネルトラ
ンジスタTN1とTNnを有し、それらのソースは全てGNDに
接続すると共に、ドレインは全て出力V1に接続し、横積
み構成をとっている。本実施例は更に出力V1に出力側が
接続されるインバータ２と、出力V1に一つの入力側が接
続される２入力NOR1とを有する。この２入力NOR1の他方
入力には、φＳを入力したサンプリングクロックφＳを
インバータ３により反転させた出力が入力されており、
しかもこの２入力NOR1な出力はインバータ２の入力にな
っていると共に単位回路４の出力としている。デコーダ
回路から読み出されたデータを外部に出力している。
上述した２入力NOR1およびインバータ２により正帰還
するラッチ回路を構成している。
するラッチ回路を構成している。
第２図（ａ），（ｂ）はそれぞれ第１図に示すデコー
ダ回路の動作タイミング図である。
ダ回路の動作タイミング図である。
第２図（ａ）に示すように、まずタイミングT1、すな
わちサンプリングクロックφＳが“L"の期間では、イン
バータ３の出力はが“H"になり、２入力NOR1の出力は
“L"になる。従って、インバータ２の出力は、“H"にな
り、出力V1は“H"レベル、出力O1は“L"になる。
わちサンプリングクロックφＳが“L"の期間では、イン
バータ３の出力はが“H"になり、２入力NOR1の出力は
“L"になる。従って、インバータ２の出力は、“H"にな
り、出力V1は“H"レベル、出力O1は“L"になる。
次に、タイミングT2、すなわちサンプリングクロック
φＳが“H"の期間では、インバータ３の出力が、“L"に
なるので、２入力NOR1の出力は出力V1のレベルによって
決まることになる。この期間で入力信号GN1が選択され
たとすると、他の入力信号GN2〜GNnが“L"になる。この
とき、入力信号GN1が“H"であるので、トランジスタTN2
〜TNnは非導通状態のままであるが、TN1は導通状態にな
る。従って、出力V1はトランジスタTN1とインバータ２
のトランジスタとのgm比によってレベルが決定される。
ここでは、２入力NOR1の出力を、“H"レベルにするよう
にトランジスタTN1とインバータ２のトランジスタのgm
比を設定しておくことにより、２入力NOR1の出力は“H"
レベルになる。尚、トランジスタTN2〜TNnもTN1と同じg
mにする。上述した２入力NOR1の出力O1が“H"に変化し
たので、インバータ２の出力V1は“L"レベルに変化す
る。
φＳが“H"の期間では、インバータ３の出力が、“L"に
なるので、２入力NOR1の出力は出力V1のレベルによって
決まることになる。この期間で入力信号GN1が選択され
たとすると、他の入力信号GN2〜GNnが“L"になる。この
とき、入力信号GN1が“H"であるので、トランジスタTN2
〜TNnは非導通状態のままであるが、TN1は導通状態にな
る。従って、出力V1はトランジスタTN1とインバータ２
のトランジスタとのgm比によってレベルが決定される。
ここでは、２入力NOR1の出力を、“H"レベルにするよう
にトランジスタTN1とインバータ２のトランジスタのgm
比を設定しておくことにより、２入力NOR1の出力は“H"
レベルになる。尚、トランジスタTN2〜TNnもTN1と同じg
mにする。上述した２入力NOR1の出力O1が“H"に変化し
たので、インバータ２の出力V1は“L"レベルに変化す
る。
また、第２図（ｂ）に示すように、タイミングT3、す
なわちサンプリングクロックφＳが“L"の期間では、前
述した第２図（ａ）に示すタイミングT1と同様に、出力
V1は“H"レベル、出力O1は“L"レベルになる。
なわちサンプリングクロックφＳが“L"の期間では、前
述した第２図（ａ）に示すタイミングT1と同様に、出力
V1は“H"レベル、出力O1は“L"レベルになる。
次に、タイミングT4、すなわちサンプリングクロック
φＳが、“H"の期間では、インバータ３の出力が“L"に
なるので、２入力NOR1の出力が出力V1のレベルによって
決まることになる。この期間で入力信号GN3が選択され
たとすると、他の入力信号GN1,GN2,GN4〜GNnは“L"にな
る。このとき、入力信号GN3は“H"であるので、トラン
ジスタTN1,TN2,TN4〜TNnは非導通状態のままである。従
って、インバータ３の出力及び２入力NOR1の出力O1は、
タイミングT3の状態を保持し続ける。この時、出力V1は
インバータ２及び２入力NOR1により正帰還しているの
で、前述した従来例のようなレベルの低下が解消され
る。
φＳが、“H"の期間では、インバータ３の出力が“L"に
なるので、２入力NOR1の出力が出力V1のレベルによって
決まることになる。この期間で入力信号GN3が選択され
たとすると、他の入力信号GN1,GN2,GN4〜GNnは“L"にな
る。このとき、入力信号GN3は“H"であるので、トラン
ジスタTN1,TN2,TN4〜TNnは非導通状態のままである。従
って、インバータ３の出力及び２入力NOR1の出力O1は、
タイミングT3の状態を保持し続ける。この時、出力V1は
インバータ２及び２入力NOR1により正帰還しているの
で、前述した従来例のようなレベルの低下が解消され
る。
以上説明したように、本発明のデコーダ回路は、シス
テム・クロックのスピードが遅いマイクロコンピュータ
やシステム・クロックのスピード切り替えを有するマイ
クロコンピュータにおいて、低速動作モードの動作をさ
せた時、サンプリングクロックのアクティブ出力時間が
長い場合でも出力レベルの低下による誤動作を無くすこ
とができるという効果がある。
テム・クロックのスピードが遅いマイクロコンピュータ
やシステム・クロックのスピード切り替えを有するマイ
クロコンピュータにおいて、低速動作モードの動作をさ
せた時、サンプリングクロックのアクティブ出力時間が
長い場合でも出力レベルの低下による誤動作を無くすこ
とができるという効果がある。
第１図は本発明の一実施例を示すデコーダ回路の構成
図、第２図（ａ），（ｂ）はそれぞれ第１図に示すデコ
ーダ回路の動作タイミング図、第３図は従来の一例を示
すデコーダ回路の構成図、第４図（ａ），（ｂ）は第３
図に示すデコーダ回路の動作タイミング図である。 １……2NOR、2,3……インバータ、４〜８……デコーダ
単位回路、O1〜O5……デコーダ出力、TN1〜TNn……Ｎチ
ャネルトランジスタ、GN1〜GNn……入力信号、φＳ……
サンプリングクロック、V1……出力信号。
図、第２図（ａ），（ｂ）はそれぞれ第１図に示すデコ
ーダ回路の動作タイミング図、第３図は従来の一例を示
すデコーダ回路の構成図、第４図（ａ），（ｂ）は第３
図に示すデコーダ回路の動作タイミング図である。 １……2NOR、2,3……インバータ、４〜８……デコーダ
単位回路、O1〜O5……デコーダ出力、TN1〜TNn……Ｎチ
ャネルトランジスタ、GN1〜GNn……入力信号、φＳ……
サンプリングクロック、V1……出力信号。
Claims (1)
- 【請求項１】複数のデコーダ単位回路からなるデコーダ
回路において、各デコーダ単位回路は、並列接続し且つ
それぞれのゲートに入力信号を供給される複数のトラン
ジスタと、前記複数のトランジスタの共通接続点の電位
レベルおよびサンプリングクロックを入力し且つその出
力を出力端子に供給するNOR等の論理ゲートと前記出力
端子および前記複数のトランジスタの共通接続点間に接
続したインバータとを備えたラッチ回路とを有し、前記
ラッチ回路によって前記出力端子からの出力データを非
同期でスタティックにラッチすると共に正帰還させ、前
記複数のトランジスタの共通接続点の電位レベルにより
前記ラッチ回路をセット又はリセットすることを特徴と
するデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269861A JP2674871B2 (ja) | 1990-10-08 | 1990-10-08 | デコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269861A JP2674871B2 (ja) | 1990-10-08 | 1990-10-08 | デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04145725A JPH04145725A (ja) | 1992-05-19 |
| JP2674871B2 true JP2674871B2 (ja) | 1997-11-12 |
Family
ID=17478227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269861A Expired - Lifetime JP2674871B2 (ja) | 1990-10-08 | 1990-10-08 | デコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674871B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61219217A (ja) * | 1985-03-26 | 1986-09-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体論理回路 |
-
1990
- 1990-10-08 JP JP2269861A patent/JP2674871B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04145725A (ja) | 1992-05-19 |
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