JPH04145725A - デコーダ回路 - Google Patents
デコーダ回路Info
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- JPH04145725A JPH04145725A JP26986190A JP26986190A JPH04145725A JP H04145725 A JPH04145725 A JP H04145725A JP 26986190 A JP26986190 A JP 26986190A JP 26986190 A JP26986190 A JP 26986190A JP H04145725 A JPH04145725 A JP H04145725A
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- Japan
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- decoder circuit
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- 238000005070 sampling Methods 0.000 abstract description 19
- 230000007423 decrease Effects 0.000 abstract description 7
- 230000007257 malfunction Effects 0.000 abstract description 5
- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 abstract 3
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 1
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デコーダ回路に関し、特に半導体集積回路に
おけるデコーダ回路に関する。
おけるデコーダ回路に関する。
従来、かかるデコーダ回路は横積みの回路構成がとられ
、その各単位回路は各入力信号によってスイッチング動
作する複数のトランジスタと、これら１〜ランジスタの
出力に基づき電荷を蓄積する容量および出力用インバー
タとを用いて構成されている。
、その各単位回路は各入力信号によってスイッチング動
作する複数のトランジスタと、これら１〜ランジスタの
出力に基づき電荷を蓄積する容量および出力用インバー
タとを用いて構成されている。
第３図はかかる従来の一例を示すデコーダ回路の構成図
である。
である。
第３図に示すように、従来のデコーダ回路はデコーダ単
位回路１０〜１４が横積みにされている。ＧＮ、〜ＧＮ
Ｑは入力信号であり、また０６〜０１０は各単位回路１
０〜１４の出力信号である。
位回路１０〜１４が横積みにされている。ＧＮ、〜ＧＮ
Ｑは入力信号であり、また０６〜０１０は各単位回路１
０〜１４の出力信号である。
各単位回路１０〜１４を構成するＮチャネルトランジス
タＴＮ、からＴＮ、までは、ソースを全てＧＮＤに接続
すると共に、ドレインを全て出力Ｖ２に接続し、横積み
構成に成っている。これらＮチャネルトランジスタＴＮ
、〜ＴＮ、のゲートには、各々入力信号ＧＮ工〜ＧＮｏ
が供給されている。また、この出力Ｖ２は１リチヤージ
用のＰチャネルトラジスタＴＰのドレインに接続され且
つインバータ９の入力に供給されている。このインバー
タ９はデコーダ回路から読み出されたデータを外部に出
力するための出力Ｖ２を反転させる手段である。更に、
ＰチャネルトランジスタＴＰのソースは電源に接続され
且つゲート信号にはサンプリングクロックφＳが入力さ
れる。容量Ｃ１はＰチャネルトランジスタＴＰおよびＮ
チャネルトランジスタＴＮ工〜ＴＮ、、のドレイン及び
インバータ９のゲート等の容量である。
タＴＮ、からＴＮ、までは、ソースを全てＧＮＤに接続
すると共に、ドレインを全て出力Ｖ２に接続し、横積み
構成に成っている。これらＮチャネルトランジスタＴＮ
、〜ＴＮ、のゲートには、各々入力信号ＧＮ工〜ＧＮｏ
が供給されている。また、この出力Ｖ２は１リチヤージ
用のＰチャネルトラジスタＴＰのドレインに接続され且
つインバータ９の入力に供給されている。このインバー
タ９はデコーダ回路から読み出されたデータを外部に出
力するための出力Ｖ２を反転させる手段である。更に、
ＰチャネルトランジスタＴＰのソースは電源に接続され
且つゲート信号にはサンプリングクロックφＳが入力さ
れる。容量Ｃ１はＰチャネルトランジスタＴＰおよびＮ
チャネルトランジスタＴＮ工〜ＴＮ、、のドレイン及び
インバータ９のゲート等の容量である。
第４図（ａ）、（ｂ）はそれぞれ第３図に示すデコーダ
回路の動作タイミング図である。
回路の動作タイミング図である。
第４図（ａ）に示すように、まずタイミングＴ５、すな
わちサンプリングクロックφ５が“Ｌ”の期間では、Ｐ
チャネルトランジスタＴＰは導通状態、入力信号ＧＮ０
〜ｃＮｎが゛°Ｌパレベルになるので、Ｎチャネルトラ
ンジスタＴＮ、〜ＴＮａは非導通状態になる。従って、
容量Ｃ１に゛′＋″′電荷がチャージされる。
わちサンプリングクロックφ５が“Ｌ”の期間では、Ｐ
チャネルトランジスタＴＰは導通状態、入力信号ＧＮ０
〜ｃＮｎが゛°Ｌパレベルになるので、Ｎチャネルトラ
ンジスタＴＮ、〜ＴＮａは非導通状態になる。従って、
容量Ｃ１に゛′＋″′電荷がチャージされる。
次に、タイミングＴ６、すなわちサンプリングクロック
φ５が“Ｈ”の期間では、ＴＰが非導通状態になる。ま
た、この期間で入力信号ＧＮ、が選択されたとすると、
入力信号ＧＮ２〜ＧＮ０は”Ｌ ”レベルに且つ入力信
号ＧＮ１は°″Ｈ”レベルになるので、トランジスタＴ
Ｎ２〜ＴＮ、、は非導通状態のままであるが、ＴＮｌは
導通状態になる。よって、容量Ｃ１にプリチャージされ
た電荷がＴＮｌよりディスチャージされ、インバータ９
の出力は“Ｌ”レベルになる。
φ５が“Ｈ”の期間では、ＴＰが非導通状態になる。ま
た、この期間で入力信号ＧＮ、が選択されたとすると、
入力信号ＧＮ２〜ＧＮ０は”Ｌ ”レベルに且つ入力信
号ＧＮ１は°″Ｈ”レベルになるので、トランジスタＴ
Ｎ２〜ＴＮ、、は非導通状態のままであるが、ＴＮｌは
導通状態になる。よって、容量Ｃ１にプリチャージされ
た電荷がＴＮｌよりディスチャージされ、インバータ９
の出力は“Ｌ”レベルになる。
次に、第４図（ｂ）に示すように、タイミングＴ７、す
なわちサンプリングクロックφＳが“Ｌ゛°の期間では
、第４図（ａ＞に示すタイミングＴ５の時と同様に、容
量Ｃ１に“＋”電荷をチャージする。
なわちサンプリングクロックφＳが“Ｌ゛°の期間では
、第４図（ａ＞に示すタイミングＴ５の時と同様に、容
量Ｃ１に“＋”電荷をチャージする。
次に、タイミングＴ８、すなわちサンプリングクロック
φ５が“Ｈ”の期間ではＴＰが非導通状態になる。また
、この期間で信号ＧＮ３が選択されたとすると、入力信
号ＧＮ１．Ｇ、２とＧＮ４〜Ｇ０は”Ｌ”とする。また
、入力信号ＧＮ３はこのとき“Ｈ″になるので、トラン
ジスタＴＮ、、ＴＮ２〜ＴＮ、、は非導通状態のままで
ある。しかるに、容量Ｃ１にプリチャージされた電荷は
保持されたＪまになり、”Ｈ”レベルが保持され、イン
バータ９の出力は”Ｌ”になる。
φ５が“Ｈ”の期間ではＴＰが非導通状態になる。また
、この期間で信号ＧＮ３が選択されたとすると、入力信
号ＧＮ１．Ｇ、２とＧＮ４〜Ｇ０は”Ｌ”とする。また
、入力信号ＧＮ３はこのとき“Ｈ″になるので、トラン
ジスタＴＮ、、ＴＮ２〜ＴＮ、、は非導通状態のままで
ある。しかるに、容量Ｃ１にプリチャージされた電荷は
保持されたＪまになり、”Ｈ”レベルが保持され、イン
バータ９の出力は”Ｌ”になる。
しかしながら、トランジスタからは微弱ながらリーク電
流が流れるので、容量Ｃ１にプリチャージされた電荷が
時開と共に減少し、Ｖ２のレベルも時間と共に低下して
くる。従って、システムクロックのスピードが遅いマイ
クロコンピュータやシステム・クロックのスピード切り
替えを有するマイクロコンピュータにおいて、低速動作
モードの動作をさせた時は、サンプリングクロックφＳ
のアクティブ出力時間が長くなる。それ故、■２のレベ
ル低下は大きくなり、“Ｈ”レベルで無くなり、誤動作
することになる３ 〔発明が解決しようとする課題〕 上述した従来のデコーダ回路は、容量Ｃ１にチャージさ
れた電荷を保持するか、あるいはディスチャージするか
によって、出力が決定されている。しかしながら、この
容量Ｃ１の電荷は単位デコーダのｖ２に接続するトラン
ジスタよりも微弱なリーク電流が流れるので、Ｖ２のレ
ベルは時間とともに低下する。従って、サンプリングク
ロックφＳのアクティブ出力の時間が短かく且つ電荷の
減少が僅かな時は、Ｖ２のレベル低下が無視できる程度
であるが、システム・クロックのスピードが遅いマイク
ロコンピュータやシステム クロックのスピード切り替
えを有するマイクロコンピュータにおいて、低速動作モ
ードの動作をさせた時は、サンプリングクロックφ５の
アクティブ出力時間か長くなる。それ故、Ｖ２のレベル
低下が大きくなり、すなわち“Ｈ”レベルで無くなるの
で、デコーダ回路が誤動作するという欠点がある。
流が流れるので、容量Ｃ１にプリチャージされた電荷が
時開と共に減少し、Ｖ２のレベルも時間と共に低下して
くる。従って、システムクロックのスピードが遅いマイ
クロコンピュータやシステム・クロックのスピード切り
替えを有するマイクロコンピュータにおいて、低速動作
モードの動作をさせた時は、サンプリングクロックφＳ
のアクティブ出力時間が長くなる。それ故、■２のレベ
ル低下は大きくなり、“Ｈ”レベルで無くなり、誤動作
することになる３ 〔発明が解決しようとする課題〕 上述した従来のデコーダ回路は、容量Ｃ１にチャージさ
れた電荷を保持するか、あるいはディスチャージするか
によって、出力が決定されている。しかしながら、この
容量Ｃ１の電荷は単位デコーダのｖ２に接続するトラン
ジスタよりも微弱なリーク電流が流れるので、Ｖ２のレ
ベルは時間とともに低下する。従って、サンプリングク
ロックφＳのアクティブ出力の時間が短かく且つ電荷の
減少が僅かな時は、Ｖ２のレベル低下が無視できる程度
であるが、システム・クロックのスピードが遅いマイク
ロコンピュータやシステム クロックのスピード切り替
えを有するマイクロコンピュータにおいて、低速動作モ
ードの動作をさせた時は、サンプリングクロックφ５の
アクティブ出力時間か長くなる。それ故、Ｖ２のレベル
低下が大きくなり、すなわち“Ｈ”レベルで無くなるの
で、デコーダ回路が誤動作するという欠点がある。
本発明の目的は、かかるサンプリングクロックのアクテ
ィブ出力時間が長いときでも、出力レベルの低下による
誤動作を防止することのできるデコーダ回路を提供する
ことにある。
ィブ出力時間が長いときでも、出力レベルの低下による
誤動作を防止することのできるデコーダ回路を提供する
ことにある。
本発明のデコーダ回路は、出力ラインのデータを非同期
でスタティックにラッチすると共に正帰還するラッチ手
段と、前記ラッチ手段をセット又はリセットするトラン
ジスタとを有して構成される。
でスタティックにラッチすると共に正帰還するラッチ手
段と、前記ラッチ手段をセット又はリセットするトラン
ジスタとを有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すデコーダ回路の構成図
である。
である。
第１図に示すように、本実施例は従来例同様横積みのデ
コーダ回路であり、デコーダ単位回路４〜８を有してい
る。ＧＮ１〜ＧＮｆｉは入力信号であり、０１〜０５は
各単位口＃ｒ４〜８の出力信号である。また、単位回路
４〜８はそれぞれ入力信号ＧＮ１〜ＧＮゎをゲート入力
するＮチャネルトランジスタＴＮＩとＴＮ、を有し、そ
れらのソースは全てＧＮＤに接続すると共に、ドレイン
は全て出力ｖ１に接続し、横積み構成をとっている。本
実施例は更に出力Ｖ１に出力側が接続されるインバータ
２と、出力Ｖ１に一つの入力側が接続される２人力Ｎ０
ＲＩとを有する。この２人力Ｎ０Ｒ１の他方入力には、
φ５を入力したサンプリングクロックφＳをインバータ
３により反転させた出力が入力されており、しかもこの
２人力Ｎ０Ｒ１の出力はインバータ２の入力になってい
ると共に単位回路４の出力としている。デコーダ回路か
ら読み出されたデータを外部に出力している。
コーダ回路であり、デコーダ単位回路４〜８を有してい
る。ＧＮ１〜ＧＮｆｉは入力信号であり、０１〜０５は
各単位口＃ｒ４〜８の出力信号である。また、単位回路
４〜８はそれぞれ入力信号ＧＮ１〜ＧＮゎをゲート入力
するＮチャネルトランジスタＴＮＩとＴＮ、を有し、そ
れらのソースは全てＧＮＤに接続すると共に、ドレイン
は全て出力ｖ１に接続し、横積み構成をとっている。本
実施例は更に出力Ｖ１に出力側が接続されるインバータ
２と、出力Ｖ１に一つの入力側が接続される２人力Ｎ０
ＲＩとを有する。この２人力Ｎ０Ｒ１の他方入力には、
φ５を入力したサンプリングクロックφＳをインバータ
３により反転させた出力が入力されており、しかもこの
２人力Ｎ０Ｒ１の出力はインバータ２の入力になってい
ると共に単位回路４の出力としている。デコーダ回路か
ら読み出されたデータを外部に出力している。
上述した２人力Ｎ０Ｒ１およびインバータ２により正帰
還するラッチ回路を構成している。
還するラッチ回路を構成している。
第２図（ａ＞、（ｂ）はそれぞれ第１図に示すデコーダ
回路の動作タイミング図である。
回路の動作タイミング図である。
第２図（ａ＞に示すように、まずタイミングＴ１、すな
わちサンプリングクロックφ５が“Ｌ ”の期間では、
インバータ３の出力が“Ｈ”になり、２人力Ｎ０Ｒ１の
出力は“Ｌ ”になる。従って、インバータ２の出力は
“′Ｈ”になり、出力■１は°“Ｈ”レベル、出力Ｏ□
は“Ｌ ”になる。
わちサンプリングクロックφ５が“Ｌ ”の期間では、
インバータ３の出力が“Ｈ”になり、２人力Ｎ０Ｒ１の
出力は“Ｌ ”になる。従って、インバータ２の出力は
“′Ｈ”になり、出力■１は°“Ｈ”レベル、出力Ｏ□
は“Ｌ ”になる。
次に、タイミングＴ２、すなわちサンプリングクロック
φ５がＨ”の期間では、インバータ３の出力が“Ｌ′に
なるので、２人力Ｎ０ＲＩの出力は出力Ｖｌのレベルに
よって決まることになる。この期間で入力信号ＧＮ１が
選択されたとすると、他の入力信号ＧＮ２〜ＧＮｆｆｉ
が°Ｌ′′になる。このとき、入力信号ＧＮｌが“Ｈ”
であるので、トランジスタＴＮ２〜ＴＮ、は非導通状態
のままであるが、ＴＮ、は導通状態になる。従って、出
力■１はトランジスタＴ Ｎ 、とインバータ２のトラ
ンジスタとのｇ、比によってレベルが決定される。ここ
では、２人力Ｎ０ＲＩの出力をＨ”レベルにするように
トランジスタＴＮ、とインバータ２のトランジスタのｇ
、比を設計しておくことにより、２人力Ｎ０Ｒ１の出力
は“Ｈ”レベルになる。尚、トランジスタＴＮ２〜ＴＮ
、もＴＮ。
φ５がＨ”の期間では、インバータ３の出力が“Ｌ′に
なるので、２人力Ｎ０ＲＩの出力は出力Ｖｌのレベルに
よって決まることになる。この期間で入力信号ＧＮ１が
選択されたとすると、他の入力信号ＧＮ２〜ＧＮｆｆｉ
が°Ｌ′′になる。このとき、入力信号ＧＮｌが“Ｈ”
であるので、トランジスタＴＮ２〜ＴＮ、は非導通状態
のままであるが、ＴＮ、は導通状態になる。従って、出
力■１はトランジスタＴ Ｎ 、とインバータ２のトラ
ンジスタとのｇ、比によってレベルが決定される。ここ
では、２人力Ｎ０ＲＩの出力をＨ”レベルにするように
トランジスタＴＮ、とインバータ２のトランジスタのｇ
、比を設計しておくことにより、２人力Ｎ０Ｒ１の出力
は“Ｈ”レベルになる。尚、トランジスタＴＮ２〜ＴＮ
、もＴＮ。
と同じｇ、にする、上述した２人力Ｎ０Ｒ１の出力０１
が“Ｈ”に変化したので、インバータ２の出力■１は“
し”レベルに変化する。
が“Ｈ”に変化したので、インバータ２の出力■１は“
し”レベルに変化する。
また、第２図（ｂ）に示すように、タイミングＴ３、す
なわちサンプリングクロックφＳが“Ｌ”の期間では、
前述した第２図（ａ）に示すタイミングＴ１と同様に、
出力ｖｌは“Ｈ″レベル出力０１は“Ｌ”レベルになる
。
なわちサンプリングクロックφＳが“Ｌ”の期間では、
前述した第２図（ａ）に示すタイミングＴ１と同様に、
出力ｖｌは“Ｈ″レベル出力０１は“Ｌ”レベルになる
。
次に、タイミングＴ４、すなわちサンプリングクロック
φＳが“Ｈ”の期間では、インバータ３の出力が“Ｌ”
になるので、２人力Ｎ０Ｒ１の出力が出力Ｖ１のレベル
によって決まることになる。この期間で入力信号ＧＮ３
が選択されたとすると、他の入力信号Ｇ Ｎｌ 、 Ｇ
Ｎ２． Ｇ Ｎ４〜ＧＮｎは” Ｌ ”になる。この
とき、入力信号ＧＮ３は°Ｈ。
φＳが“Ｈ”の期間では、インバータ３の出力が“Ｌ”
になるので、２人力Ｎ０Ｒ１の出力が出力Ｖ１のレベル
によって決まることになる。この期間で入力信号ＧＮ３
が選択されたとすると、他の入力信号Ｇ Ｎｌ 、 Ｇ
Ｎ２． Ｇ Ｎ４〜ＧＮｎは” Ｌ ”になる。この
とき、入力信号ＧＮ３は°Ｈ。
であるので、トランジスタＴＮ、、ＴＮ２．ＴＮ４〜Ｔ
Ｎ、は非導通状態のままである。従って、インバータ３
の出力及び２人力Ｎ０ＲＩの出力０１は、タイミングＴ
３の状態を保持し続ける。この時、出力Ｖ、はインバー
タ２及び２人力Ｎ０Ｒ１により正帰還しているので、前
述した従来例のようなレベルの低下が解消される。
Ｎ、は非導通状態のままである。従って、インバータ３
の出力及び２人力Ｎ０ＲＩの出力０１は、タイミングＴ
３の状態を保持し続ける。この時、出力Ｖ、はインバー
タ２及び２人力Ｎ０Ｒ１により正帰還しているので、前
述した従来例のようなレベルの低下が解消される。
以上説明したように、本発明のデコーダ回路は、システ
ム・クロックのスピードが遅いマイクロコンピュータや
システム・クロックのスピード切り替えを有するマイク
ロコンピュータにおいて、低速動作モードの動作をさせ
た時、サンプリングクロックのアクティブ出力時間が長
い場合でも出力レベルの低下による誤動作を無くすこと
ができるという効果がある。
ム・クロックのスピードが遅いマイクロコンピュータや
システム・クロックのスピード切り替えを有するマイク
ロコンピュータにおいて、低速動作モードの動作をさせ
た時、サンプリングクロックのアクティブ出力時間が長
い場合でも出力レベルの低下による誤動作を無くすこと
ができるという効果がある。
第１図は本発明の一実施例を示すデコーダ回路の構成図
、第２図（ａ）、（ｂ）はそれぞれ第１図に示すデコー
ダ回路の動作タイミング図、第３図は従来の一例を示す
デコーダ回路の構成図、第４図（ａ）、（ｂ）は第３図
に示すデコーダ回路の動作タイミング図である。 １・・・２ＮＯＲ１２，３・・・インバータ、４〜８・
・・デコーダ単位回路、Ｏ□〜０５・・・デコーダ出力
、ＴＮ、−ＴＮ、・・・Ｎチャネルトランジスタ、ＧＮ
０〜ＧＮ、、・・・入力信号、φＳ・・・サンプリング
クロック、Ｖｌ〜出力信号。
、第２図（ａ）、（ｂ）はそれぞれ第１図に示すデコー
ダ回路の動作タイミング図、第３図は従来の一例を示す
デコーダ回路の構成図、第４図（ａ）、（ｂ）は第３図
に示すデコーダ回路の動作タイミング図である。 １・・・２ＮＯＲ１２，３・・・インバータ、４〜８・
・・デコーダ単位回路、Ｏ□〜０５・・・デコーダ出力
、ＴＮ、−ＴＮ、・・・Ｎチャネルトランジスタ、ＧＮ
０〜ＧＮ、、・・・入力信号、φＳ・・・サンプリング
クロック、Ｖｌ〜出力信号。
Claims (1)
- 出力ラインのデータを非同期でスタティックにラッチす
ると共に正帰還するラッチ手段と、前記ラッチ手段をセ
ット又はリセットするトランジスタとを有することを特
徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269861A JP2674871B2 (ja) | 1990-10-08 | 1990-10-08 | デコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269861A JP2674871B2 (ja) | 1990-10-08 | 1990-10-08 | デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04145725A true JPH04145725A (ja) | 1992-05-19 |
| JP2674871B2 JP2674871B2 (ja) | 1997-11-12 |
Family
ID=17478227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269861A Expired - Lifetime JP2674871B2 (ja) | 1990-10-08 | 1990-10-08 | デコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674871B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61219217A (ja) * | 1985-03-26 | 1986-09-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体論理回路 |
-
1990
- 1990-10-08 JP JP2269861A patent/JP2674871B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61219217A (ja) * | 1985-03-26 | 1986-09-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2674871B2 (ja) | 1997-11-12 |
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