JP2693762B2 - キーボード回路 - Google Patents
キーボード回路Info
- Publication number
- JP2693762B2 JP2693762B2 JP62100514A JP10051487A JP2693762B2 JP 2693762 B2 JP2693762 B2 JP 2693762B2 JP 62100514 A JP62100514 A JP 62100514A JP 10051487 A JP10051487 A JP 10051487A JP 2693762 B2 JP2693762 B2 JP 2693762B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- keyboard
- timing
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電話機用ダイアラー等のキーボード回路に関
し、特にマトリクス状に配線された電極間にスイッチ接
点を接続し、タイミング信号に依ってキー操作の検出を
行なうキーボード入力回路に関する。 〔従来の技術〕 従来、この種のキー入力回路としては第３図に示す回
路が用いられている。マトリクス状に配線された電極間
にスイッチSW1〜SW16をもつキーボードの横のラインR1
〜R4及び縦ラインC1〜C4へそれぞれクロック信号φ1,φ
２を出力するドライバー（インバーター）２〜９と、タ
イミング信号T1,T3に合わせて横のラインR1〜R4及び縦
のラインC1〜C4上の信号（高レベル又は低レベル）をラ
ッチするラッチ回路10〜17とタイミング信号T1,T3およ
びこれらと位相が90゜ずれたタイミング信号T2,T4とク
ロック信号φ1,φ２を発生するタイミング発生回路より
成る。 次に、この回路動作について第５図のタイムチャート
を用いて説明する。タイミング発生回路はタイミング信
号T1〜T4,およびクロック信号φ1,φ２を発生する。タ
イミング信号T1〜T4は４相クロック信号であり、ラッチ
回路10〜13はタイミング信号T1を、ラッチ回路14〜17は
タイミング信号T3をクロックとして動作する。クロック
信号φ1,φ２はタイミング信号T1〜４を基に作ったデュ
ーティ比50％の信号であり、クロック信号φ１とφ２は
互いに反転した関係にある。このクロック信号φ１はド
ライバー２〜５の入力に接続されているので、その出力
は横のラインR1〜R4にクロック信号φ１の反転した出力
として出る。同様にクロック信号φ２はドライバー６〜
９の入力に接続されているのでその出力は縦のラインC1
〜C4にクロック信号φ２の反転出力として出る。 キー入力が無い場合は、発振回路は停止状態であり、
タイミング信号T1は高レベル，クロック信号φ１は低レ
ベル，クロック信号φ２は高レベルにある。従って、横
のラインR1〜R4に出力される信号は高レベル，縦のライ
ンC1〜C4に出力され信号は低レベルである。さらにラッ
チ回路10〜13はタイミング信号T1が高レベルのため、横
のラインR1〜R4のデータがＱ出力S1〜S4へ直接伝達され
る。このとき、発振回路は停止しているのでCROM回路構
成では、消費電流はリーク電流分だけである。ここでキ
ー入力をする。例えばスイッチSW4を押下すると、第４
図に示すように、ドライバ２〜９をCMOSインバーター構
成とすると、ＰチャンネルMOSトランジスタ34とＮチャ
ンネルMOSトランジスタ37が導通しているので図中実線
の径路で電流が流れる。このとき、ＰチャネルMOSトラ
ンジスタ34（又はＰチャネルMOSトランジスタ35）とＮ
チャネルMOSトランジスタ37（又はＮチャネルMOSトラン
ジスタ36）は電流ドライブ能力に差をつけGmPMOS＜GmNM
OS（GmはMOSトランジスタのトランスコンダクタンス）
なる関係に設定する。よって、横のラインR1と縦のライ
ンC1のレベルは低レベルとなり、その結果ラッチ回路10
のＱ出力S1が低レベルとなり、NANDゲート38の出力CSが
高レベルとなる。この出力CSの信号を使って発振器を発
振開始させ、タイミング信号T1〜T4およびクロック信号
φ1,φ２を得る。ラッチ回路10〜13はタイミング信号T1
で動作するので第５図に示すようにキー入力されたスイ
ッチSW4に接続された横のラインR1は低レベルのままと
なりラッチ回路10の出力S1は低レベルが出力される。他
のラインについては、例えば横のラインR2のように高レ
ベルがラッチされ、ラッチ回路11の出力S2は高レベルの
ままとなる。同様に、タイミング信号T3で動作するラッ
チ回路14〜17はスイッチSW4に対応した縦のラインC1は
低レベル，縦のラインC2〜C4は高レベルをラッチし、ラ
ッチ回路14のＱ出力S5は低レベルとなり、他のラッチ回
路15〜17のＱ出力S6〜S8は高レベルとなる。 故に、押下げられたスイッチSWに対応したラインが低
レベルとして対応するラッチ回路10〜17のＱ出力S1〜S8
に出力されるのでこれをデコードして使うことができ
る。 〔発明が解決しようとする問題点〕 電話機用ダイアラーに於いては、通常電話番号を記憶
するメモリを内蔵したものが一般的となっており、電話
機がオンフックの状態、つまり、電話回線より電源を供
給されない状態でもメモリの内容が消えない様に電池に
よりバックアップしている。従ってオンフックの状態で
は、キーを押下しても電流が流れないような工夫が必要
であり、従来例の場合でも、オンフック状態では横のラ
インR1〜R4と縦のラインC1〜C4が同電位、例えば高レベ
ルとなるように、タイミング信号φ1,φ２を設計すれば
容易に実現出来る。しかしながら、電話機が多機能化
し、オンフックダイヤル，オンフック拡声受話，ハンズ
フリーといった要求が出て来ており、オンフックの状態
でも、オンフックダイヤル等のキー入力だけを受けつけ
る必要が生じて来た。ただし、電池の寿命を考えると他
のキーを押下しても電流を消費しないようにする必要が
ある。従って、従来のキー入力回路では、上記の要求を
満足することが出来ない。 〔問題点を解決するための手段〕 本発明のキー入力回路は、タイミング信号をキーボー
ドへ出力する出力回路とタイミング信号に同期して信号
をラッチするラッチ回路とタイミング信号を発生するタ
イミング発生回路と、キーボードとキー入力部との間を
制御信号によりオン，オフさせるスイッチ手段とを含ん
で構成される。 かかる本発明のキー入力回路は、特定キーだけは受け
つけ他のキー入力に対しては、全く受け付けずかつ、電
流消費もしないというように、オンフック状態で受け付
ける特定キーをスイッチ手段の選定により選択できる。 〔実施例〕 第１図は本発明の一実施例である。この回路は第３図
に示す従来例と比較すると、制御信号Ｇよりオンオフす
るCMOS構成のトランスファーゲート40〜45が付け加わっ
た回路である。従って、制御信号Ｇが高レベルのときに
は、トランスファーゲート40〜45が導通し、従来例のキ
ー入力回路と全く同じ動作をする。つまりスイッチSW1
〜SW16のすべてのキー入力を受け付ける。制御信号Ｇが
低レベルのときはトランスファーゲート40〜45が非導通
状態になるため、スイッチSW4だけ受け付けられる。他
のキーを押下しても電流は流れず受け付けられない。よ
って、オンフック状態で制御信号Ｇが低レベルとなるよ
うにすれば良い。どのラインR1〜R4およびC1〜C4にトラ
ンスファーゲートを設けるかは、任意選択できる。 第２図は他の実施例である。この回路はＮチャンネル
MOSトランジスタをスイッチ手段として用いる点が前記
一実施例とは異なる。従って、横のラインR1〜R4と縦の
ラインC1〜C4の電位は高レベルが（VDD−VTN）までしか
上昇しない。ここでVDDは正電源電圧,VTNはＮチャネルM
OSトランジスタのスレッシュホールド電圧である。 通常、ノイズによる誤動作防止のために、横のライン
R1〜R4と縦のラインC1〜C4のラインと電源との間にそれ
ぞれコンデンサを接続するため、キー入力に対応しない
ラインは高レベル，低レベルを繰り返す。従って、この
コンデンサの充放電により電力を消費する。この点から
考えると第２図の実施例では、振幅がVTN分小さいの
で、電力消費がその分少なくなる利点がある。又、実際
のラッチ入力となる横および縦のラインR1′〜R4′,
C1′〜C4′はVDDまで振幅するので入力レベルの問題は
発生しない。 〔発明の効果〕 以上説明したように、本発明はキーボードと、キー入
力部の間に制御信号によりオン・オフを制御するスイッ
チ手段を選択的に挿入することにより、特定キーだけを
受け付け可能とする、キー入力回路が実現出来る効果が
ある。
し、特にマトリクス状に配線された電極間にスイッチ接
点を接続し、タイミング信号に依ってキー操作の検出を
行なうキーボード入力回路に関する。 〔従来の技術〕 従来、この種のキー入力回路としては第３図に示す回
路が用いられている。マトリクス状に配線された電極間
にスイッチSW1〜SW16をもつキーボードの横のラインR1
〜R4及び縦ラインC1〜C4へそれぞれクロック信号φ1,φ
２を出力するドライバー（インバーター）２〜９と、タ
イミング信号T1,T3に合わせて横のラインR1〜R4及び縦
のラインC1〜C4上の信号（高レベル又は低レベル）をラ
ッチするラッチ回路10〜17とタイミング信号T1,T3およ
びこれらと位相が90゜ずれたタイミング信号T2,T4とク
ロック信号φ1,φ２を発生するタイミング発生回路より
成る。 次に、この回路動作について第５図のタイムチャート
を用いて説明する。タイミング発生回路はタイミング信
号T1〜T4,およびクロック信号φ1,φ２を発生する。タ
イミング信号T1〜T4は４相クロック信号であり、ラッチ
回路10〜13はタイミング信号T1を、ラッチ回路14〜17は
タイミング信号T3をクロックとして動作する。クロック
信号φ1,φ２はタイミング信号T1〜４を基に作ったデュ
ーティ比50％の信号であり、クロック信号φ１とφ２は
互いに反転した関係にある。このクロック信号φ１はド
ライバー２〜５の入力に接続されているので、その出力
は横のラインR1〜R4にクロック信号φ１の反転した出力
として出る。同様にクロック信号φ２はドライバー６〜
９の入力に接続されているのでその出力は縦のラインC1
〜C4にクロック信号φ２の反転出力として出る。 キー入力が無い場合は、発振回路は停止状態であり、
タイミング信号T1は高レベル，クロック信号φ１は低レ
ベル，クロック信号φ２は高レベルにある。従って、横
のラインR1〜R4に出力される信号は高レベル，縦のライ
ンC1〜C4に出力され信号は低レベルである。さらにラッ
チ回路10〜13はタイミング信号T1が高レベルのため、横
のラインR1〜R4のデータがＱ出力S1〜S4へ直接伝達され
る。このとき、発振回路は停止しているのでCROM回路構
成では、消費電流はリーク電流分だけである。ここでキ
ー入力をする。例えばスイッチSW4を押下すると、第４
図に示すように、ドライバ２〜９をCMOSインバーター構
成とすると、ＰチャンネルMOSトランジスタ34とＮチャ
ンネルMOSトランジスタ37が導通しているので図中実線
の径路で電流が流れる。このとき、ＰチャネルMOSトラ
ンジスタ34（又はＰチャネルMOSトランジスタ35）とＮ
チャネルMOSトランジスタ37（又はＮチャネルMOSトラン
ジスタ36）は電流ドライブ能力に差をつけGmPMOS＜GmNM
OS（GmはMOSトランジスタのトランスコンダクタンス）
なる関係に設定する。よって、横のラインR1と縦のライ
ンC1のレベルは低レベルとなり、その結果ラッチ回路10
のＱ出力S1が低レベルとなり、NANDゲート38の出力CSが
高レベルとなる。この出力CSの信号を使って発振器を発
振開始させ、タイミング信号T1〜T4およびクロック信号
φ1,φ２を得る。ラッチ回路10〜13はタイミング信号T1
で動作するので第５図に示すようにキー入力されたスイ
ッチSW4に接続された横のラインR1は低レベルのままと
なりラッチ回路10の出力S1は低レベルが出力される。他
のラインについては、例えば横のラインR2のように高レ
ベルがラッチされ、ラッチ回路11の出力S2は高レベルの
ままとなる。同様に、タイミング信号T3で動作するラッ
チ回路14〜17はスイッチSW4に対応した縦のラインC1は
低レベル，縦のラインC2〜C4は高レベルをラッチし、ラ
ッチ回路14のＱ出力S5は低レベルとなり、他のラッチ回
路15〜17のＱ出力S6〜S8は高レベルとなる。 故に、押下げられたスイッチSWに対応したラインが低
レベルとして対応するラッチ回路10〜17のＱ出力S1〜S8
に出力されるのでこれをデコードして使うことができ
る。 〔発明が解決しようとする問題点〕 電話機用ダイアラーに於いては、通常電話番号を記憶
するメモリを内蔵したものが一般的となっており、電話
機がオンフックの状態、つまり、電話回線より電源を供
給されない状態でもメモリの内容が消えない様に電池に
よりバックアップしている。従ってオンフックの状態で
は、キーを押下しても電流が流れないような工夫が必要
であり、従来例の場合でも、オンフック状態では横のラ
インR1〜R4と縦のラインC1〜C4が同電位、例えば高レベ
ルとなるように、タイミング信号φ1,φ２を設計すれば
容易に実現出来る。しかしながら、電話機が多機能化
し、オンフックダイヤル，オンフック拡声受話，ハンズ
フリーといった要求が出て来ており、オンフックの状態
でも、オンフックダイヤル等のキー入力だけを受けつけ
る必要が生じて来た。ただし、電池の寿命を考えると他
のキーを押下しても電流を消費しないようにする必要が
ある。従って、従来のキー入力回路では、上記の要求を
満足することが出来ない。 〔問題点を解決するための手段〕 本発明のキー入力回路は、タイミング信号をキーボー
ドへ出力する出力回路とタイミング信号に同期して信号
をラッチするラッチ回路とタイミング信号を発生するタ
イミング発生回路と、キーボードとキー入力部との間を
制御信号によりオン，オフさせるスイッチ手段とを含ん
で構成される。 かかる本発明のキー入力回路は、特定キーだけは受け
つけ他のキー入力に対しては、全く受け付けずかつ、電
流消費もしないというように、オンフック状態で受け付
ける特定キーをスイッチ手段の選定により選択できる。 〔実施例〕 第１図は本発明の一実施例である。この回路は第３図
に示す従来例と比較すると、制御信号Ｇよりオンオフす
るCMOS構成のトランスファーゲート40〜45が付け加わっ
た回路である。従って、制御信号Ｇが高レベルのときに
は、トランスファーゲート40〜45が導通し、従来例のキ
ー入力回路と全く同じ動作をする。つまりスイッチSW1
〜SW16のすべてのキー入力を受け付ける。制御信号Ｇが
低レベルのときはトランスファーゲート40〜45が非導通
状態になるため、スイッチSW4だけ受け付けられる。他
のキーを押下しても電流は流れず受け付けられない。よ
って、オンフック状態で制御信号Ｇが低レベルとなるよ
うにすれば良い。どのラインR1〜R4およびC1〜C4にトラ
ンスファーゲートを設けるかは、任意選択できる。 第２図は他の実施例である。この回路はＮチャンネル
MOSトランジスタをスイッチ手段として用いる点が前記
一実施例とは異なる。従って、横のラインR1〜R4と縦の
ラインC1〜C4の電位は高レベルが（VDD−VTN）までしか
上昇しない。ここでVDDは正電源電圧,VTNはＮチャネルM
OSトランジスタのスレッシュホールド電圧である。 通常、ノイズによる誤動作防止のために、横のライン
R1〜R4と縦のラインC1〜C4のラインと電源との間にそれ
ぞれコンデンサを接続するため、キー入力に対応しない
ラインは高レベル，低レベルを繰り返す。従って、この
コンデンサの充放電により電力を消費する。この点から
考えると第２図の実施例では、振幅がVTN分小さいの
で、電力消費がその分少なくなる利点がある。又、実際
のラッチ入力となる横および縦のラインR1′〜R4′,
C1′〜C4′はVDDまで振幅するので入力レベルの問題は
発生しない。 〔発明の効果〕 以上説明したように、本発明はキーボードと、キー入
力部の間に制御信号によりオン・オフを制御するスイッ
チ手段を選択的に挿入することにより、特定キーだけを
受け付け可能とする、キー入力回路が実現出来る効果が
ある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図であり、第２図
は本発明の他の実施例を示す回路図である。第３図は従
来例を示す回路図である。第４図は従来例の動作を説明
するための一部の詳細回路図である。第５図はキー入力
回路の動作を説明するためのタイムチャートである。 １……キーボード、２〜９……ドライバー（インバータ
ー）、10〜17……データラッチ回路、18〜25……Ｎチャ
ンネルMOSトランジスタ、34,35……ＰチャンネルMOSト
ランジスタ、36,37……ＮチャンネルMOSトランジスタ、
38……４入力NANDゲート、40〜45……トランスファーゲ
ート、46……インバーター。
は本発明の他の実施例を示す回路図である。第３図は従
来例を示す回路図である。第４図は従来例の動作を説明
するための一部の詳細回路図である。第５図はキー入力
回路の動作を説明するためのタイムチャートである。 １……キーボード、２〜９……ドライバー（インバータ
ー）、10〜17……データラッチ回路、18〜25……Ｎチャ
ンネルMOSトランジスタ、34,35……ＰチャンネルMOSト
ランジスタ、36,37……ＮチャンネルMOSトランジスタ、
38……４入力NANDゲート、40〜45……トランスファーゲ
ート、46……インバーター。
Claims (1)
- (57)【特許請求の範囲】 １．電話機用ダイアラーに用いられるキーボード回路で
あって、キーボードの中の操作されたキーを検出するた
めのタイミング信号を発生するタイミング発生回路と、
前記キーボードの複数の信号線にそれぞれ対応して設け
られ前記タイミング信号を対応する信号線にそれぞれ出
力する複数の出力回路と、前記キーボードの前記複数の
信号線のレベルをラッチするラッチ回路と、オンフック
状態のときは第１の論理レベルをとりオンフック状態で
ないときは第２の論理レベルをとる制御信号を発生する
手段と、前記キーボードの前記複数の信号線の中の選択
された信号線と当該信号線に対応する前記出力回路との
間に設けられ前記制御信号が前記第１の論理レベルのと
きはオフ状態となり前記第２の論理レベルのときはオン
状態となるスイッチと、前記キーボードの複数の信号の
中の選択されなかった信号線と対応する前記出力回路と
の間に電気的接続状態を維持する手段とを有し、前記オ
ンフック状態のときでも前記選択されなかった信号線上
に配置されている前記キーボードのキーの操作を受け付
けるようにしたことを特徴とするキーボード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100514A JP2693762B2 (ja) | 1987-04-22 | 1987-04-22 | キーボード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100514A JP2693762B2 (ja) | 1987-04-22 | 1987-04-22 | キーボード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263914A JPS63263914A (ja) | 1988-10-31 |
| JP2693762B2 true JP2693762B2 (ja) | 1997-12-24 |
Family
ID=14276058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62100514A Expired - Lifetime JP2693762B2 (ja) | 1987-04-22 | 1987-04-22 | キーボード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693762B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2594680B2 (ja) * | 1990-04-16 | 1997-03-26 | シャープ株式会社 | キーマトリクス |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884336A (ja) * | 1981-11-16 | 1983-05-20 | Toshiba Corp | キ−入力回路 |
| JPS58213328A (ja) * | 1982-06-04 | 1983-12-12 | Sanyo Electric Co Ltd | マイクロコンピユ−タの入力回路 |
| JPS61188616A (ja) * | 1985-02-15 | 1986-08-22 | Sharp Corp | 小型複合電子機器 |
| JPS6295624A (ja) * | 1985-10-22 | 1987-05-02 | Sony Corp | マトリクスキ−装置 |
-
1987
- 1987-04-22 JP JP62100514A patent/JP2693762B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63263914A (ja) | 1988-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5289518A (en) | Low power shift register circuit | |
| US5828095A (en) | Charge pump | |
| US6714060B2 (en) | Master slave flip-flop circuit functioning as edge trigger flip-flop | |
| US6181179B1 (en) | Scan flip-flop circuit | |
| US6661270B2 (en) | Data latch circuit and driving method thereof | |
| US4823309A (en) | Data processing system with improved output function | |
| EP0793342A2 (en) | Flip-Flop Circuit | |
| US20060273838A1 (en) | Master latch circuit with signal level displacement for a dynamic flip flop | |
| JP2693762B2 (ja) | キーボード回路 | |
| JP2636749B2 (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| JPH0618249B2 (ja) | 半導体集積回路 | |
| US5111489A (en) | Frequency-dividing circuit | |
| JPH09312553A (ja) | 論理回路 | |
| US6236240B1 (en) | Hold-time latch mechanism compatible with single-rail to dual-rail conversion | |
| JP2881781B2 (ja) | Ｉｃ化されたダイヤラ回路 | |
| JPH05283984A (ja) | 単一ワイヤクロックを有する２段ｃｍｏｓラッチ回路 | |
| US6104320A (en) | Input detection circuit for a matrix keyboard | |
| JP3120492B2 (ja) | 半導体集積回路 | |
| US4701748A (en) | Key circuit | |
| US3813563A (en) | Flip-flop circuit | |
| US6300801B1 (en) | Or gate circuit and state machine using the same | |
| US6202166B1 (en) | State machine with a dynamic clock gating function | |
| JP2828787B2 (ja) | キー入力回路及びキー入力回路を有する電話機用集積回路 | |
| JP2674871B2 (ja) | デコーダ回路 | |
| JP2529394B2 (ja) | 半導体不揮発性メモリ装置 |