JPS58145236A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS58145236A JPS58145236A JP57027202A JP2720282A JPS58145236A JP S58145236 A JPS58145236 A JP S58145236A JP 57027202 A JP57027202 A JP 57027202A JP 2720282 A JP2720282 A JP 2720282A JP S58145236 A JPS58145236 A JP S58145236A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- voltage terminal
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置、とりわけ、電流切り換
え型論理回路を含む半導体集積回路装置に関する。
え型論理回路を含む半導体集積回路装置に関する。
近年、ギガビットロジックへの応用を目的として、Ｇａ
ＡｓｏシックＩＣの研究開発が活発に行われている。と
ころでＱ ６ Ａ ａロジックＩＣは、移動無線器ある
いはテレビジョン受像機、ビデオテープレコーダに用い
る周波数シンセサイザ用としてきわめて魅力的である。
ＡｓｏシックＩＣの研究開発が活発に行われている。と
ころでＱ ６ Ａ ａロジックＩＣは、移動無線器ある
いはテレビジョン受像機、ビデオテープレコーダに用い
る周波数シンセサイザ用としてきわめて魅力的である。
そして、この場合、ＶＬＳＩ化とともに低消費電力化が
特に重要な課題である。
特に重要な課題である。
従来、ＧａＡｍ電界効果トランジスタ（以下ＦＥＴと記
す）ロジックとして、様々のロジックが提案されている
が、この低消費電力という点において実用的な値が実現
されているのは、現在のところ、エンハンスナンド型（
ノーマリ・オフ型）ＦＥＴを用いる直結ＦＥＴロジック
（ＤＣＦＬ）である。
す）ロジックとして、様々のロジックが提案されている
が、この低消費電力という点において実用的な値が実現
されているのは、現在のところ、エンハンスナンド型（
ノーマリ・オフ型）ＦＥＴを用いる直結ＦＥＴロジック
（ＤＣＦＬ）である。
しかしながら、このＤＣＦＬ／′ｉ、動作可能な閾値電
圧の範囲が０．１〜０．２Ｖときわめてせまく、そのた
め、活性層の厚さを土６ｏλの幅におさめるという超精
密な制御が必要であり、プロセス面で大きい問題となっ
ている。動作可能な閾値電圧の範囲が狭いのを回路的に
改善したＦＥＴｏシックとして、最近ロ〜ピンチオフＦ
ＥＴロジック（ＬＰＦＬ）か提案されているが、このＬ
ＰＦＬも動作可能な閾値電圧の範囲は、せいぜい−’ｏ
、１Ｖ〜＋０．２Ｖ程度に広げられるに過ぎない。そし
て、現在動作可能な閾値電圧の範囲として実用的な値を
有するＧａＡｓ ＦＥＴロジックは、デグレッション型
（／−マリ・オン型）ＦＥＴを用いるロジック、たとえ
ばバックアトＦＥＴロジック（ＢＦＬ）などに限られる
が、これは消費電力が大きいという欠点を有している。
圧の範囲が０．１〜０．２Ｖときわめてせまく、そのた
め、活性層の厚さを土６ｏλの幅におさめるという超精
密な制御が必要であり、プロセス面で大きい問題となっ
ている。動作可能な閾値電圧の範囲が狭いのを回路的に
改善したＦＥＴｏシックとして、最近ロ〜ピンチオフＦ
ＥＴロジック（ＬＰＦＬ）か提案されているが、このＬ
ＰＦＬも動作可能な閾値電圧の範囲は、せいぜい−’ｏ
、１Ｖ〜＋０．２Ｖ程度に広げられるに過ぎない。そし
て、現在動作可能な閾値電圧の範囲として実用的な値を
有するＧａＡｓ ＦＥＴロジックは、デグレッション型
（／−マリ・オン型）ＦＥＴを用いるロジック、たとえ
ばバックアトＦＥＴロジック（ＢＦＬ）などに限られる
が、これは消費電力が大きいという欠点を有している。
本発明者らは、／−マリ・オン型からノーマリ・オフ型
（−０，６■〜ｏ、 ３Ｖ ）にまたがるきわめて広い
動作可能な閾値範囲を有し、しかも低消費電力のＧａＡ
ｓ Ｆ Ｅ Ｔロジックとして、新しいラッチ回路を提
案した。このランチ回路は、二個のインバータの入力放
電界効果トランジスタのソース端子を共通接続してなる
共通ソース端子に電流源を接続することを特徴とするラ
ンチ回路であって、特に差動回路を用いているため、Ｆ
ＥＴの活性層厚みの制御が著しく緩和されるとともに、
その多機能性を生かして、複雑な回路を構成するときに
、高速化、低消費電力化、動作安定性な、どの点で数多
くの有効な回路的手法が使えるなど優れた特徴を有して
いる。
（−０，６■〜ｏ、 ３Ｖ ）にまたがるきわめて広い
動作可能な閾値範囲を有し、しかも低消費電力のＧａＡ
ｓ Ｆ Ｅ Ｔロジックとして、新しいラッチ回路を提
案した。このランチ回路は、二個のインバータの入力放
電界効果トランジスタのソース端子を共通接続してなる
共通ソース端子に電流源を接続することを特徴とするラ
ンチ回路であって、特に差動回路を用いているため、Ｆ
ＥＴの活性層厚みの制御が著しく緩和されるとともに、
その多機能性を生かして、複雑な回路を構成するときに
、高速化、低消費電力化、動作安定性な、どの点で数多
くの有効な回路的手法が使えるなど優れた特徴を有して
いる。
本発明は、このＧａＡｓ ＦＥＴによるＧａＡｓＩＣの
入出力接続方法に特徴を有する半導体集積回路装置であ
り、電流切り換え型論理回路のドレイン電源電圧端子と
ソース電源電圧端子との電位差を抵抗分割した電位を、
基準側ＦＥＴのゲートに印加し、入力側ＦＥＴのゲート
と基準側ＦＥＴのゲートが抵抗を介してたがいに接続さ
れたことを特徴とする半導体集積回路装置である。
入出力接続方法に特徴を有する半導体集積回路装置であ
り、電流切り換え型論理回路のドレイン電源電圧端子と
ソース電源電圧端子との電位差を抵抗分割した電位を、
基準側ＦＥＴのゲートに印加し、入力側ＦＥＴのゲート
と基準側ＦＥＴのゲートが抵抗を介してたがいに接続さ
れたことを特徴とする半導体集積回路装置である。
第１図は本発明の実施例を示す回路図であり、２個のＦ
ＥＴＱｌ、Ｑ２のソースを共通接続してなる共通ソース
端子３に電流源４が接続された電流切り換え型論理回路
を含む半導体集積回路装置であり、ソース電源電圧端子
ｖｓｓに負電圧（例えば−５ｖ）を印加し、ドレイン電
源電圧端子ＶＤＤに前記Ｖｓｓより正の電圧（ここでは
ｏＶ）を印加し、前記ｖＤＤと■ｓｇとの電位差を抵抗
分割した電位を２個のＦ Ｅ Ｔ Ｑｌ １ｏ２のうち
の基準側のＦＥＴＱｌのゲートに印加するとともに、前
記２個のＦＥＴＱｌ、Ｑ２のゲートが抵抗Ｒ３を介して
たがいに接続されている。
ＥＴＱｌ、Ｑ２のソースを共通接続してなる共通ソース
端子３に電流源４が接続された電流切り換え型論理回路
を含む半導体集積回路装置であり、ソース電源電圧端子
ｖｓｓに負電圧（例えば−５ｖ）を印加し、ドレイン電
源電圧端子ＶＤＤに前記Ｖｓｓより正の電圧（ここでは
ｏＶ）を印加し、前記ｖＤＤと■ｓｇとの電位差を抵抗
分割した電位を２個のＦ Ｅ Ｔ Ｑｌ １ｏ２のうち
の基準側のＦＥＴＱｌのゲートに印加するとともに、前
記２個のＦＥＴＱｌ、Ｑ２のゲートが抵抗Ｒ３を介して
たがいに接続されている。
ここでは前記ＶＤＤは接地され、前記基準側のＦ Ｅ
Ｔ Ｑ、のゲート１がコンデンサＣ１を介して接地され
、前記基準側のＦＥＴＱｌとは異なる入力側のＦＥＴ
Ｑ のゲート２にコンデンサＣ２を介して入力が印加
される。
Ｔ Ｑ、のゲート１がコンデンサＣ１を介して接地され
、前記基準側のＦＥＴＱｌとは異なる入力側のＦＥＴ
Ｑ のゲート２にコンデンサＣ２を介して入力が印加
される。
この回路によれば、ＶＤＤを接地しているため単一電源
ですませることかできる。第１図の実施例では単なるイ
ンバータの入力、出力接続を示したが、同期型フリップ
フロップなど、さらに複雑な回路の場合には、レベルが
異なるので、抵抗Ｒ１、Ｒ２の抵抗比は、それぞれの場
合に最適値がある。
ですませることかできる。第１図の実施例では単なるイ
ンバータの入力、出力接続を示したが、同期型フリップ
フロップなど、さらに複雑な回路の場合には、レベルが
異なるので、抵抗Ｒ１、Ｒ２の抵抗比は、それぞれの場
合に最適値がある。
第２図は、本発明の他の実施例を示す図で、ドレイン電
源電圧端子ｖＤＤに正電圧を印加し、基準側のＦＥＴＱ
ｌのゲート端子１すなわち参照電圧端子ｖＲＥＦが接地
される回路である。第１図と異なりこの回路によれは入
力の結合容量が不要となり、直続が可能であるため入力
感度がきわめて大きくなる。
源電圧端子ｖＤＤに正電圧を印加し、基準側のＦＥＴＱ
ｌのゲート端子１すなわち参照電圧端子ｖＲＥＦが接地
される回路である。第１図と異なりこの回路によれは入
力の結合容量が不要となり、直続が可能であるため入力
感度がきわめて大きくなる。
【図面の簡単な説明】
第１図は本発明の一実施例のｖＤＤ接地による入出力接
続法を示す回路図、第２図は本発明の他の実施例を示す
ｖＲＥＦ接地による入出力接続法を示す図である。 １・・・・・・基準側ＦＥＴのゲート端子、２・・・・
・・入力側ＦＥＴのゲート端子、３・・・・・・共通ソ
ース端子、４・・・・・・電流源、Ｑ ・・・・・・基
準側Ｆ Ｅ Ｔ。 １ Ｑ２・・・・・・入力側ＦＥＴ、Ｖ ・・・・・・ソ
ース電源型 Ｓ 圧端子、ｖＤＤ・・・・・・ドレイン電源電圧端子、ｖ
ＲＥＦ・・・・・・参照電圧端子。
続法を示す回路図、第２図は本発明の他の実施例を示す
ｖＲＥＦ接地による入出力接続法を示す図である。 １・・・・・・基準側ＦＥＴのゲート端子、２・・・・
・・入力側ＦＥＴのゲート端子、３・・・・・・共通ソ
ース端子、４・・・・・・電流源、Ｑ ・・・・・・基
準側Ｆ Ｅ Ｔ。 １ Ｑ２・・・・・・入力側ＦＥＴ、Ｖ ・・・・・・ソ
ース電源型 Ｓ 圧端子、ｖＤＤ・・・・・・ドレイン電源電圧端子、ｖ
ＲＥＦ・・・・・・参照電圧端子。
Claims (1)
- 【特許請求の範囲】 電流切り換え型論理回路を含む半導体集積回路装置にお
いて、ソース電源電圧端子■８８に負電圧を印加し、ド
レイン電源電圧端子■ＤＤに前記ソース電源電圧端子■
ｓｓより正の電圧を印加し、前記ドレイン電源電圧端子
ｖＤＤとソース電源電圧端子ｖ８８との電位差を抵抗分
割した電位を前記２個の電界効果トランジスタのうち基
準側の電界効果トランジスタのゲートに印加するととも
に、前記２個の電界効果トランジスタのゲートか抵抗を
介してたがいに接続されたことを特徴とする半導体集果
回路装置。 （２） ドレイン電源電圧端子ｖＤＤが接地され、基
準側の電界効果トランジスタのゲートがコンデンサを介
して接地され、前記基準側の電界効果トランジスタとは
異なる入力側の電界効果トランジスタのゲートにコンデ
ンサを介して入力が印加されることを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置。 （３） ドレイン電源電圧端子ｖＤＤに正電圧が印加
され、前記基準側の電界効果トランジスタのゲートが接
地されることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027202A JPS58145236A (ja) | 1982-02-22 | 1982-02-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027202A JPS58145236A (ja) | 1982-02-22 | 1982-02-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58145236A true JPS58145236A (ja) | 1983-08-30 |
Family
ID=12214503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027202A Pending JPS58145236A (ja) | 1982-02-22 | 1982-02-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58145236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227118A (ja) * | 1987-03-16 | 1988-09-21 | Nec Corp | ＧａＡｓ ＩＣ論理回路 |
-
1982
- 1982-02-22 JP JP57027202A patent/JPS58145236A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227118A (ja) * | 1987-03-16 | 1988-09-21 | Nec Corp | ＧａＡｓ ＩＣ論理回路 |
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