JPS63227118A - ＧａＡｓ ＩＣ論理回路 - Google Patents
ＧａＡｓ ＩＣ論理回路Info
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- JPS63227118A JPS63227118A JP62061709A JP6170987A JPS63227118A JP S63227118 A JPS63227118 A JP S63227118A JP 62061709 A JP62061709 A JP 62061709A JP 6170987 A JP6170987 A JP 6170987A JP S63227118 A JPS63227118 A JP S63227118A
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- JP
- Japan
- Prior art keywords
- logic circuit
- gate
- fet
- gaas
- circuit
- Prior art date
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- Pending
Links
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 230000005669 field effect Effects 0.000 claims description 7
- 230000008878 coupling Effects 0.000 abstract description 6
- 238000010168 coupling process Methods 0.000 abstract description 6
- 238000005859 coupling reaction Methods 0.000 abstract description 6
- 230000035945 sensitivity Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 238000004088 simulation Methods 0.000 description 4
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明はＧａＡｓ ＩＣ論理回路に関し、特に、超高
周波帯用超高速論理集積回路を構成づるインバータ回路
バッファ増幅器等に好適のＧａＡｓＩＣ論理回路に関す
る。
周波帯用超高速論理集積回路を構成づるインバータ回路
バッファ増幅器等に好適のＧａＡｓＩＣ論理回路に関す
る。
［従来の技術］
従来、超高周波て゛用いられる足高速論理回路としては
、第４図に示ザ如く能動負荷が接続されたデプレッショ
ン型ＦＥＴ（電界効果トランジスタ）５と、レベルシフ
トダイオード１０よりなるＱａＡＳ ＩＣ論理回路が
用いられている。ここで、１は入力端、６は正電源端、
７は負電源端、８は出ツノ端である。
、第４図に示ザ如く能動負荷が接続されたデプレッショ
ン型ＦＥＴ（電界効果トランジスタ）５と、レベルシフ
トダイオード１０よりなるＱａＡＳ ＩＣ論理回路が
用いられている。ここで、１は入力端、６は正電源端、
７は負電源端、８は出ツノ端である。
［発明が解決しようとする問題点］
上述した従来のＧａＡｓ ｒｃ論理回路は、直流から
４ＧＨｚ程度までの論理回路として有効なものである。
４ＧＨｚ程度までの論理回路として有効なものである。
しかしながら、４ＧＨｚを超える周波数を入力し、且つ
、このＧａＡｓ ＩＣ論理回路を縦続接続した場合、
入力感度が著しく低上プるか、全く動作しないという現
象がＲ１する。
、このＧａＡｓ ＩＣ論理回路を縦続接続した場合、
入力感度が著しく低上プるか、全く動作しないという現
象がＲ１する。
第５図は第４図に示したＧａＡｓ ＩＧ論哩回路１５
を３段縦続接続した場合を示ブｂのである。
を３段縦続接続した場合を示ブｂのである。
この種のＳ２哩回路の３段縦続接続は、プリスケーラ回
路等では常に存在するものである。そして、第６図はこ
の回路のｍ算Ｉシミコレ−ジョン結果を示すしのである
。第６図（ａ）は入力周波数４゜０ＧＨｚ 、入力振幅
０．５Ｖｐ−ｐのどきの入力波形と３段縦続接続後の出
力波形を示づものであり、同図より４．０ＧＨｚでは十
分な動作をしていることがわかる。第６図（ｂ）は入力
周波数８゜０ＧＨｚ 、入力振幅０．５Ｖｐ−ｐのとき
の入力波形と３段縦続接続後の出力波形を示づものであ
り、同図よりこのときは全く論理回路として動作してい
ないことがわかる。第６図（Ｃ）は入力周波数８．０Ｇ
Ｈｚ、入力振幅１．０Ｖｐ−ｐのときの入力波形と３段
縦続接続後の出力波形を示すものであり、入力振幅が１
．０Ｖｐ−ｐであると正常に動作していることがわかる
。
路等では常に存在するものである。そして、第６図はこ
の回路のｍ算Ｉシミコレ−ジョン結果を示すしのである
。第６図（ａ）は入力周波数４゜０ＧＨｚ 、入力振幅
０．５Ｖｐ−ｐのどきの入力波形と３段縦続接続後の出
力波形を示づものであり、同図より４．０ＧＨｚでは十
分な動作をしていることがわかる。第６図（ｂ）は入力
周波数８゜０ＧＨｚ 、入力振幅０．５Ｖｐ−ｐのとき
の入力波形と３段縦続接続後の出力波形を示づものであ
り、同図よりこのときは全く論理回路として動作してい
ないことがわかる。第６図（Ｃ）は入力周波数８．０Ｇ
Ｈｚ、入力振幅１．０Ｖｐ−ｐのときの入力波形と３段
縦続接続後の出力波形を示すものであり、入力振幅が１
．０Ｖｐ−ｐであると正常に動作していることがわかる
。
以上の例で明らかなように、超高周波帯になると、従来
のＧａＡｓ ＩＣ論理回路は、ＦＥＴのゲート容量及
び配線容量によって信号振幅が小さくなり、正常な動作
が難しくなるという欠点がある。また信号振幅が小さく
なることから、電源電圧の変動、及びレベルシフトダイ
オードの温度変化によるレベルシフト電圧の変動に対し
て弱くなるという欠点がある。
のＧａＡｓ ＩＣ論理回路は、ＦＥＴのゲート容量及
び配線容量によって信号振幅が小さくなり、正常な動作
が難しくなるという欠点がある。また信号振幅が小さく
なることから、電源電圧の変動、及びレベルシフトダイ
オードの温度変化によるレベルシフト電圧の変動に対し
て弱くなるという欠点がある。
本発明はかかる事情に鑑みてなされたものであって、上
述の従来のＧａＡｓ ＩＣ論理回路と異なり、本発明
は縦続接続した場合に、接続段数に拘らず高い周波数ま
で常に高感度で安定した出力が得られ、しかも、温度変
化による回路動作の影響が少ないＧａＡｓ ＩＣ論理
回路を提供することを目的とする。
述の従来のＧａＡｓ ＩＣ論理回路と異なり、本発明
は縦続接続した場合に、接続段数に拘らず高い周波数ま
で常に高感度で安定した出力が得られ、しかも、温度変
化による回路動作の影響が少ないＧａＡｓ ＩＣ論理
回路を提供することを目的とする。
Ｆ問題点を解決するための手段］
本発明に係るＧａＡｓ ＩＣ論理回路は、電界効果ト
ランジスタのゲートと入力端との間に設けられ入力信号
中より直流分を除去するキャパシタと、前記電界効果ト
ランジスタのゲートにバイアス電圧を供給づる抵抗とを
有づることを特徴とする。
ランジスタのゲートと入力端との間に設けられ入力信号
中より直流分を除去するキャパシタと、前記電界効果ト
ランジスタのゲートにバイアス電圧を供給づる抵抗とを
有づることを特徴とする。
［作用］
本発明においては、電界効果トランジスタのゲートに設
けたキャパシタによって入力信号から直流分を除去する
と共に、抵抗を介して電界効果トランジスタのゲートに
バイアス電圧を供給でる。
けたキャパシタによって入力信号から直流分を除去する
と共に、抵抗を介して電界効果トランジスタのゲートに
バイアス電圧を供給でる。
これにより、本発明に係るＧａＡＳ ＩＣ論理回路は
、温度変化による影響を受けることなく超高周波の入力
信号に対して高感度で動作づる。
、温度変化による影響を受けることなく超高周波の入力
信号に対して高感度で動作づる。
［実施例］
次に、本発明の実施例について図面を参照して具体的に
説明する。なお、第４図と同一物には同一符号を付しで
ある。
説明する。なお、第４図と同一物には同一符号を付しで
ある。
第１図は本発明の実施例に係るＧａＡｓ ＩＣ論理回
路の回路図である。このＧａＡｓ ＩＣ論理回路にお
いては、入力端１とデプレッション型ＦＥＴ５のゲート
との間に結合用キャパシタ２が設けられている。このＦ
ＥＴ５のゲートとゲートバイアス端４との間に抵抗３が
設けられており、この抵抗３を介してＦＥＴ５にゲート
バイアス電圧が供給される。入力端１より供給された信
号は結合用キャパシタ２で直流分が除去され、ゲートバ
イアス端４より、最適動作のための直流バイアスが加え
られる。なお、６は正電源端、７は負電源端、８は出力
端である。
路の回路図である。このＧａＡｓ ＩＣ論理回路にお
いては、入力端１とデプレッション型ＦＥＴ５のゲート
との間に結合用キャパシタ２が設けられている。このＦ
ＥＴ５のゲートとゲートバイアス端４との間に抵抗３が
設けられており、この抵抗３を介してＦＥＴ５にゲート
バイアス電圧が供給される。入力端１より供給された信
号は結合用キャパシタ２で直流分が除去され、ゲートバ
イアス端４より、最適動作のための直流バイアスが加え
られる。なお、６は正電源端、７は負電源端、８は出力
端である。
本回路の場合、抵抗３を介して直流バイアスが供給され
ているため、本回路を縦続接続した場合、各回路が最適
動作するよう設定され、且つ各回路が独立しているため
、従来のＧａＡｓ ＩＣ論理回路のように直流レベル
のずれを伝達しない。従つて、高い周波数においても良
好な動作を期待づることができるものである。
ているため、本回路を縦続接続した場合、各回路が最適
動作するよう設定され、且つ各回路が独立しているため
、従来のＧａＡｓ ＩＣ論理回路のように直流レベル
のずれを伝達しない。従つて、高い周波数においても良
好な動作を期待づることができるものである。
第２図（ａ）及び（ｂ）は上記回路を３段縦続接続した
場合のｉ＋１ＩＦＮシミュレーション結果を示すもので
あり、同図（ａ）は入力周波数８．０ＧトＩＺ１人力振
幅０．５Ｖｐ−ｔ・のときの入力波形と３段ｌｔ１続後
の出力波形を示すものである。この第２図（ａ＞から明
らかなように、第６図（ｂ）に示づ従来のＧａＡＳ
ＩＣ論理回路と異なり、この北門においては、良好な動
作をしていることがわかる。なお、このシミュレーショ
ン計９において、結合キャパシタ２の８吊は０．５ｐｆ
’としている。
場合のｉ＋１ＩＦＮシミュレーション結果を示すもので
あり、同図（ａ）は入力周波数８．０ＧトＩＺ１人力振
幅０．５Ｖｐ−ｔ・のときの入力波形と３段ｌｔ１続後
の出力波形を示すものである。この第２図（ａ＞から明
らかなように、第６図（ｂ）に示づ従来のＧａＡＳ
ＩＣ論理回路と異なり、この北門においては、良好な動
作をしていることがわかる。なお、このシミュレーショ
ン計９において、結合キャパシタ２の８吊は０．５ｐｆ
’としている。
第２図（ｂ）は同じ回路で入力周波数を５００Ｍ ｔ−
１ｚ 、入力振幅を０．５Ｖｐ−ｐどした場合の入力波
形と出力波形を示プものである。同図より、結合キ↑・
パシタ２が０．５ｐＦという小さな８吊にも拘らず、良
好に動作していることがわかる。
１ｚ 、入力振幅を０．５Ｖｐ−ｐどした場合の入力波
形と出力波形を示プものである。同図より、結合キ↑・
パシタ２が０．５ｐＦという小さな８吊にも拘らず、良
好に動作していることがわかる。
なお、シミコレ−シコン時のバイアス条件は、ゲート電
圧がＯＶ、正電源が３．０Ｖ、負電源が−２．０Ｖであ
る。
圧がＯＶ、正電源が３．０Ｖ、負電源が−２．０Ｖであ
る。
第３図は本発明の他の実施例に係るＧａＡｓＩＣ論理回
路を示す回路図である。第３図において、第１図と同一
物には同一符号を付して説明を省略する。本回路ではＦ
ＥＴ５にデブレツシ」ン型Ｆ Ｅ １’による能動負荷
に代えて抵抗９を接続している。この回路は負荷に抵抗
９を用いているため、動作点を安定に設定することがで
きるという利点を有している。
路を示す回路図である。第３図において、第１図と同一
物には同一符号を付して説明を省略する。本回路ではＦ
ＥＴ５にデブレツシ」ン型Ｆ Ｅ １’による能動負荷
に代えて抵抗９を接続している。この回路は負荷に抵抗
９を用いているため、動作点を安定に設定することがで
きるという利点を有している。
［発明の効果］
以上説明したように、本発明は、ＧａＡｓ ＩＣ論理
回路を構成するＦ Ｅ−Ｔのゲートに、結合用キャパシ
タで直流分を除去して入力信号を供給すると共に、ゲー
ト抵抗を介してゲートバイアス電圧を供給することによ
り、本回路を複数段縦続接続した場合でも、超高周波の
入力信号に対して高感度で動作させることができる。
回路を構成するＦ Ｅ−Ｔのゲートに、結合用キャパシ
タで直流分を除去して入力信号を供給すると共に、ゲー
ト抵抗を介してゲートバイアス電圧を供給することによ
り、本回路を複数段縦続接続した場合でも、超高周波の
入力信号に対して高感度で動作させることができる。
また、レベルシフトダイオードを用いていないため温度
変動に強くなり、しかもゲートバイアスを用いるととも
に、レベルシフトダイオードを使用しないことにより、
電源電圧の変動に対して影費を受は難いという効果があ
る。
変動に強くなり、しかもゲートバイアスを用いるととも
に、レベルシフトダイオードを使用しないことにより、
電源電圧の変動に対して影費を受は難いという効果があ
る。
第１図は本発明の実施例に係るＧａＡｓ ＩＣ論理回
路を示す回路図、第２図（ａ）及び（ｂ）は本発明のＧ
ａＡｓ ＩＣ論理回路を３段１ｕ続接続した場合の計
粋機シミュレーション結果を示す図、第３図は本発明の
他の実施例に係るＧａＡｓＩＣ論理回路を示１回路図、
第４図は従来のＧａＡＳ ＩＣ論理回路を示す回路図
、第５図は従来のＧａＡｓ ＩＣ論理回路を３段１Ｉ
ＩＦＡ接続した場合を示す回路図、第６図（ａ＞乃至（
Ｃ）は第５図に示す回路の計ｔ５機シミュレーション結
果を示す図である。 １：入力端、２：結合用キャパシタ、３；ゲート抵抗、
４：ゲートバイアス端、５；デプレッション型ＦＥＴ、
６：正電源端、７；負電源端、８：出力端、９：負荷抵
抗
路を示す回路図、第２図（ａ）及び（ｂ）は本発明のＧ
ａＡｓ ＩＣ論理回路を３段１ｕ続接続した場合の計
粋機シミュレーション結果を示す図、第３図は本発明の
他の実施例に係るＧａＡｓＩＣ論理回路を示１回路図、
第４図は従来のＧａＡＳ ＩＣ論理回路を示す回路図
、第５図は従来のＧａＡｓ ＩＣ論理回路を３段１Ｉ
ＩＦＡ接続した場合を示す回路図、第６図（ａ＞乃至（
Ｃ）は第５図に示す回路の計ｔ５機シミュレーション結
果を示す図である。 １：入力端、２：結合用キャパシタ、３；ゲート抵抗、
４：ゲートバイアス端、５；デプレッション型ＦＥＴ、
６：正電源端、７；負電源端、８：出力端、９：負荷抵
抗
Claims (1)
- 論理動作を行うＧａＡｓＩＣ論理回路において、電界効
果トランジスタのゲートと入力端との間に設けられ入力
信号中より直流分を除去するキャパシタと、前記電界効
果トランジスタのゲートにバイアス電圧を供給する抵抗
とを具備したことを特徴とするＧａＡｓＩＣ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061709A JPS63227118A (ja) | 1987-03-16 | 1987-03-16 | ＧａＡｓ ＩＣ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061709A JPS63227118A (ja) | 1987-03-16 | 1987-03-16 | ＧａＡｓ ＩＣ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63227118A true JPS63227118A (ja) | 1988-09-21 |
Family
ID=13179029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061709A Pending JPS63227118A (ja) | 1987-03-16 | 1987-03-16 | ＧａＡｓ ＩＣ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63227118A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0895342A2 (en) * | 1997-07-31 | 1999-02-03 | Sawafuji Electric Co., Ltd. | A control circuit for vibrating compressors |
| WO2003043087A1 (fr) * | 2001-11-13 | 2003-05-22 | Niigata Seimitsu Co., Ltd. | Dispositif a semi-conducteur |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145236A (ja) * | 1982-02-22 | 1983-08-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JPS6242338B2 (ja) * | 1981-01-07 | 1987-09-08 | Tokyo Shibaura Electric Co |
-
1987
- 1987-03-16 JP JP62061709A patent/JPS63227118A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242338B2 (ja) * | 1981-01-07 | 1987-09-08 | Tokyo Shibaura Electric Co | |
| JPS58145236A (ja) * | 1982-02-22 | 1983-08-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0895342A2 (en) * | 1997-07-31 | 1999-02-03 | Sawafuji Electric Co., Ltd. | A control circuit for vibrating compressors |
| WO2003043087A1 (fr) * | 2001-11-13 | 2003-05-22 | Niigata Seimitsu Co., Ltd. | Dispositif a semi-conducteur |
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