KR19990082952A - 저 전력 및 작은 영역의 슬립 모드를 갖는 반도체 집적 회로 - Google Patents

저 전력 및 작은 영역의 슬립 모드를 갖는 반도체 집적 회로 Download PDF

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Abstract

반도체 집적 회로는, 글로벌 소스 라인(VCC), 소스 스위칭 트랜지스터(104)에 의해 VCC에 접속된 로컬 소스 라인(QVCC), 및 글로벌 그라운드 라인(VSS)을 갖는 전원 공급 회로, QVCC 및 VSS 사이에 접속된 낮은 임계값 논리(조합) 회로, 및 VCC 및 VSS 사이에 접속된 데이터 기억(순차) 회로를 포함한다. 데이터 기억 회로는 논리 회로(101)로부터 데이터를 수신하기 위한 낮은 임계값 입력부(114,117) 및 입력부(114,117)에 의해 수신된 데이터를 래치하기 위한 높은 임계값 래치부(116,118)를 포함한다. 모드 스위칭 트랜지스터들(105,119,120)은, 반도체 집적 회로의 슬립 모드를 실행하기 위해, 낮은 임계값 논리 회로(101)와 VSS 사이, 낮은 임계값 입력부(117)와 VCC 사이, 및 낮은 입력부(117)와 VSS 사이에 삽입된다. 축소된 회로 규모로 저전력 손실이 유지된다.

Description

저 전력 및 작은 영역의 슬립 모드를 갖는 반도체 집적 회로{Semiconductor integrated circuit having a sleep mode with low power and small area}
본 발명은 저 전력 및 작은 영역의 슬립 모드를 갖는 반도체 집적 회로에 관한 것이며, 특히 보다 작은 영역의 감소된 전력 소비에서 동작하기 위해 글로벌 소스 라인, 글로벌 그라운드 라인, 및 로컬 소스 라인 또는 로컬 그라운드 라인을 갖는 전원 공급 회로를 포함하는 반도체 집적 회로에 관한 것이다.
대규모 반도체 집적 회로(LSI)는 휴대용 데이터 단말기의 최근의 개발로 가속화되는, 저전압 배터리 구동으로 오래 동안 지속적 동작을 갖도록 더욱더 요구되고 있다. 따라서, 휴대용 데이터 단말기에 결합되는 LSI는 감소된 전원 전압에서 고속으로, 감소된 전력 소비로 동작하도록 더욱더 요구되고 있다. 동작 속도를 감소시키지 않고서 감소된 전원 전압으로 CMOS LSI를 동작하기 위하여, CMOS LSI는 CMOSFET들에 대해 감소된 임계 전압으로 동작하는 것이 바람직하다. 하지만, 일반적으로 감소된 임계 전압에서 동작하는 CMOSFET들은 보다 높은 임계 전압을 갖는 COMSFET들에 비하여 관통 전류 문제를 더 갖게 되며, 이러한 관통 전류는 보다 높은 전력을 소비한다.
일본 공보 JP-A-6-29834는 관통 전류의 문제를 해소할 수 있는 LSI를 제시하며, 여기에서, CMOSFET들은 감소된 전력 소비로 동작한다. 도 1을 참조하면, 상기 제안된 LSI는, 낮은 임계 전압(Vth)을 갖는 논리 회로들(조합 회로들)(301,302), 높은 임계 전압을 가지며 논리 회로들(301 및 302) 사이의 데이터 전송을 위한 데이터 기억 회로(순차 회로)(303), 및 글로벌 소스 라인(VCC), 로컬 소스 라인(QVCC), 글로벌 그라운드 라인(VSS), 및 로컬 그라운드 라인(QVSS)의 네 소스 라인들을 갖는 전원 회로를 포함한다.
스위칭 트랜지스터(304)는 글로벌 소스 라인(VCC)과 로컬 소스 라인(QVCC) 사이에 제공되는데 반하여, 스위칭 트랜지스터(305)는 글로벌 그라운드 라인(VSS)과 로컬 그라운드 라인(QVSS) 사이에 제공된다. 낮은 임계값 논리 회로(301 및 302)는 로컬 소스 라인(QVCC)과 로컬 그라운드 라인(QVSS) 사이에 접속되는데 반하여, 높은 임계값 데이터 기억 회로(303)는 전원 공급용 글로벌 소스 라인(VCC)과 글로벌 그라운드 라인(VSS) 사이에 접속된다.
도 2는 도 1의 LSI의 낮은 임계값 논리 회로(301)의 출력 스테이지 부근의 부분적 구성 및 높은 임계값 데이터 기억 회로(303)를 상세히 도시한다. 낮은 임계값 논리 회로(301)의 출력 스테이지는 낮은 임계값 pMOSFET(312) 및 낮은 임계값 nMOSFET(313)를 포함하는 CMOS 인버터 게이트에 의해 실현된다. 출력 스테이지 CMOS 인버터 게이트 및 출력 스테이지 CMOS 인버터 게이트를 구동하기 위한 인버터 게이트(311)를 전체로서 포함하는 낮은 임계값 논리 회로(301)는 로컬 소스 라인(QVCC)과 로컬 그라운드 라인(QVSS) 사이에 접속된다.
데이터 기억 회로(303)는 본 예에서 래치 회로로 실행된다. 래치 회로(303)는 낮은 임계값 인버터 게이트(317), 한 쌍의 높은 임계값 인버터 게이트들(316 및 318), 한 쌍의 낮은 임계값 전달 게이트들(314 및 315), 및 한 쌍의 높은 임계값 pMOSFET(319) 및 nMOSFET(320)를 포함한다. 높은 임계값 인버터 게이트(316 및 318)는 글로벌 소스 라인(VCC) 및 글로벌 그라운드 라인(VSS)에 직접 접속된다. 낮은 임계값 인버터 게이트(317)는 높은 임계값 pMOSFET(319)를 통해 글로벌 소스 라인(VCC)에 접속되고, 높은 임계값 nMOSFET(320)를 통해 글로벌 그라운드 라인(VSS)에 접속된다.
상술한 바와 같이, 종래의 LSI에 있어서, 글로벌 소스 라인(VCC)에서 글로벌 그라운드 라인(VSS)으로 낮은 임계값 논리 회로에 형성될 수 있는 누설 경로에 접속된 높은 임계값 스위칭 트랜지스터(304 및 305)에 의해 슬립 모드 동안 누설 전류는 억제된다. 여기에서 이용된 바와 같은 스위칭 트랜지스터들(304 및 305)은 보다 큰 게이트 폭을 가져야 하는데, 이는 이들 스위칭 트랜지스터들(304 및 305)이 큰 전원 전류를 통과시켜야 하기 때문이다. 하지만, 큰 게이트 폭 또는 트랜지스터 사이즈는 LSI 의 큰 칩 사이즈를 수반하게 된다.
따라서, 본 발명의 목적은 칩 사이즈를 줄일 수 있으면서, JP-A-6-29834에 기술된 바와 같은 종래의 반도체 집적 장치에서의 전력 소비와 동등한 낮은 전력 소비를 가능하게 하는 반도체 집적 회로를 제공하는 것이다.
도 1은 종래의 반도체 집적 회로의 블록도.
도 2는 도 1의 반도체 집적 회로의 일부에 대한 상세도.
도 3은 본 발명의 제 1 실시예에 따른 반도체 집적 회로의 블록도.
도 4는 도 3의 반도체 집적 회로의 일부에 대한 회로도.
도 5는 도 3의 반도체 집적 회로의 신호 타이밍도.
도 6은 본 발명의 제 2 실시예에 따른 반도체 집적 회로의 블록도.
도 7은 도 6의 반도체 집적 회로의 회로도.
도 8은 도 6의 반도체 집적 회로의 신호 타이밍도.
@ 도면의 주요 부분에 대한 부호의 설명 @
101, 102 : 낮은 임계값 논리 회로
103 : 데이터 기억 회로
104, 105, 204, 205 : 스위칭 트랜지스터
본 발명은 반도체 집적 회로를 제공하는 것으로, 상기 반도체 집적 회로는: 제 1 글로벌 소스 라인, 소스 스위칭 트랜지스터에 의해 상기 제 1 글로벌 소스 라인에 접속되는 로컬 소스 라인, 및 제 2 글로벌 소스 라인을 포함하는 전원 회로; 상기 로컬 소스 라인과 상기 제 2 글로벌 소스 라인 사이에 접속되며, 출력 스테이지를 포함하는 낮은 임계값 논리 회로; 및 상기 제 1 글로벌 소스 라인과 상기 제 2 글로벌 소스 라인 사이에 접속되며, 상기 출력 스테이지로부터 데이터 신호를 수신하기 위한 낮은 임계값 입력부 및 상기 입력부에 의해 수신된 데이터 신호를 래치하기 위한 높은 임계값 래치부를 포함하는 데이터 기억 회로를 포함하며, 상기 전원 회로는, 상기 출력단과 상기 제 2 글로벌 소스 라인을 접속하기 위한 제 1 모드 스위칭 트랜지스터, 상기 입력단과 상기 제 1 글로벌 소스 라인을 접속하기 위한 제 2 모드 스위칭 트랜지스터, 및 상기 입력부와 상기 제 2 소스 라인을 접속하기 위한 제 3 모드 스위칭 트랜지스터를 더 포함하며, 상기 제 1 내지 제 3 모드 스위칭 트랜지스터들 각각과 상기 소스 스위칭 트랜지스터는 상기 제 1 및 제 2 글로벌 소스 라인들로부터 전원을 공급하기 위해 모드 신호에 의해 제어된다.
본 발명의 반도체 집적 회로에 따라, 네 개의 소스 라인들을 갖는 종래의 반도체 집적 회로와 동등한 낮은 전력 소비가 보다 적은 수의 소스 라인들로 달성될 수 있다.
본 발명의 상기 목적 및 다른 목적들, 특징들 및 이점들은 첨부된 도면들을 참조하여 다음의 설명으로부터 명백하게 될 것이다.
이제 본 발명은 첨부된 도면들을 참조하여 더욱 상세하게 설명될 것이며, 여기에서 유사한 구성 성분은 유사한 참조 번호들로 표시된다.
도 3을 참조하면, 본 발명의 제 1 실시예에 따른 반도체 집적 회로는, 낮은 임계 전압(Vth)을 갖는 논리 회로들(조합 회로들)(101 및 102), 높은 임계 전압을 가지며 논리 회로들(101 및 102) 사이에 데이터를 전송하기 위한 데이터 기억 회로(순차 회로)(103), 및 세 개의 소스 라인들: 글로벌 소스 라인(제 1 글로벌 소스 라인)(VCC), 로컬 소스 라인(QVCC), 및 글로벌 그라운드 라인(제 2 글로벌 소스 라인)(VSS)을 갖는 전원 회로를 포함한다.
소스 스위칭 트랜지스터(104)는 글로벌 소스 라인(VCC)과 로컬 소스 라인(QVCC) 사이에 제공되며, 모드 스위칭 트랜지스터(105)는 글로벌 소스 라인(VSS)과 낮은 임계값 논리 회로(101) 사이에 제공된다. 후술할 바와 같이, 반도체 집적 회로는 소스 스위칭 트랜지스터(104) 및 모드 스위칭 트랜지스터(105)를 제어함으로써 활성 모드 또는 슬립 모드(대기 모드)로 된다.
낮은 임계값 논리 회로(101 및 102)의 트랜지스터들은 낮은 임계값을 갖게 되므로, 반도체 집적 회로는 고속으로 동작하게 된다. 반도체 집적 회로의 낮은 임계값(전압) 논리 회로들은 소스 전압에 대하여 두 가지 형태로 분류된다. 특히, 논리 회로(102)는 로컬 소스 라인(QVCC)과 글로벌 그라운드 라인(VSS)에 직접 접속되는 제 1 형태가 된다. 논리 회로(101)는 로컬 소스 라인(QVCC)과 글로벌 그라운드 라인(VSS)에 직접 접속되는 제 1 회로부, 및 높은 임계 전압을 갖는 스위칭 트랜지스터(105)를 통해 글로벌 소스 라인(VCC)과 글로벌 그라운드 라인(VSS)에 직접 접속되는 제 2 회로부를 갖는 제 2 형태가 된다.
데이터 기억 회로(103)는 글로벌 소스 라인(VCC) 및 글로벌 그라운드 라인(VSS)으로부터 직접 소스 전압이 공급되는 낮은 임계값 트랜지스터들 및 높은 임계값 트랜지스터들을 포함한다. 데이터 기억 회로의 구성은 도 1의 데이터 래치 회로(303)의 것과 유사하다.
본 실시예의 반도체 집적 회로는, 본 실시예의 반도체 집적 회로가 단지 세 개의 소스 라인들을 갖는다는 점을 제외하고 JP-A-6-29834 에 기술된 것과 유사한 기능을 갖는다. 본 실시예의 반도체 집적 회로가 글로벌 소스 라인(VCC), 로컬 소스 라인(QVCC) 및 그로벌 그라운드 라인(VSS)을 갖고 있지만, 반도체 집적 회로가 글로벌 소스 라인/로컬 소스 라인 및 글로벌 그라운드 라인/로컬 그라운드 라인의 세 개를 갖는한 유사한 이점들이 얻어질 수 있다. 본 실시예에 있어서, 모드 스위칭 트랜지스터(105)는 도 1의 소스 스위칭 트랜지스터(305)의 게이트 폭 보다 상당히 작은 게이트 폭을 가지므로, 본 실시예의 반도체 집적 회로는 도 1 의 반도체 집적 회로에 비하여 보다 작은 점유 영역을 갖는다.
도 3에 있어서, 낮은 임계값 논리 회로(101 및 102) 각각은 일반적으로 기능적 회로 블록 또는 기능적 매크로 블록을 포함하는 조합 회로로서 실행된다. 데이터 기억 회로(103)는 일반적으로 래치 회로 또는 플립플롭(F/F)을 포함하는 순차 회로로서 실행된다. 글로벌 소스 라인(VCC)과 로컬 소스 라인(QVCC) 사이에 접속된 스위칭 트랜지스터(104)는 높은 임계 전압을 가지며, 모드 신호(SLP)에 의해 제어되어 반도체 집적 회로의 활성 모드 또는 슬립 모드를 선택한다.
도 4를 참조하면, 도 2와 유사하게 도 3의 반도체 집적 회로를 상세히 도시하며, 낮은 임계값 논리 회로(101)의 출력 스테이지는 낮은 임계값 pMOSFET(112) 및 낮은 임계값 nMOSFET(113)를 포함하는 CMOS 인버터 게이트에 의해 실현된다. pMOSFET(112)의 소스는 로컬 소스 라인(QVCC)에 접속되며, nMOSFET(113)의 소스는 높은 임계값 nMOSFET(105)를 통하여 글로벌 그라운드 라인(VSS)에 접속된다. 출력단 CMOS 인버터를 구동하기 위해 인버터(111)를 포함하는 낮은 임계값 논리 회로(101)의 다른 회로부는 로컬 소스 라인(QVCC)과 글로벌 그라운드 라인(VSS)에 직접 접속된다. nMOSFET(105)는 모드 신호(SLP)와 상보적인 모드 신호(SLPB)에 의해 제어된다. 낮은 임계값 논리 회로의 트랜지스터들을 낮은 임계값 트랜지스터들로서 실행됨으로써, 본 실시예에 있어서 고속 신호 전송이 얻어지게 된다.
데이터 기억 회로(103)는 본 예에 있어서 래치 회로로서 실행된다. 래치 회로(103)는, 입력 데이터 신호를 수신하여 통과시키는 낮은 임계값 전달 게이트(114), 래치 회로의 출력 노드 "B"에 접속된 입력들을 갖는 낮은 임계값 인버터 게이트(117) 및 높은 임계값 인버터 게이트(116), 인버터 게이트들(116 및 117) 모두의 출력 노드 "C" 상의 전위를 낮은 임계값 전달 게이트(115)를 통해 반전한 후 입력 노드 "B" 로 피드-백하는 높은 임계값 pMOSFET(118), 및 낮은 임계값 인버터 게이트(117)를 글로벌 소스 라인(VCC)과 글로벌 그라운드 라인(VSS)에 각각 접속하기 위한 높은 임계값 pMOSFET(119)와 높은 임계값 nMOSFET(120)를 포함한다. 전달 게이트들(114 및 115)은 각각 병렬로 접속된 한 쌍의 pMOSFET 및 nMOSFET 로 실행될 수 있다. 전달 게이트들(114 및 115)은 한 쌍의 상보적 클럭 신호들(CLK/CLKB)에 의해 제어되며, pMOSFET(119) 및 nMOSFET(120)는 한 쌍의 상보적 모드 신호들(SLP/SLPB)에 의해 제어된다.
본 실시예의 반도체 집적 회로에 있어서, 전원 회로의 일부를 구성하는 스위칭 트랜지스터들은, 높은 임계값 pMOSFET(104 및 119) 및 높은 임계값 nMOSFET(105 및 120)를 턴 온하여 활성 모드로 되게 하거나, 또는 이들 드랜지스터들(104, 119, 105 및 120)을 턴 오프하여 슬립 모드로 되게 하도록, 모드 신호들(SLP/SLPB)에 의해 제어된다. 래치 회로(103)는, 전달 게이트들(114 및 115)을 각각 턴 온 및 턴 오프하여 이를 통해 입력 데이터 신호를 통과하게 하고, 전달 게이트들(114 및 115)을 각각 턴 오프 및 턴 온하여 이를 통해 통과된 데이터 신호를 래치하도록, 클럭 신호들(CLK/CLKB)에 의해 제어된다.
도 5를 참조하면, 도 4의 반도체 집적 회로에서 클럭 신호들(CLK/CLKB), 모드 신호들(SLP/SLPB), 및 노드들 "A", "B" 및 "C" 상의 신호 전위들이 도시된다. 기간들(Ta 및 Ts)은 각각 반도체 집적 회로의 활성 모드 및 슬립 모드를 나타낸다. 이후, 이들 기간들(Ta 및 Tb)을 여섯 기간들(T1 내지 T6)로 더 분할하여 집적 회로의 동작이 기술된다.
기간(T1)에서, 모드 신호(SLP)는 로우 레벨(즉, SLPB는 하이 레벨)로 되어 활성 모드를 실행한다. 또한, 클럭 신호(CLK)는 기간(T1)에서 로우 레벨(즉, CLKB는 하이 레벨)로 되어 래치 회로(103)가 그를 통해 데이터를 통과하게 한다. 그러므로, 예컨대 노드 "A"로의 데이터 "로우" 입력은 낮은 임계값 pMOSFET(112)와 낮은 임계값 nMOSFET(113)와 낮은 임계값 인버터 게이트(114)를 통하여 데이터 "하이"로서 노드 "B"로 전송되고, 또한 낮은 임계값 인버터 게이트(117)를 통하여 데이터 "로우"로서 노드 "C"에 전송된다. 노드 "A" 로부터 노드 "C" 로의 신호 경로는 낮은 임계값 트랜지스터들로 실행되므로, 데이터는 고속으로 전송된다.
기간(T2)에서, 모드 신호(SLP)는 기간(T1)의 경우에서와 같이 로우 레벨로 되어 활성 모드를 지속시킨다. 하지만, 이러한 기간(T2)에서, 클럭 신호(CLK)는 로우 레벨에서 하이 레벨로 상승되어 전달 게이트(114 및 115)를 각각 턴 오프 및 턴 온 시키며, 그에 따라 래치 회로(103)가 래치 모드에서 동작할 수 있게 한다. 따라서, 데이터 "로우"로서 노드 "A"에 입력된 데이터 신호는, 인버터 게이트들(116 및 118)을 포함하는 데이터 기억 회로의 래치부에서, 노드들 "B" 및 "C"를 데이터 "하이" 및 "로우" 로서 각각 유지한다.
기간(T3)에서, 모드 신호(SLP)는 로우 레벨에서 하이 레벨로 상승하여 스위칭 트랜지스터(104)를 턴 오프함으로써, 로컬 소스 라인(QVCC)이 플로팅 상태로 되게하는 슬립 모드를 달성한다. 결과적으로, 로컬 소스 라인(QVCC)으로부터 신호 전위를 수신하는 인버터 게이트(111)의 출력 노드 "A"가 플로팅 상태가 되도록 소스 라인으로부터 분리된다. 또한, 스위칭 트랜지스터들(119 및 120)은 턴 오프되므로, 글로벌 소스 라인(VCC) 및 글로벌 그라운드 라인(VSS)으로부터의 소스 전위들이 낮은 임계값 인버터 게이트(117)로 공급되지 않는다. 따라서, 인버터 게이트(117)는 비활성 상태로 된다. 이러한 스테이지에서, 노드들 "B" 및 "C" 상의 데이터는 높은 임계값 인버터 게이트들(116 및 118)에 의해 유지된다.
기간(T4)에서, 기간(T3)에 나타나는 집적 회로의 상태 또는 신호들은 단순히 반도체 집적 회로의 슬립 모드 동안 전원 절약 상태로 유지된다. 이러한 기간(T4)에서, 래치부를 구성하는 인버터 게이트들(116 및 118)은, 글로벌 소스 라인(VCC) 및 글로벌 그라운드 라인(VSS)으로부터의 전위 공급에 따라서, 노드들 "B" 및 "C" 상의 데이터 "하이" 및 "로우"를 유지한다. 이러한 스테이지에서, 하이 레벨에서 유지되는 노드 "B"로부터 글로벌 그라운드 라인(VSS)으로 낮은 임계값 트랜지스터(113)에 형성될 수 있는 누설 전류 경로는, 모드 신호(SLPB)의 로우 레벨에 기인하여 오프되는 높은 임계값 스위칭 트랜지스터(105)에 의해 차단된다. 따라서, 스립 모드 동안 낮은 임계값 트랜지스터(113)를 통과하는 누설 전류는 극도로 낮아지게 되어 무시될 수 있다. 이러한 스테이지에서 노드들 "B" 및 "C" 상에 유지되는 데이터가 본 예에서와 반대가 된다면, 하이 레벨에서 유지되는 노드 "C"로부터 글로벌 그라운드 라인(VSS)으로 낮은 임계값 인버터 게이트(117)에 형성될 수 있는 누설 전류 경로는, 모드 신호(SLPB)의 로우 레벨에 기인하여 오프되는 높은 임계값 스위칭 트랜지스터(120)에 의해 차단된다.
기간(T5)에서, 모드 신호(SLP)가 활성 모드를 실행하도록 하이 레벨에서 로우 레벨로 떨어지게 된 후, 논리 회로들의 각 노드상의 전위는 안정되어, 클럭 신호들(CLK/CLKB)이 안전하게 수신될 수 있다. 모드 신호들(SLP/SLPB)의 전위 변환들은 로컬 소스 라인(QVCC)의 전위를 글로벌 소스 라인(VCC)의 전위와 동등하게 하도록 스위칭 트랜지스터(104)를 턴 온하여, 노드 "A" 상의 전위를 입력 데이터 "하이"로서 안정화한다.
기간(T6)에서, 클럭 신호(CLK)는 과도 기간(T5) 동안 회로에서의 동작에 기인하여 로우 레벨로 떨어지게 되며, 그에 따라 래치 회로는 다시 입력 데이터 신호를 통과하는 상태로 된다. 따라서, 노드 "A"로 입력되는 다음의 데이터 "하이"는 낮은 임계값 pMOSFET(112)와 낮은 임계값 nMOSFET(113)와 낮은 임계값 인버터 게이트(114)를 포함하는 인버터 게이트를 통해 데이터 "로우"로서 노드 "B"에 전송되고, 또한 낮은 임계값 인버터 게이트(117)를 통해 데이터 "하이"로서 노드 "C"에 전송된다.
도 6을 참조하면, 본 발명의 제 2 실시예에 따른 반도체 집적 회로는, 전원이 본 실시예의 글로벌 그라운드 라인(제 1 글로벌 소스 라인)(VSS), 글로벌 소스 라인(제 2 글로벌 소스 라인)(VCC) 및 로컬 그라운드 라인(QVSS)에 의해 공급된다는 점을 제외하면 제 1 실시예와 유사하다. 높은 임계값 소스 스위칭 트랜지스터(205)는 글로벌 그라운드 라인(VSS)과 로컬 그라운드 라인(QVSS)을 연결하기 위하여 제공되며, 활성 모드 또는 슬립 모드를 실현하기 위해 모드 신호(SLPB)에 의해 제어된다.
낮은 임계값 논리 회로(101 및 102)의 트랜지스터들은 낮은 임계값 트랜지스터들로 실행된다. 반도체 집적 회로의 낮은 임계값 논리 회로들은 전원 전압에 대하여 두 가지의 형태로 분류된다. 특히, 논리 회로(102)는 글로벌 소스 라인(VCC)과 로컬 그라운드 라인(QVSS)에 직접 접속되는 제 1 형태가 된다. 논리 회로(101)는 글로벌 소스 라인(VCC)과 로컬 그라운드 라인(QVSS)에 직접 접속된 제 1 회로부와, 로컬 그라운드 라인(QVSS)에 직접 접속되고 높은 임계 전압을 갖는 모드 스위칭 트랜지스터(204)를 통하여 글로벌 소스 라인(VCC)에 직접 접속된 제 2 회로부를 갖는 제 2 형태가 된다.
데이터 기억 회로(103)는 낮은 임계값 트랜지스터들과 높은 임계값 트랜지스터들를 포함하며, 제 1 실시예의 경우에서와 같이, 글로벌 소스 라인(VCC)과 글로벌 그라운드 라인(VSS)으로부터 직접 전원 전압이 공급된다. 데이터 기억 회로(103)의 구성은 JP-A-6-29834에 기술된 데이터 래치 회로(303)의 것들과 유사하다.
도 2와 유사하게 반도체 집적 회로를 상세하게 도시하는 도 7를 참조하면, 낮은 임계값 논리 회로(101)의 출력 스테이지는 낮은 임계값 pMOSFET(112)와 낮은 임계값 nMOSFET(113)를 포함하는 CMOS 인버터 게이트에 의해 실행된다. pMOSFET(112)의 소스는 높은 임계값 pMOSFET(204)를 통해 글로벌 소스 라인(VCC)에 접속되고, nMOSFET(113)의 소스는 로컬 그라운드 라인(QVSS)에 직접 접속된다. 출력 스테이지 CMOS 인버터 게이트를 구동하기 위해 인버터 게이트(111)를 포함하는 낮은 임계값 논리 회로(101)의 다른 회로부는 글로벌 소스 라인(VCC)과 로컬 그라운드 라인(QVSS)에 직접 접속된다. 데이터 기억 회로(103)는 본 예에 있어서 제 1 실시예의 래치 회로와 유사한 래치 회로에 의해 실행된다.
본 실시예의 반도체 집적 회로의 동작은, 활성 모드가 되도록 높은 임계값 pMOSFET(204 및 119)와 높은 임계값 nMOSFET(205 및 120)를 턴 온 하며, 슬립 모드가 되도록 이들 트랜지스터들(204, 119, 205 및 120)을 턴 오프 하는, 상보적 모드 신호들(SLP/SLPB)에 의해 제어된다. 상보적 클럭 신호들(CLK/CLKB)은 입력 데이터 신호를 통과하거나 또는 통과된 데이터 신호를 래치하는 래치 회로(103)를 제어한다. 본 실시예에 있어서, 글로벌 소스 라인(VCC), 글로벌 그라운드 라인(VSS) 및 로컬 그라운드 라인(QVCC)은 전원 회로를 구성한다.
도 8을 참조하면, 도 6의 반도체 집적 회로의 클럭 신호들(CLK/CLKB), 모드 신호들(SLP/SLPB), 및 노드들 "A", "B" 및 "C" 상의 신호 전위들이 도시된다. 클럭 신호들(CLK/CLKB) 및 모드 신호들(SLP/SLPB)은 제 1 실시예의 것들과 유사하다. 기간들(Ta 및 Ts)은 반도체 집적 회로의 활성 모드 및 슬립 모드를 각각 나타낸다. 본 실시예의 동작은 이들 기간(Ta 및 Tb)을 6개의 기간(T1 내지 T6)으로 분할하여 이후 기술된다.
기간(T1)에서, 모드 신호(SLP)는 활성 모드가 실현되도록 로우 레벨(즉, SLPB는 하이 레벨)이 된다. 또한, 클럭 신호(CLK)는 래치 회로(103)가 입력 데이터를 통과할 수 있도록 기간(T1)에서 로우 레벨(즉, CLKB는 하이 레벨)이 된다. 따라서, 노드 "A"에 입력되는 데이터 "하이"는, 낮은 임계값 pMOSFET(112)와 낮은 임계값 nMOSFET(113)와 낮은 임계값 인버터 게이트(114)를 포함하는 CMOS 인버터 게이트를 통해 데이터 "로우"로서 노드 "B"에 전송되며, 또한 낮은 임계값 인버터 게이트(117)를 통해 데이터 "하이"로서 노드 "C"에 전송된다. 노드 "A"로부터 노드 "C"로의 신호 경로가 낮은 임계값 트랜지스터들에 의해 실행되므로, 데이터는 고속으로 전송된다.
기간(T2)에서, 모드 신호(SLP)는 활성 모드를 유지하도록 기간(T1)의 경우에서와 같이 로우 레벨이 된다. 하지만, 기간(T2)에서, 클럭 신호(CLK)는 로우 레벨에서 하이 레벨로 상승하며, 그에 따라 래치 회로(103)가 래치 모드에서 동작할 수 있게 한다. 따라서, 데이터 "하이"로서 노드 "A"로 입력된 데이터 신호는, 인버터 게이트들(116 및 118)을 포함하는 래치부에서, 데이터 "로우" 및 "하이" 각각으로 노드들 "B" 및 "C"에서 유지된다.
기간(T3)에서, 모드 신호(SLP)는 스위칭 트랜지스터(205)를 턴 오프하도록 로우 레벨로부터 하이 레벨로 상승하여, 로컬 그라운드 라인(QVSS)이 플로팅 상태로 되도록 슬립 모드를 실현한다. 결과적으로, 로컬 그라운드 라인(QVSS)으로부터 신호 전위를 수신하는 인버터 게이트(111)의 출력 노드 "A"는 플로팅 상태가 되도록 글로벌 그라운드 라인(VSS)로부터 분리된다. 부가하여, 스위칭 트랜지스터들(119 및 120)은 또한 턴 오프되어, 글로벌 소스 라인(VCC)과 글로벌 그라운드 라인(VSS)으로부터의 전위들이 낮은 임계값 인버터 게이트(117)에 공급되지 않게 된다. 따라서, 인버터 게이트(117)는 비활성 상태로 된다. 이러한 기간에, 노드들 "B" 및 "C" 상의 데이터는 높은 임계값 인버터 게이트들(116 및 118)에 의해 유지된다.
기간(T4)에서는, 기간(T3)에 나타나는 회로의 상태가 유지된다. 이러한 기간(T4)에서, 래치부를 구성하는 인버터 게이트들(116 및 118)은, 글로벌 소스 라인(VCC)과 글로벌 그라운드 라인(VSS)로부터의 전위 공급에 기인하여, 노드들 "B" 및 "C" 상에 데이터 "로우" 및 "하이"를 유지한다. 이러한 스테이지에서, 글로벌 소스 라인(VCC)으로부터 로우 레벨로 유지되는 노드 "B"로 낮은 임계값 트랜지스터(112)에 형성될 수 있는 누설 전류 경로는, 모드 신호(SLP)의 하이 레벨에 기인하여 오프 될 수 있는 높은 임계값 스위칭 트랜지스터(204)에 의해 차단된다. 따라서, 낮은 임계값 트랜지스터(112)를 통하여 통과하는 누설 전류는 극도로 낮아지게 되어 무시될 수 있다.
기간(T5)에서, 모드 신호(SLP)가 활성 모드를 실현하도록 하이 레벨에서 로우 레벨로 떨어진 후, 논리 회로들의 각각의 노드상의 전위는 안정화되며, 따라서 클럭 신호들(CLK/CLKB)은 안전하게 수신될 수 있다. 모드 신호들(SLP/SLPB)의 전위 변화들은, 로컬 그라운드 라인(QVSS)의 전위를 글로벌 그라운드 라인(VSS)의 전위와 동등하게 하도록, 스위칭 트랜지스터(205)를 턴 온 하여, 입력 데이터 "로우"로서 노드 "A" 상의 전위를 안정화한다.
기간(T6)에서, 클럭 신호(CLK)는 기간(T5) 동안 회로의 동작에 기인하여 로우 레벨로 떨어지며, 그에 따라 래치 회로(103)는 다시 입력 데이터를 통과하는 상태로 된다. 따라서, 노드 "A"로 입력된 다음의 데이터 "로우"는 낮은 임계값 pMOSFET(112)와 낮은 임계값 nMOSFET(113)와 낮은 임계값 인버터 게이트(114)를 포함하는 인버터 게이트를 통하여 데이터 "하이"로서 노드 "B"에 전송되며, 또한 낮은 임계값 인버터 게이트(117)를 통해 데이터 "로우"로서 노드 "C"에 전송된다.
본 실시예에 있어서, 큰 게이트 폭을 갖는 높은 임계값 스위칭 트랜지스터(205)는, 통상 동등한 게이트 폭을 갖는 pMOSFET의 전류 구동능력 보다 큰 전류 구동능력을 갖는 nMOSFET에 의해 실행될 수 있으며, 따라서 반도체 집적 회로에 대한 점유 영역을 감소할 수 있다.
제 1 및 제 2 실시예들에서 래치부의 신호 루프에 이용되는 낮은 임계값 전달 게이트(115)는 어떠한 관통 전류도 야기하지 않는데, 이는 전달 게이트(115)는 일반적으로 어떠한 전류 라인으로부터 또는 전류 라인으로의 전류 경로를 갖지 않기 때문이다.
상술한 실시예들은 단지 실례로서 기술되었으므로, 본 발명은 이들 실시예들에 한정되지 않으며, 다양한 변형들 또는 변경들이 본 발명의 범위로부터 벗어나지 않고서 당 기술 분야의 숙련된 사람들에 의해 상술한 실시예들로부터 용이하게 이루어질 수 있다.

Claims (6)

  1. 제 1 글로벌 소스 라인(VCC), 소스 스위칭 트랜지스터(104)에 의해 상기 제 1 글로벌 소스 라인(VCC)에 접속되는 로컬 소스 라인(QVCC), 및 제 2 글로벌 소스 라인(VSS)을 포함하는 전원 회로;
    상기 로컬 소스 라인(QVCC)과 상기 제 2 글로벌 소스 라인(VSS) 사이에 접속되며, 출력 스테이지(112, 113)를 포함하는, 낮은 임계값 논리 회로(101); 및
    상기 제 1 글로벌 소스 라인(VCC)과 상기 제 2 글로벌 소스 라인(VSS) 사이에 접속되며, 상기 출력 스테이지(112, 113)로부터 데이터 신호를 수신하기 위한 낮은 임계값 입력부(114, 117) 및 상기 입력부(114, 117)에 의해 수신된 데이터 신호를 래치하기 위한 높은 임계값 래치부(116, 118)를 포함하는 데이터 기억 회로(103)를 포함하는 반도체 집적 회로에 있어서:
    상기 전원 회로는, 상기 출력단(112, 113)과 상기 제 2 글로벌 소스 라인(VSS)을 접속하기 위한 제 1 모드 스위칭 트랜지스터(105), 상기 입력단(114)과 상기 제 1 글로벌 소스 라인(VCC)을 접속하기 위한 제 2 모드 스위칭 트랜지스터(119), 및 상기 입력부(114, 117)와 상기 제 2 소스 라인(VSS)을 접속하기 위한 제 3 모드 스위칭 트랜지스터(120)를 더 포함하며, 상기 제 1 내지 제 3 모드 스위칭 트랜지스터들(105, 119, 120) 각각과 상기 소스 스위칭 트랜지스터(104)는 상기 제 1 및 제 2 글로벌 소스 라인들(VCC, VSS)로부터 전원을 공급하기 위한 모드 신호(SLP/SLPB)에 의해 제어되는 것을 특징으로 하는 반도체 집적 회로.
  2. 제 1 항에 있어서, 상기 모드 신호(SLP/SLPB)는 상기 반도체 집적 회로의 활성 모드 및 슬립 모드를 실현하는, 반도체 집적 회로.
  3. 제 2 항에 있어서, 상기 제 1 내지 제 3 모드 스위칭 트랜지스터들(105, 119, 120) 각각과 상기 소스 스위칭 트랜지스터(104)는 상기 슬립 모드 동안 오프 상태에 있는, 반도체 집적 회로.
  4. 제 2 항에 있어서, 상기 입력부(114, 117)는 상기 활성 모드 동안 데이터 신호를 상기 데이터 래치부(116, 118)로 통과시키는, 반도체 집적 회로.
  5. 제 4 항에 있어서, 상기 입력부(114, 117)는 상기 슬립 모드 동안 데이터 신호를 중단시키는, 반도체 집적 회로.
  6. 제 1 항에 있어서, 상기 높은 임계값 래치부(103)는 상기 높은 임계값 래치부의 신호 경로에 낮은 임계값 전달 게이트(115)를 포함하는, 반도체 집적 회로.
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6425092B1 (en) * 1998-06-17 2002-07-23 International Business Machines Corporation Method and apparatus for preventing thermal failure in a semiconductor device through redundancy
JP2000332598A (ja) * 1999-05-17 2000-11-30 Mitsubishi Electric Corp ランダムロジック回路
JP2003510941A (ja) * 1999-09-28 2003-03-18 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 活性モードおよびスリープモードで操作可能なデジタル電子回路
US6629265B1 (en) * 2000-04-18 2003-09-30 Cypress Semiconductor Corp. Reset scheme for microcontrollers
JP3912960B2 (ja) * 2000-06-20 2007-05-09 株式会社東芝 半導体集積回路、論理演算回路およびフリップフロップ
US6448816B1 (en) * 2000-07-11 2002-09-10 Piconetics, Inc. Resonant logic and the implementation of low power digital integrated circuits
US6812745B1 (en) 2000-07-11 2004-11-02 Piconetics, Inc. Resonant logic and the implementation of low power digital integrated circuits
JP3587299B2 (ja) * 2000-07-12 2004-11-10 沖電気工業株式会社 半導体集積回路
US6630844B1 (en) * 2000-08-22 2003-10-07 Altera Corporation Supply voltage detection circuit
JP3727838B2 (ja) * 2000-09-27 2005-12-21 株式会社東芝 半導体集積回路
US6501300B2 (en) * 2000-11-21 2002-12-31 Hitachi, Ltd. Semiconductor integrated circuit
JP3737397B2 (ja) * 2001-07-16 2006-01-18 富士通株式会社 半導体集積回路
JP2003110022A (ja) * 2001-09-28 2003-04-11 Mitsubishi Electric Corp 半導体集積回路
WO2003067759A1 (en) * 2002-02-06 2003-08-14 Koninklijke Philips Electronics N.V. Digital electronic circuit with low power consumption
US7200186B2 (en) * 2002-03-14 2007-04-03 Intel Corporation Methods and apparatus for reducing power usage of a transmitter and receiver coupled via a differential serial data link
JP3688672B2 (ja) * 2002-09-26 2005-08-31 株式会社東芝 半導体集積回路
JP3910902B2 (ja) * 2002-10-02 2007-04-25 松下電器産業株式会社 集積回路装置
DE10255636B4 (de) * 2002-11-28 2010-12-02 Infineon Technologies Ag Schaltkreis-Anordnung
JP4085324B2 (ja) 2003-01-24 2008-05-14 ソニー株式会社 ラッチ、ラッチの駆動方法、フラットディスプレイ装置
JP4435553B2 (ja) * 2003-12-12 2010-03-17 パナソニック株式会社 半導体装置
US7227383B2 (en) 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
KR101045295B1 (ko) * 2004-04-29 2011-06-29 삼성전자주식회사 Ｍｔｃｍｏｓ 플립-플롭, 그를 포함하는 ｍｔｃｍｏｓ회로, 및 그 생성 방법
US7183808B2 (en) * 2004-07-26 2007-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit for power management of standard cell application
US7158404B2 (en) * 2004-07-26 2007-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Power management circuit and memory cell
US8018247B2 (en) * 2004-11-30 2011-09-13 Freescale Semiconductor, Inc. Apparatus and method for reducing power consumption using selective power gating
JP2006165065A (ja) * 2004-12-02 2006-06-22 Matsushita Electric Ind Co Ltd 半導体集積回路及びそのレイアウト方法、並びにスタンダードセル
JP4366319B2 (ja) * 2005-01-31 2009-11-18 パナソニック株式会社 半導体集積回路及びそのテスト方法
US7180348B2 (en) * 2005-03-24 2007-02-20 Arm Limited Circuit and method for storing data in operational and sleep modes
JP4291295B2 (ja) 2005-04-08 2009-07-08 エルピーダメモリ株式会社 論理回路
US7418605B1 (en) 2005-04-13 2008-08-26 Advanced Micro Devices, Inc. System for controlling power to sequential and combinatorial logic circuitry in an integrated circuit
WO2006111932A1 (en) * 2005-04-22 2006-10-26 Nxp B.V. Integrated circuit, electronic device and integrated circuit control method
JP5419240B2 (ja) * 2005-12-27 2014-02-19 ルネサスエレクトロニクス株式会社 半導体集積回路
US20070239861A1 (en) * 2006-04-05 2007-10-11 Dell Products L.P. System and method for automated operating system installation
JP2007318352A (ja) * 2006-05-24 2007-12-06 Asahi Kasei Electronics Co Ltd 磁電変換スイッチ
US7447101B2 (en) * 2006-12-22 2008-11-04 Fujitsu Limited PG-gated data retention technique for reducing leakage in memory cells
JP4896159B2 (ja) * 2006-12-26 2012-03-14 ルネサスエレクトロニクス株式会社 Ｃｍｏｓ回路及び半導体装置
US20100153759A1 (en) * 2008-12-15 2010-06-17 Singhal Rakshit Power gating technique to reduce power in functional and test modes
US8406075B2 (en) * 2009-04-03 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra-low leakage memory architecture
JP5540910B2 (ja) * 2010-06-08 2014-07-02 富士通セミコンダクター株式会社 集積回路、集積回路設計装置及び集積回路設計方法
US8484497B2 (en) * 2010-07-27 2013-07-09 Arm Limited Power supply control within an integrated circuit
CN103069717B (zh) 2010-08-06 2018-01-30 株式会社半导体能源研究所 半导体集成电路
KR101188781B1 (ko) * 2010-12-07 2012-10-10 삼성전자주식회사 임계 전압 스케일링 또는 스택 구조의 트랜지스터를 이용한 저전력 래치 장치
US8559212B2 (en) * 2011-07-06 2013-10-15 Mediatek Inc. Memory circuit and word line control circuit
JP5574461B2 (ja) * 2013-04-19 2014-08-20 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5704669B2 (ja) * 2014-03-13 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
US9319045B1 (en) * 2014-12-29 2016-04-19 Texas Instruments Incorporated Method and apparatus for reducing gate leakage of low threshold transistors during low power mode in a multi-power-domain chip
CN104639104B (zh) * 2015-02-06 2017-03-22 中国人民解放军国防科学技术大学 功能模块级多阈值低功耗控制装置及方法
EP3525712A4 (en) 2016-10-14 2020-06-17 Intuitive Surgical Operations Inc. SYSTEMS FOR APPLYING A PRELOAD VOLTAGE FOR SURGICAL INSTRUMENTS AND RELATED METHODS
US11670364B2 (en) * 2021-05-19 2023-06-06 Meta Platforms Technologies, Llc Artificial reality system with reduced SRAM power leakage
KR102705704B1 (ko) * 2022-01-28 2024-09-11 주식회사 피델릭스 전원 배선의 수를 저감하는 반도체 메모리 장치
US12080371B2 (en) 2022-08-19 2024-09-03 Meta Platforms Technologies, Llc SRAM power switching with reduced leakage, noise rejection, and supply fault tolerance

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2631335B2 (ja) * 1991-11-26 1997-07-16 日本電信電話株式会社 論理回路
JPH05281929A (ja) 1992-04-03 1993-10-29 Sanyo Electric Co Ltd 液晶駆動装置
US5408144A (en) * 1993-01-07 1995-04-18 Hitachi, Ltd. Semiconductor integrated circuits with power reduction mechanism
KR0169157B1 (ko) * 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
EP0690510B1 (en) * 1994-06-28 1998-05-06 Nippon Telegraph And Telephone Corporation Low voltage SOI (silicon on insulator) logic circuit
JP3561012B2 (ja) * 1994-11-07 2004-09-02 株式会社ルネサステクノロジ 半導体集積回路装置
JPH0973784A (ja) * 1995-09-07 1997-03-18 Nec Corp 半導体装置及びその制御回路
KR100269643B1 (ko) * 1997-11-27 2000-10-16 김영환 전력소비 억제회로

Also Published As

Publication number Publication date
KR100292595B1 (ko) 2001-06-15
EP0949629B1 (en) 2005-03-16
EP0949629A3 (en) 2000-08-02
JP3080062B2 (ja) 2000-08-21
EP0949629A2 (en) 1999-10-13
JPH11289246A (ja) 1999-10-19
US6208170B1 (en) 2001-03-27
DE69924173T2 (de) 2006-02-02
CN1235423A (zh) 1999-11-17
DE69924173D1 (de) 2005-04-21

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