JP2605828B2

JP2605828B2 - 情報処理システム並びにファジィコンピュータ

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Publication number: JP2605828B2
Application number: JP63248662A
Authority: JP
Inventors: 敦司久野
Original assignee: Omron Corp
Current assignee: Omron Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1997-04-30
Anticipated expiration: 2012-04-30
Also published as: JPH0296236A; EP0624840A1

Description

【発明の詳細な説明】＜産業上の利用分野＞この発明は、情報処理システム並びにファジィコンピ
ュータに関する。

＜従来の技術＞特開昭63−123177号および特開昭63−123178号公報に
おいて、従来の「１」，「０」の二進数を扱うノイマン
型コンピュータとは異なるファジィコンピュータが示さ
れている。

＜発明が解決しようとする課題＞このコンピュータは、特殊な実施例を除いて、前件部
および後件部からなる予め定められたファジィルールと
入力信号とに基づいて所定の結論を推論するもので予め
定められたファジィルールの制約を受け、推論の自由度
に欠け、汎用性に欠けるという問題があった。

この発明は、推論の自由度を増やし、汎用性を高め、
また高度で抽象的な質問であっても的確な回答を得るこ
とができ、しかも、係る回答を得るために要する時間を
できるだけ短縮することができる推論システム及び情報
処理システム並びにファジィコンピュータを提供するこ
とを目的とする。

＜課題を解決するための手段＞上記した目的を達成するため、本発明に係る情報処理
システムでは、変数の値を求める質問情報を外部から受
けとる質問受信手段（結論メモリコントローラ15）と、
前記質問受信手段が受信した質問に対応する変数を後件
部の出力変数とするルールを検出するルール検出手段
（ルールコントローラ10及びファジィルールレジスタ部
11）と、前記ルール検出手段で検出された前記ルールの
前件部の入力変数の値を求める質問情報を外部に対して
出力する質問送信手段（入力制御部12）と、前記質問送
信手段による前記質問情報に対する回答として前記入力
変数の値を受信する回答受信手段（入力制御部12）と、
前記回答受信手段によって受信した前記入力変数の値を
前記ルールに適用して推論して前記出力変数の値を求め
る推論手段（ファジィ推論部14）と、前記推論手段の出
力した前記出力変数の値を、前記質問受信手段が受信し
た質問情報への回答として外部に出力する手段（結論メ
モリコントローラ15）とから構成した（請求項１）。

ここで質問情報とは、「推論を実行するために必要な
ある変数の値を求めるための質問」のことをいう。

また、本発明に係るファジィコンピュータは、デファ
ジファイ出力をファジィ変数として後件部にもつファジ
ィルールをファジィメモリから選択する選択手段（ルー
ルコントローラ10及びファジィルールレジスタ部11）
と、前記選択手段により選択された前記ファジィルール
の前件部のファジィ変数の値に応じたデータを検出する
センサ（センサ６）と、前記センサから与えられた値と
選択した前記ファジィルールとから後件部のデファジフ
ァイ出力を出す手段（ファジィ推論部14）とを備えて構
成した（請求項２）。

また、別の解決手段としては、デファジファイ出力の
要求に基づいてそのデファジファイ出力をファジィ変数
として後件部にもつファジィルールをファジィメモリか
ら選択する選択手段（ルールコントローラ10及びファジ
ィルールレジスタ部11）と、前記選択手段により選択さ
れたファジィルールの前件部のファジィ変数を得るため
のデファジファイ出力の要求を外部に出力する送信手段
（入力制御部12）と、前記送信手段から出力されたデフ
ァジファイ出力の要求に基づいた回答であるデファジフ
ァイ入力値を受けとる受信手段（入力制御部12）と、そ
の受信手段を介して与えられた前記デファジファイ入力
値を前件部のファジィ変数とするとともに選択した前記
ファジィルールを用いて後件部デファジファイ出力を出
す手段（ファジィ推論部14）を備えるようにしてもよい
（請求項３）。

＜作用＞本発明の情報処理システム（ファジィコンピュータ）
では、外部からの質問情報（デファジファイ出力）の要
求があると、この要求の結論を得るためのルール（ファ
ジィルール）をファジイメモリ等から読出し、読出した
ルールの前件部の変数（ファジィ変数）の値を求めるべ
く外部の装置すなわちセンサまたは別の装置・ファジィ
コンピュータ等に対してその値を求める。つまり、セン
サに対してはセンサ出力を要求し、装置・ファジィコン
ピュータに対しては、その変数の値に相当する新たな質
問情報・デファジファイ出力の要求を行う。

そして、外部の装置から入力した値とすでに読出して
あるルールとから最初に与えられた質問情報に対する変
数の値（後件部のデファジファイ出力）を求め、質問情
報・デファジファイの要求元に対して返送する。

このように、ある命題を解く際に、質問を適宜ブレー
クダウンすることにより、高度な質問に対しても適切な
回答が得られる。

＜実施例＞以下図面にもとづき実施例を説明する。第１図は、本
実施例装置のシステム構成図である。このシステムで
は、超小型のディジタルコンピュータいわゆるマイクロ
コンピュータを中心に構成された上位１の下に、後に詳
説するファジィコンピュータ（以下必要により、FCと省
略する）2,3,4,5が配置され制御される。そして、例え
ば、第１番目のファジィコンピュータ２に対して、第２
のファジィコンピュータ３が接続される等多階層構造に
なっている点に特徴がある。

すなわち、FC2は複数のセンサ6,6,…からの出力にも
とづく推論に加えて、下位とも言うべき第２のFC3の推
論結果も入力として取扱い推論できる構造になってい
る。

ここで本システムで実行する推論につき、後の理解を
容易にするため、第２図の処理概略図にもとづき簡単に
説明しておく。今上位１からある命題に関する推論の実
行が最上位のFCaに指令されたとする。この指令はデフ
ァジファイ出力を要求することになる。この指令に応じ
てFCaは、この命題の推論に必要な情報が下位のFCbない
しｃで得られる場合には、FCbないしｃを起動する。こ
の起動に応じてFCbないしｃは、各別に配置されたセン
サ6,6の出力にもとづく推論を実行し、その結果をFCaに
伝達する。この結果を受けたFCaは推論を実行し、結果
を上位１に伝える。このようにして得られた最終推論結
果は上位１中の表示器で表示されたり、別のシステムに
対し制御信号として出力されたりする。

このように、下位のFCによって得られる推論結果を上
位のFCがセンサ出力と同時に取扱えるようにしておく
と、大きく複雑な問題を分析・推論する場合に有利であ
る。

又、この第２図において点線で囲んだ部分について付
言しておく。すなわち、下位のFCcはそのセンサ出力に
応じた推論を実行し、その結果を上位のFCaに伝える
が、その信号形態は、センサ6,6が自ら入力してくる信
号形態と等価に形成されている。従って、上位のFCaか
ら見ると、センサ６からの直接出力であるか、推論結果
であるかが区別できない。あるいは区別する必要がな
い。このことは、点線で囲んだ部分７全体がある種のセ
ンサ、いわばファジィセンサを形成していることを意味
する。

次に第３図にもとづきファジィコンピュータと上位
（以下MPUと呼ぶ）１との関係を説明する。第３図に代
表的に示されたFC2はMPU1と上位バス８によって結合さ
れている。このバス８を介してMPU1は、ファジィルール
メモリ９に予めファジィプロダクションルールを格納す
る。

そしてある命題を実行する際には、MPU1は、その命題
を示す情報をバス８を介してルールコントローラ10に転
送する。この結果ルールコントローラ10は、起動すべき
ルールを選択し、ファジィルールメモリ９からのファジ
ィルールレジスタ部11にセットする。すなわち、本例で
はこのルールコントローラ10とファジィルールレジスタ
部11とでルール検出手段が構成される。

ファジィルールレジスタ部11にセットされたルール
は、入力制御部12でファジィ変数として外部入力を取り
込むべきか、あるいは後述のファジィ結論メモリ部13か
ら取込むべきかが判断される。この判断にもとづき選定
されたファジィ変数が、ルールとともに推論手段たるフ
ァジィ推論部14に印加され推論が実行される。推論され
た結果はファジィ結論メモリ部13に格納される。この推
論結果は、結論メモリコントローラ15および上位バス８
を介してMPU1に転送される。

すなわち、MPU1は、ファジィルールメモリ9,ルールコ
ントローラ10および結論メモリコントローラ15を自在に
アクセスでき、これによって所望の推論を実行・完成さ
せるものである。

なお、上記入力制御部12が、質問送信手段並びに回答
受信手段を兼用している。また、結論メモリコントロー
ラ15が質問受信手段と外部に出力する手段を兼用してい
る。

次に第３図に示したファジィコンピュータの具体的構
成および動作について説明する。

そのため第２図に戻って本システムにおける推論動作
につき説明する。MPU1がZ1に関する推論を行なうためFC
aにその旨を転送する。すなわち、MPU1は、デファジフ
ァイ出力Z1の要求を出す。これはFCaにおいて、ファジ
ィプロダクションルール「ifx1＝A1・y1＝B1 then z1
＝C1」（すなわち“x1がA1で、かつy1がB1ならば、z1は
C1である”）というif−then形式に展開されたとする。

これに応じてFCaは前記ルールの前件部のファジィ変
数であるx1あるいはy1がいずれの個所で得られるかを探
索する。この探索の詳細は後に説明するが、要するに、
センサ６より確定値として得られる場合は従来のファジ
ィコンピュータと同様であるが、他のFCの推論結果とし
て得る場合には、先の例でいえばx1あるいはy1を後件部
とする全ルールが特定のFCにおいて実行され、その結果
から得られる総合的な推論結果が確定値として例えばFC
bあるいはFCcよりFCaに伝達される。

第２図においては、FCaとFCbあるいはFCcというよう
に２階層の構造を説明したが、これに限られるものでは
ない。すなわち、ある階層に位置するFCで実行されるル
ールの前件部にセンサ出力ではないファジィ変数を含む
場合には、そのファジィ変数を出力するFC（すなわち下
位のFC）を順次、起動していく点に本システムの特徴が
ある。

さてファジィルールメモリ９には複数のif−then形式
のファジィプロダクションルールが格納される。その詳
細は第４図に示すように、各ルールとも前件部16と後件
部17とで構成されている。このファジィプロダクション
ルール（以下、ファジィルールとも呼ぶ）はMPU1によっ
て予めファジィルールメモリ９に書き込まれている。

又、MPU1は、ルールコントローラ10に起動すべきファ
ジィルールを決定するためのデータを予め書き込んでお
り、その詳細を第５図に示す。

第５図において、ルールコントロールメモリ18のstad
dr（ｉ）およびendaddr（ｉ）は、後件部のファジィ変
数を同一とするルールがファジィルールメモリ９中のど
のアドレスにあるかを示すためのもので先頭アドレスを
staddr（ｉ）で、又、最終アドレスをendaddr（ｉ）で
示している。

このファジィルールメモリ９とルールコントロールメ
モリ18とのメモリ上の関係を第６図に図示する。

以上のようにしてMPU1が全てのFCに対してファジィル
ールとルールコントロールデータとを書き込むことによ
り本システムは推論を行える状態に初期化される。

それに伴いMPU1から所定の項目の推論開示を指令する
が、この指令は上位バス８を介して第３図の結論メモリ
コントローラ15に与えられる。結論メモリコントローラ
15の詳細を第７図に示す。又、ファジィ結論メモリ部13
の詳細を第８図に、さらにファジィ結論メモリの詳細を
第９図に示す。

今MPU1はｒなる事象（項目）を推論すべく、ｉなるア
ドレス信号を上位バス８を介して結論メモリコントロー
ラ15に印加する。このアドレス信号はコマンドレジスタ
21（第７図）にセットされる。これに応じて結論メモリ
アクセス部22は、アドレス信号eadを与え結論メモリ20
から該当するファジィ変数値edatをインターフェイス22
3を介して読出す。すなわち、上記コマンドレジスタ21
と結論メモリアクセス部22とが、質問受信手段を構成し
ている。

ファジィ結論メモリ20は詳細を第９図に示すように推
論結果を記憶するメモリで、第３図のファジィ推論部14
で推論が終了したのに伴いファジィ変数値である推論結
果が結論部23にセットされるとともに最上位に位置する
フラグ部24に“1"が立てられる。従って、フラグ部24に
“1"が立っていない場合には、該当するファジィ変数は
有効でないことを意味する。

従って、結論メモリ20からリードしたデータedatの最
上位ビットが“1"の場合にはこのデータは有効とされ、
結論メモリデータレジスタ25（第７図）にセットされ
る。なお、この結論メモリデータレジスタ25と、結論デ
ータレジスタ251とで外部に出力する手段を構成してい
る。

リードされたデータedatの最上位ビットが“0"の場合
には、ルール起動要求信号erulがファジィ変数アドレス
faddrとともに、ルールコントローラ10のルールコント
ロールメモリアクセッサ26（第５図）に印加される。

これに伴いルールコントローラ10では、後件部にファ
ジィ変数アドレスfaddrを有するルール群（今これをｉ
とする）をルールコントロールメモリ18をリードするこ
とによって検出する。今これはｉであるので、後件部を
共通にするｉ番目のルール群の先頭アドレスstaddr
（ｉ）および最終アドレス（endaddr（ｉ））がそれぞ
れバッファレジスタ27,28にセットされる。

バッファレジスタ27はカウンタ機能も有するもので、
レジスタ27の出力はファジィルールメモリ９（第３図，
第６図参照）中の該当ルールをリードアクセスするため
の信号（ruladdr）としてルールメモリ９に印加され
る。その結果推論が実行される。そして、ルール群のう
ちの１つのルールについての推論が終了すると同期用回
路29からカウントアップ信号が出力されカウンタバッフ
ァ27は歩進され、その出力（ruladdr）によって次のル
ールの推論が開始される。このようにしてルール群中の
全てのルールの実行が終了すると、カウンタバッファ27
と最終アドレス用バッファ28との出力を比較する比較器
30から出力が出され、歩進が停止する。これによって後
件部を共通にするルール群の全ルールの推論が終了す
る。

次に、この繰り返しの推論がどのようになされるかに
ついて説明する。

先述のルールアドレス信号であるruladdrはファジィ
ルールメモリ９（第３図）に印加され、該当するルール
がファジィルールレジスタ部11に読み出される。

ファジィルールレジスタ部11の詳細を第10図に示す。

今ルールアドレス信号ruladdrによって読み出された
ルールが次記の式（１）のようなものであったとする。

if ｘ＝Ａ・ｙ＝Ｂ・ｚ＝Ｃ then ｒ＝Ｄ …（１）この式（１）において、x,y,z,rはファジィ変数であ
り、後述する所で明らかになるように、アドレス信号の
形を取っている。

さてファジィルールメモリ９から読出された式（１）
で表わされたルールは、ファジィルールレジスタ部11の
ラッチ回路31ないし38（第10図）に各変数毎にラッチ記
憶される。

ｒラッチ回路31上のアドレスは書き込みインターフェ
イス部22を介してファジィ結論メモリ20（第８図）の書
き込みアドレス用として用いられる。又、x,y,zの各ラ
ッチ回路上のアドレスはファジィ変数リード制御部39で
時系列変換され、リードアドレスradとして、レジスタ
コードrcodeとともに詳細を第11図に示す入力制御部12
（第３図参照）に順次与えられている。

このようにして入力制御部12に与えられたルールの前
件部に関する信号は、一対のデコーダ40,41で解読され
る。すなわち、最初のファジイ変数ｘに関するradおよ
びrcodeが与えられたとすると、デコーダ41によってレ
ジスタコードrcodeが解読され入力ラッチ44が選択され
る。又、リードアドレスradはデコーダで解読され、自
己の内部すなわちファジィ結論メモリ20から得られる情
報か、それとも外部すなわちセンサあるいは下位のFCか
ら得られる情報かが判定される。この判定結果に応じて
外部入力インターフェイス45,ファジィ結論メモリイン
ターフェイス46のいずれかが選択され、ファジィ変数ｘ
に関するアドレス信号が出力される。

すなわち、radの所定ビットが“0"か“1"かによっ
て、ファジィ結論メモリインターフェイス46か外部入力
インターフェイス45かが選択される。結論メモリインタ
フェース46が選択されたときには、ファジィ変数ｘに関
するアドレス信号fmadが結論メモリインターフェイス46
から出力され、第８図の入力制御部インターフェイス22
5を介してファジィ結論メモリ20がアクセスされ、デー
タがファジィ結論メモリ20から読出される。読出された
データは、入力制御部インターフェイス225を介して信
号fdatとして、ファジィ結論メモリインターフェイス46
に入力される。

一方、外部入力インターフェイス45が選択された時に
は、外部入力インターフェイス45はセンサ６または下位
のFCの選択信号sensadを出す。選択されたセンサまたは
FCは、状態信号またはファジィ推論結果を信号sdatとし
て外部入力インターフェイス45に返送してくる。

ファジィ結論メモリインターフェイス46に入力された
データまたは外部入力インターフェイス45に返送された
データは、ライン47を介してdxとして入力ラッチ42にセ
ットされる。以下y,zについても同様の処理がなされ入
力ラッチ43,44にはファジィ変数値dy,dzがセットされ
る。

次にこのファジィ変数値dx,dy,dzともう一つの信号で
あるメンバーシップ関数とにより推論を実行する訳であ
るが、このメンバーシップ関数を発生する機構について
説明する。

第10図に戻って、ファジィルールのメンバーシップ関
数のラベルであるA,B,C,Dはそれぞれラッチ回路35,36,3
7,38にラッチ記憶されることは先述のとおりである。こ
のようにしてラッチされたラベルA,B,C,Dは波形作成ユ
ニット50へアドレスの一部として入力される。そして、
波形作成ユニット50からは時間依存型のメンバーシップ
関数を示す信号が出力されるが、これを以下に説明す
る。

この波形作成ユニット50は、先述のようにファジィメ
ンバーシップ関数を発生するものである。通常このメン
バーシップ関数は第12図に示すように、横軸にファジィ
変数をとり、縦軸に所属度をとった連続関数で表現され
る。これに対し本ファジィコンピュータにおいてはメン
バーシップ関数を発生するにあたって、第13図に示すよ
うにファジィ変数ｘを離散的にとるとともに、各々の所
属度を終点を同時としたパルスの長さ（パルス幅）で表
現するようにしている。これを以下、メンバーシップ関
数のPWM（Pulse Width Modulation）表現と呼ぶ。こ
こでは、パルスの終点を同時としているが、起点を同時
にしててもよい。

以上の理解を前提に、第14図に詳細を示す波形作成ユ
ニット50につき説明する。

波形作成ユニット50は、複数種類のメンバーシップ関
数の関数波形を記憶するとともに一方の入力であるラベ
ル（A,B,C,D…）によって該当する関数が選定される波
形メモリ51,52,53,54と、選定された関数の読出しタイ
ミングを制御するカウンタ55を中心に構成されている。

すなわち、波形メモリ51〜54には、第13図に即して述
べると、各格子に“0"“1"が割り当てられてPWM表現さ
れたメンバーシップ関数がラベル順に複数個記憶されて
いる。従って、ラベルでメンバーシップ関数が指定さ
れ、カウンタ55から、クロックをカウントして得られる
カウント値が印加されると、第13図に示すt0,t1,t2,…
の順番に波形メモリ51等はアクセスされ、第15図に示す
ような、パルス長さの長短で表現されたメンバーシップ
関数がラインh0,h1,h2,…上に出力される。

このようにしてファジィ変数値dx,dy,dzとメンバーシ
ップ関数（mA,mB,mC,mD）とがそろうことによりファジ
ィ推論が実行される訳であるが、これを第16図にファジ
ィ推論部14のブロック図にもとづき説明する。

ファジィ推論部14では、ファジィルールの前件部が処
理される。すなわち、複数のラインh0,h1,h2…（第15図
参照）上にPWM表現された入力メンバーシップ関数（mA,
mB,mC）はマルチプレクサ61,62,63にそれぞれ接続され
る。

このマルチプレクサ61,62,63の機能は、ファジィ変数
dx,dy,dzの大きさに応じて、ラインh0,h1,h2…のうちの
一本を選んで、所属度ex,ey,ezを出力することである。
このことは、公知・通常のファジィコンピュータにおい
て、センサ等から入力される入力信号をメンバーシップ
関数で評価して所属値を出力するのと等価である。唯、
通常のファジィコンピュータが所属値を電圧、電流等電
気信号の大小で表現するのに対し、本ファジィコンピュ
ータではパルスの長短で表現することに特徴がある点で
差異がある。

このようにパルス幅で表現された所属値ex,ey,ezは、
min回路64でMIN演算がなされる。このmin回路64の実態
は、第17図に示す単純なAND回路である。すなわち、本
ファジィコンピュータにおいては、所属度ex,ey,ezはPW
M表現されているのでAND回路で簡単に最短パルス幅のパ
ルス（所属度）が選定され、MIN演算が行なわれ、出力
ｇが出される。

このようにして前件部の処理が終了すると次に後件部
の処理に移る。後件部の処理はトランケーション部65で
なされる。

すなわち、トランケーション部65は、第18図に示すよ
うな並列配置されたAND回路群で構成され、各AND回路の
一方の入力端には共通にmin回路64の出力端に接続さ
れ、最短のパルス幅信号である出力ｇが印加される。

トランケーション部65の他方の入力は、後件部のメン
バーシップ関数mD2,この関数mDは、前述のように、複数
ラインh0,h1,h2…上にパルス幅の長短で表現されてい
る。このようなパルス信号（ｇおよびmD）が印加される
ことにより、トランケーション部65からは、両信号のう
ちよりパルス幅が短い方が選定され、出力mD′が出力さ
れる。この出力mD′は、mDと対応したｎ本のラインで表
現される。このような処理は、通常のファジィコンピュ
ータでいわゆる“頭切り”と呼ばれる処理と等価であ
る。

このようにして前件部の処理および後件部の処理が終
了すると、一つの処理が終了したことになる。従ってフ
ァジィコンピュータは次のルールを処理する状態に移
る。このようにして、次々とルールを実行し、最終的に
推論を完成するのであるが、次に、各ルールの実行結果
の合成について説明する。

さて、前述のように、最初のルールの実行が終了する
と、その実行結果であるmD′は、Ｃ−max回路66および
ｎ本のラインからなるバス67を介して、初期にはリセッ
ト状態のシフトレジスタ群68に読み込まれる。このシフ
トレジスタ群68は、前記ライン毎に設けられたｎ組のシ
フトレジスタで構成され、前述のPWM表現されたパルス
幅信号を再現可能に記憶する。

Ｃ−max回路66はその詳細を第19図に示すように、２
入力OR回路が前記ライン数に対応してｎ組並設されてい
る。従って、最初のルールの実行後には、出力mD′の各
パルス信号がそのままシフトレジスタ群68に記憶され
る。

第２番目のルールの実行が終了すると、出力mD′がＣ
−max回路66に印加されるタイミングと同期して、シフ
トレジスタ群68から最初のルールによる実行結果が再生
されて印加され、OR回路の作用により、ｎ本のライン毎
により長い方のパルス幅の信号が選定され、前回同様シ
フトレジスタ群68に記憶される。このような動作は、公
知・通常のファジィコンピュータにおけるいわゆる“MA
X演算”と等価である。

このようにして、各ルールの実行の終毎に、シフトレ
ジスタ群68の中には、それまでに実行したルールの合成
結果が、PWM表現の形で記憶されることになる。そして
最終ルールの実行後には、最終的な推論結果が、シフト
レジスタ群68中にPWM表現での再生可能な形で記憶され
る。

次に、このようにして得られた推論結果を確定値情報
に変換する、いわゆるデファジファイ処理について説明
する。

デファジファイ処理を行うデファジファイヤ69の詳細
を第20図に示す。又、このデファジファイヤ69の動作を
第21図のフローチャートに示す。

さて、全てのルールの実行が終了すると、シフトレジ
スタ群68（第16図）に格納された実行結果が、バス67を
介して、デファジファイヤのｎ個のシフトレジスタ700
〜70n−１に各ライン毎に読み込まれる。この結果、こ
れらの各シフトレジスタ70には、PWM表現された実行結
果が転写された形で記憶される。この記憶状態を第22図
に模式的に示す。

これらのシフトレジスタ70は前述のように直列モード
でデータを読み込むとともに、出力としては並列信号を
出すもので、この並列信号により、前述のPWM表現され
た実行結果；すなわち第22図に限っていえば波形73の高
さを出力する。

本ファジィコンピュータにおいては第22図の前記波形
73を、その左右において面積を２等分する点（ないし
線）74を確定値とすることによりデファジファイする。
そして、このデファジファイ処理を前もって概説する
と、第22図において、左からａ方向に波形高さを加算
（積算）して波形の左側の部分面積を順次求めていく。
同様に、右からｂ方向に波形の右側の部分面積を求めて
行く。そして、各部分面積を比較し、両者が一致するか
検出する。一致しない場合は、少ない方について前記加
算をし、この加算した結果について前記比較を行なう。
このように加算（積算）・比較を繰返すことにより、最
終的にはデファジファイ出力74を得る。

さて、最初左右のカウンタ75,76は「０」および「ｎ
−１」にそれぞれプリセットされ、最左端のシフトレジ
スタ700および最右端のシフトレジスタ70n−１が指定
（アドレス）される。これとともにアキュムレータ77,7
8はリセットされる。この結果、リードコントローラ71
を介して最左端のシフトレジスタ700がアドレスされ、
そのデータｆ（０）がデータバス79に出力される。この
出力されたデータはアキュムレータ77の内容と加算さ
れ、その結果がアキュムレータ77に格納される。

次に、リードコントローラ72を介して最右端のシフト
レジスタ70n−１がアドレスされ、そのデータｆ（ｎ−
１）がデータバス79に出力される。この出力されたデー
タはアキュムレータ78の内容と加算され、その結果がア
キュムレータ78に格納される。

すると、比較器300がアキュムレータ77の値１とアキ
ュムレータ78の値ｒとを比較する。比較器300は、１≦
ｒのときはアキュムレーションコントローラ301を駆動
し、１＞ｒのときはアキュムレーションコントローラ30
2を駆動する。アキュムレーションコントローラ301,302
は、駆動されると、それぞれアップカウンタ75,ダウン
カウンタ76にイネーブル信号を与える。

アップカウンタ75は、イネーブル信号を受信すると、
記憶値ａに「１」を加算し、リードコントローラ71を駆
動する。リードコントローラ71は、アップカウンタ75の
値ａに対応するシフトレジスタを指定する。指定された
シフトレジスタのデータはアキュムレータ77に加算され
る。

ダウンカウンタ76は、イネーブル信号を受信すると、
記憶値ｂから「１」を減算し、リードコントローラ72を
駆動する。リードコントローラ72は、ダウンカウンタ76
の値ｂに対応するシフトレジスタを指定する。指定され
たシフトレジスタのデータはアキュムレータ78に加算さ
れる。

以下、同様にして、アキュムレーションコントローラ
301,カウンタ75,リードコントローラ71,アキュムレータ
77の組、または、アキュムレーションコントローラ302,
カウンタ76,リードコントローラ72,アキュムレータ78の
組のいずれか一方が比較器300によって選択されて駆動
される。

以上の動作を繰り返していくと、カウンタ75,76の出
力を受ける比較器303は、カウンタ75の値がカウンタ76
の値以上になったことを検出して、ゲート305を開くよ
うになる。ゲート305が開かれると、カウンタ76の記憶
データが確定値drとして出力される。ゲート305が開か
れるとき、アキュムレータ77の累積値とアキュムレータ
78の累積値とが誤差の範囲で近似的に等しくなってい
る。

確定値すなわち推論の結論値drは、第８図の書き込み
インターフェイス部224を介して、ファジィ結論メモリ2
0に記憶する。このときのアドレスは、MPU1から与えら
れてｒラッチ回路31に記憶されているものが使用され
る。

ファジィ結論メモリ20に記憶された確定値は、以後同
じデファジファイ出力の要求があったとき、ファジィ結
論メモリ20から結論メモリデータレジスタ25を介して結
論データレジスタ251に読出されて使用される（第23図
参照）。または、以後の推論の前件部に、ファジィ結論
メモリ20に記憶している値が変数として現れたとき、そ
の値が前件部の推論を行なうために用いられる（第24
図）。

＜効果＞以上のように、本発明によれば、上位から与えられた
質問（命題）を回答すべく推論処理するに際し、そのフ
ァジィコンピュータが有する知識を用いて自動的に質問
を関連する質問にブレイクダウンしていき、センサや下
位のファジィコンピュータに再質問を送ることができ
る。これにより、高度で抽象的な質問に対しても適確な
回答を与えることになり、高度な情報処理が行われる。

そして、各ファジィコンピュータでは、デファジファ
イ出力の要求に応じたルールを用いることができ、推論
の自由度が増し、汎用性に富むファジィコンピュータが
得られる。そして、デファジファイ出力の要求を達成す
るために別の推論結果を入力して所定の推論を行うこと
もできる。そして、別の推論を行う下位のファジィコン
ピュータの出力の信号形態とセンサ出力の信号形態を等
価にしておけば、両者を混在状態にしても情報を与えた
装置が何であるかを気にすることなく与えられたファジ
ィコンピュータでは推論処理を行うことができる。

【図面の簡単な説明】

第１図は多段階ファジィ推論のためのシステム構成図
で、第２図は推論処理の一例を示す処理概略図である。
第３図はファジィコンピュータのブロック図で、第４図
は、ファジィルールメモリを示すメモリマップで、第５
図はルールコントローラのブロック図で、第６図はファ
ジィルールメモリとルールコントロールメモリのメモリ
上の関係を示す図である。第７図は結論メモリコントロ
ーラのブロック図で、第８図はファジィ結論メモリ部の
ブロック図で、第９図はファジィ結論メモリの構造を示
すメモリマップである。第10図はファジィルールレジス
タ部のブロック図で、第11図は入力制御部のブロック図
である。第12図はメンバーシップ関数を示す図で、第13
図はメンバーシップ関数をライン毎に分解した図で、第
14図は波形作成ユニットのブロック図で、第15図はメン
バーシップ関数の波形図である。第16図はファジィ推論
部のブロック図で、第17図はMIN回路の構成図で、第18
図はトラケーション部の構成図で、第19図はコレスポン
デンス・マックス回路（Ｃ−MAX回路）の構成図で、第2
0図はデファジファイヤのブロック図で、第21図はデフ
ァジファイヤの処理を示すフローチャートで、第22図は
推論結果を示す模式図である。第23図は過去と同じ推論
を行なう場合の例を示す図で、第24図は過去の結果を前
件部の推論に使う場合の例を示す図である。第23図およ
び第24図における（イ）は過去の推論を示し、（ロ）は
今回の推論を示す。 1:MPU,2〜5:ファジィコンピュータ,6:センサ,9:ファジ
ィルールメモリ， 10:ルールコントローラ， 13:ファジィ結論メモリ部， 14:ファジィ推論部， 15:結論メモリコントローラ

Claims

(57)【特許請求の範囲】

【請求項１】変数の値を求める質問情報を外部から受け
とる質問受信手段と、前記質問受信手段が受信した質問に対応する変数を後件
部の出力変数とするルールを検出するルール検出手段
と、前記ルール検出手段で検出された前記ルールの前件部の
入力変数の値を求める質問情報を外部に対して出力する
質問送信手段と、前記質問送信手段による前記質問情報に対する回答とし
て前記入力変数の値を受信する回答受信手段と、前記回答受信手段によって受信した前記入力変数の値を
前記ルールに適用して推論して前記出力変数の値を求め
る推論手段と、前記推論手段の出力した前記出力変数の値を、前記質問
受信手段が受信した質問情報への回答として外部に出力
する手段とを備えた情報処理システム。
【請求項２】デファジファイ出力の要求に基づいてその
デファジファイ出力をファジィ変数として後件部にもつ
ファジィルールをファジィメモリから検出するルール検
出手段と、前記選択手段により選択された前記ファジィルールの前
件部のファジィ変数の値に応じたデータを検出するセン
サと、前記センサから与えられた値と選択した前記ファジィル
ールとから後件部のデファジファイ出力を出す手段とを
備えたファジィコンピュータ。
【請求項３】デファジファイ出力の要求に基づいてその
デファジファイ出力をファジィ変数として後件部にもつ
ファジィルールをファジィメモリから検出するルール検
出手段と、前記選択手段により選択されたファジィルールの前件部
のファジィ変数を得るためのデファジファイ出力の要求
を外部に出力する送信手段と、前記送信手段から出力されたデファジファイ出力の要求
に基づいた回答であるデファジファイ入力値を受けとる
受信手段と、その受信手段を介して与えられた前記デファジファイ入
力値を前件部のファジィ変数とするとともに選択した前
記ファジィルールを用いて後件部デファジファイ出力を
出す手段を備えたファジィコンピュータ。