JPS6013526B2 - パルス発生方式 - Google Patents
パルス発生方式Info
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- JPS6013526B2 JPS6013526B2 JP52078559A JP7855977A JPS6013526B2 JP S6013526 B2 JPS6013526 B2 JP S6013526B2 JP 52078559 A JP52078559 A JP 52078559A JP 7855977 A JP7855977 A JP 7855977A JP S6013526 B2 JPS6013526 B2 JP S6013526B2
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Description
【発明の詳細な説明】
本発明はパルス発生方式、特に異なる周期のパルスを複
数組作成するパルス発生方式に関する。
数組作成するパルス発生方式に関する。
従釆、異なる周期の複数組ｎのパルスを作成する方式と
して、第１図に示すように周期用メモリ、計数用メモリ
、出力部を夫々複数個ｎ設け、且つ１つの制御部とゲー
ト信号部とを設けて、出力端子Ｔｊに夫々異なる周期の
パルスを作成していた。以下図を用いて説明する。第１
図に於いて、ＭＭ，〜ｎはｎ個の周期用メモリ、ＬＭ，
〜ｎはｎ個の計数用メモリ、ＯＵＴ，〜ｎはｎ個の出力
部、ＣＯＮＴは制御部、ＯＳＣはゲート信号部を示して
おり、特にゲート信号部は第２図に示すように基本周期
時間を複数ｍ（ｍ≧ｎ）に分割したゲート信号を作成す
る。
して、第１図に示すように周期用メモリ、計数用メモリ
、出力部を夫々複数個ｎ設け、且つ１つの制御部とゲー
ト信号部とを設けて、出力端子Ｔｊに夫々異なる周期の
パルスを作成していた。以下図を用いて説明する。第１
図に於いて、ＭＭ，〜ｎはｎ個の周期用メモリ、ＬＭ，
〜ｎはｎ個の計数用メモリ、ＯＵＴ，〜ｎはｎ個の出力
部、ＣＯＮＴは制御部、ＯＳＣはゲート信号部を示して
おり、特にゲート信号部は第２図に示すように基本周期
時間を複数ｍ（ｍ≧ｎ）に分割したゲート信号を作成す
る。
このゲート信号Ｇｊは夫々ｉ番目の端子Ｔｊに出力パル
スを与える制御時間に割当てられる。但しｊ＞ｎなるゲ
ート信号Ｇｊは対応する出力様子Ｔｊ及び対応するメモ
リを有しないため無効な信号である。周期用メモリＭＭ
ｊにはｊ番目の端子Ｔｊに表われる出力パルスの周期を
決める内容ｍｍｊが記憶されている。
スを与える制御時間に割当てられる。但しｊ＞ｎなるゲ
ート信号Ｇｊは対応する出力様子Ｔｊ及び対応するメモ
リを有しないため無効な信号である。周期用メモリＭＭ
ｊにはｊ番目の端子Ｔｊに表われる出力パルスの周期を
決める内容ｍｍｊが記憶されている。
即ちｍｍｊ＝端子Ｌに表われる出力パルス周期時間−・
基本周期時間（ｔｏ）なる値である。
基本周期時間（ｔｏ）なる値である。
計数用メモリＬＭｉはｉ番目の端子Ｔｊの出力パルスの
周期を計数する内容が記憶され、基本周期毎に変化する
。出力部ＰＵＴｊは制御部ＣＯＮＴが周期用メモリＭＭ
ｊと計数用メモリＬ地とを用いて所定周期時間を検出す
るパルス信号により一定のパルス幅時間を有する出力パ
ルスを出力端子Ｔｊに与えるものである。最初、計数用
メモリＬＭｊの記憶内容ｌｍＪには“０”が記憶されて
いるものとする。
周期を計数する内容が記憶され、基本周期毎に変化する
。出力部ＰＵＴｊは制御部ＣＯＮＴが周期用メモリＭＭ
ｊと計数用メモリＬ地とを用いて所定周期時間を検出す
るパルス信号により一定のパルス幅時間を有する出力パ
ルスを出力端子Ｔｊに与えるものである。最初、計数用
メモリＬＭｊの記憶内容ｌｍＪには“０”が記憶されて
いるものとする。
基本周期毎に表われるゲート信号Ｇｊにより制御部ＣＯ
ＮＴはｉ番目の出力周期の検出を行う。例えばゲート信
号Ｇ，が表われると制御部ＣＯＮＴは周期用メモリＭＭ
，の内容ｍｍ，をよみ出し、図示されていないレジスタ
ＲＥＧＯにｍｍ，を一時記憶する。次いで計数用メモリ
ＬＭ，の記憶内容ｌｍ，をよみ出し、図示されていない
レジス夕ＲＥＧＩにｌｍ，を一時記憶する。この２組の
レジスタの内容を比較し制御部は次のような処理を行う
。■ レジスタＲＥＧＯの内容ｍｍ，がレジスタＲＥＧ
Ｉの内容ｌｍ，より大きい場合。
ＮＴはｉ番目の出力周期の検出を行う。例えばゲート信
号Ｇ，が表われると制御部ＣＯＮＴは周期用メモリＭＭ
，の内容ｍｍ，をよみ出し、図示されていないレジスタ
ＲＥＧＯにｍｍ，を一時記憶する。次いで計数用メモリ
ＬＭ，の記憶内容ｌｍ，をよみ出し、図示されていない
レジス夕ＲＥＧＩにｌｍ，を一時記憶する。この２組の
レジスタの内容を比較し制御部は次のような処理を行う
。■ レジスタＲＥＧＯの内容ｍｍ，がレジスタＲＥＧ
Ｉの内容ｌｍ，より大きい場合。
計数用メモリＬＭ，に（ｌｍ，十“１”）を記憶する。
■ レジスタＲＥＧＯの内容ｍｍ，がレジスタＲＥＧＩ
の内容ｌｍ，に等しい場合。計数用メモリＬＭ，に“０
”を記憶すると同時に出力部ＯＵＴ，にパルス信号を与
える。
の内容ｌｍ，に等しい場合。計数用メモリＬＭ，に“０
”を記憶すると同時に出力部ＯＵＴ，にパルス信号を与
える。
従って、今計数用メモリＬＭ，の内容は“０”であるた
め該メモリの内容は“１”に変化する。
め該メモリの内容は“１”に変化する。
次いでゲート信号Ｇ２が表われると制御部ＣＯＮＴは周
期用メモリＭ地と計数用メモリＬＭ２とを用いて上記と
同機に出力端子Ｌに対する処理を行う。このようにして
制御部ＣＯＮＴは基本周期時間内にゲート信号Ｇｊによ
って１〜ｎ番目の周期用メモリＭＭ，〜ｎ、計数用メモ
リＬＭ，〜ｎを用いて上記の処理を全ての出力端子Ｔ，
〜Ｔｎに対して一回行う。従って、ｊ番目の出力端子Ｔ
ｊについて考えてみれば、計数用メモリＬ蛇の記憶内容
ｌｍｊが“０”となった時点から周期用メモリＭ地の記
憶内容ｍｍｊと一致するｍｍｊ回後のゲート信号Ｇｊが
表われた時点では制御部ＣＯＮＴはｂ項の処理を行うこ
とになる。例えば周期用メモリＭＭｉに“４”が記憶則
ちｉ番目の出力様子Ｔｉには（４十１）×基本周期時間
なる周期のパルスを作成する場合のゲート信号Ｇーが表
われた時点の制御部ＣＯＮＴの状態を第３図に示す。
期用メモリＭ地と計数用メモリＬＭ２とを用いて上記と
同機に出力端子Ｌに対する処理を行う。このようにして
制御部ＣＯＮＴは基本周期時間内にゲート信号Ｇｊによ
って１〜ｎ番目の周期用メモリＭＭ，〜ｎ、計数用メモ
リＬＭ，〜ｎを用いて上記の処理を全ての出力端子Ｔ，
〜Ｔｎに対して一回行う。従って、ｊ番目の出力端子Ｔ
ｊについて考えてみれば、計数用メモリＬ蛇の記憶内容
ｌｍｊが“０”となった時点から周期用メモリＭ地の記
憶内容ｍｍｊと一致するｍｍｊ回後のゲート信号Ｇｊが
表われた時点では制御部ＣＯＮＴはｂ項の処理を行うこ
とになる。例えば周期用メモリＭＭｉに“４”が記憶則
ちｉ番目の出力様子Ｔｉには（４十１）×基本周期時間
なる周期のパルスを作成する場合のゲート信号Ｇーが表
われた時点の制御部ＣＯＮＴの状態を第３図に示す。
第３図において０の時点で計数用メモリＬＭｉの記憶内
容ｌｍｉは“０”とすると制御部ＣＯＮＴは前記ａ項の
処理を行い計数用メモリＬ舷に“１”を誓きこむ。
容ｌｍｉは“０”とすると制御部ＣＯＮＴは前記ａ項の
処理を行い計数用メモリＬ舷に“１”を誓きこむ。
基本周期時間後のｍの時点では計数用メモリＬＭｉには
“２”が書きこまれる。こうしてＷの時点では計数用メ
モリＬＭｉのよみ出した内容ｌｍ，は“４”となり周期
用メモリＭＭｉの記憶内容ｍ舵と一致し、計数用メモリ
ＬＭｉには“０’’が書きこまれて記憶すると共に、パ
ルス信号を出力部ＯＵＴに与える。これらの動作を繰返
すことにより、（基本周期時間×５）時間毎に出力部Ｏ
ＵＴにパルス信号が与えられ、周期時間の検出がなされ
る。出力部ＯＵＴはこのパルス信号とゲート信号Ｇｉを
受信することによりゲート信号Ｇｉに対応する出力端子
Ｔｉに出力する。出力部ＯＵＴｉは例えばよく知られて
いる単安定マルチ発振回路等により一定時間のパルスを
出力端子Ｔｉに与える。このようにして複数個のメモリ
ーと複数個のゲート信号とを対応することにより複数個
の異なる周期のパルスを連続的に発生することができる
。以上の説明でわかるようにｉ番目の出力端子Ｔｉには
周期用メモリＭＭｊの記憶内容ｍｍｊに応じた（ｍｍｊ
＋１）×基本周期時間なる一定周期のパルスが連続的に
発生することになり、同一出力端子に異なる周期（時間
間隔）のパルスを発生させることが出来ないという欠点
があった。
“２”が書きこまれる。こうしてＷの時点では計数用メ
モリＬＭｉのよみ出した内容ｌｍ，は“４”となり周期
用メモリＭＭｉの記憶内容ｍ舵と一致し、計数用メモリ
ＬＭｉには“０’’が書きこまれて記憶すると共に、パ
ルス信号を出力部ＯＵＴに与える。これらの動作を繰返
すことにより、（基本周期時間×５）時間毎に出力部Ｏ
ＵＴにパルス信号が与えられ、周期時間の検出がなされ
る。出力部ＯＵＴはこのパルス信号とゲート信号Ｇｉを
受信することによりゲート信号Ｇｉに対応する出力端子
Ｔｉに出力する。出力部ＯＵＴｉは例えばよく知られて
いる単安定マルチ発振回路等により一定時間のパルスを
出力端子Ｔｉに与える。このようにして複数個のメモリ
ーと複数個のゲート信号とを対応することにより複数個
の異なる周期のパルスを連続的に発生することができる
。以上の説明でわかるようにｉ番目の出力端子Ｔｉには
周期用メモリＭＭｊの記憶内容ｍｍｊに応じた（ｍｍｊ
＋１）×基本周期時間なる一定周期のパルスが連続的に
発生することになり、同一出力端子に異なる周期（時間
間隔）のパルスを発生させることが出来ないという欠点
があった。
本発明はかかる欠点を除去し、同一出力端子に異なる周
期（時間間隔）のパルスを連続的に発生させることが出
来るようにしたパルス発生方式を提供するものである。
期（時間間隔）のパルスを連続的に発生させることが出
来るようにしたパルス発生方式を提供するものである。
本発明は出力パルスの周期を決める複数個ｎの周期用メ
モリＭＭ，〜ｎと複数個ｎの計数用メモリＬＭ，〜ｎと
１つの共通制御部と１つのゲート信号作成部とを有し、
ゲート信号作成部は基本時間を複数（ｍ≧ｎ）に分割し
たゲート信号Ｇ，〜ｎを作成し制御部はゲート信号と夫
々のメモリを対応させ基本時間毎にゲ−ト信号Ｇｉに応
じた計数用メモリＬＭｊの記憶内容に“１”加算して記
憶しなおすと共に計数用メモリの内容とゲート信号Ｇｉ
に対応した周期用メモリＭＭｊの記憶内容とが一致する
ときにはパルスを発生させると共に計数用メモリの内容
を“０”にすることにより、周期用メモリの内容に対応
した周期（時間間隔）の出力パルスを連続的に複数個ｎ
の端子Ｔ，〜ｎに発生させるパルス発生方式に於いて、
２組のｎ個の周期用メモリＭＭＡ，〜ｎ，ＭＭ旧，〜ｎ
を設け出力端子Ｔ，に（ｋ−１）回（ｋ＞１）出力パル
スを発生させるまでは周期用メモＩＪの一組のメモリ例
えばＭＭんの記憶内容と、又ｋ回目の出力パルスを発生
させるときには他組のメモリ例えばＭＭＢｊの記憶内容
と計数用メモリＬＭｊの記憶内容とを比較することによ
り同一出力端子に異なる時間間隔のパルスを連続的に発
生させることを特徴としたパルス発生方式である。次に
本発明に実施例について図面を参照して説明する。
モリＭＭ，〜ｎと複数個ｎの計数用メモリＬＭ，〜ｎと
１つの共通制御部と１つのゲート信号作成部とを有し、
ゲート信号作成部は基本時間を複数（ｍ≧ｎ）に分割し
たゲート信号Ｇ，〜ｎを作成し制御部はゲート信号と夫
々のメモリを対応させ基本時間毎にゲ−ト信号Ｇｉに応
じた計数用メモリＬＭｊの記憶内容に“１”加算して記
憶しなおすと共に計数用メモリの内容とゲート信号Ｇｉ
に対応した周期用メモリＭＭｊの記憶内容とが一致する
ときにはパルスを発生させると共に計数用メモリの内容
を“０”にすることにより、周期用メモリの内容に対応
した周期（時間間隔）の出力パルスを連続的に複数個ｎ
の端子Ｔ，〜ｎに発生させるパルス発生方式に於いて、
２組のｎ個の周期用メモリＭＭＡ，〜ｎ，ＭＭ旧，〜ｎ
を設け出力端子Ｔ，に（ｋ−１）回（ｋ＞１）出力パル
スを発生させるまでは周期用メモＩＪの一組のメモリ例
えばＭＭんの記憶内容と、又ｋ回目の出力パルスを発生
させるときには他組のメモリ例えばＭＭＢｊの記憶内容
と計数用メモリＬＭｊの記憶内容とを比較することによ
り同一出力端子に異なる時間間隔のパルスを連続的に発
生させることを特徴としたパルス発生方式である。次に
本発明に実施例について図面を参照して説明する。
第４図は本発明における一実施例である。第４図に於い
て、ＭＭＡ，ＭＭＢは異なる周期（時間間隔）を記憶す
る２組のｎ個の周期用メモリ、ＬＭはｎ個の計数用メモ
リ、ＯＵＴはｎ個の出力部、ＣＯＮＴは制御部、ＯＳＣ
はゲート信号部を示しており、ゲート信号部は第２図に
示すように基本周期時間を複数ｍ（ｍ≧ｎ）に分割した
ゲ‐ト信号Ｇ．〜Ｇｍを作成する。
て、ＭＭＡ，ＭＭＢは異なる周期（時間間隔）を記憶す
る２組のｎ個の周期用メモリ、ＬＭはｎ個の計数用メモ
リ、ＯＵＴはｎ個の出力部、ＣＯＮＴは制御部、ＯＳＣ
はゲート信号部を示しており、ゲート信号部は第２図に
示すように基本周期時間を複数ｍ（ｍ≧ｎ）に分割した
ゲ‐ト信号Ｇ．〜Ｇｍを作成する。
このゲート信号Ｇｉはｉ番目の聡子Ｔｊに出力パルスを
与える制御時間に割当てられる。但し、ｉ＞ｎなるゲー
ト信号ＧＪは対応する出力端子Ｔｉ及び周期用メモリ、
計数用メモリを有しないため無効な信号である。出力端
子ＴＪに対応するＭＭＡｉ，ＭＭＢｉは夫々が異なる周
期（時間間隔）を決めるｍｍａｊ，ｍｍｑが記憶されて
いる。即ちｍｍａｊ（ｍｍｂｊ）＝端子Ｔｊに表われる
出力パルス周期時間Ｔん○Ｂ）−・（ＴＡキＴＢ）基本
折富期）時間（ｔｏ）なる値である。
与える制御時間に割当てられる。但し、ｉ＞ｎなるゲー
ト信号ＧＪは対応する出力端子Ｔｉ及び周期用メモリ、
計数用メモリを有しないため無効な信号である。出力端
子ＴＪに対応するＭＭＡｉ，ＭＭＢｉは夫々が異なる周
期（時間間隔）を決めるｍｍａｊ，ｍｍｑが記憶されて
いる。即ちｍｍａｊ（ｍｍｂｊ）＝端子Ｔｊに表われる
出力パルス周期時間Ｔん○Ｂ）−・（ＴＡキＴＢ）基本
折富期）時間（ｔｏ）なる値である。
計数用メモリＬＭｉは出力端子Ｔｊの出力パルスの周期
を計数する部分（以下計数部と称す）ｌｍｔｊと出力周
期検出の回数を計数する部分（以下回数部と称す）Ｉｍ
ｐｉとを記憶するものである。出力部ＯＵＴｊは制御部
ＣＯＮＴが周期用メモリＭＭＡｊ又はＭＭ旧ｊと計数用
メモリＬ地とを用いて所定周期時間を検出するパルス信
号により一定のパルス幅時間を有する出力パルスを出力
端子Ｔｊに与えるものである。例えば異なる周期の出力
パルスを交互に出力するものとする。
を計数する部分（以下計数部と称す）ｌｍｔｊと出力周
期検出の回数を計数する部分（以下回数部と称す）Ｉｍ
ｐｉとを記憶するものである。出力部ＯＵＴｊは制御部
ＣＯＮＴが周期用メモリＭＭＡｊ又はＭＭ旧ｊと計数用
メモリＬ地とを用いて所定周期時間を検出するパルス信
号により一定のパルス幅時間を有する出力パルスを出力
端子Ｔｊに与えるものである。例えば異なる周期の出力
パルスを交互に出力するものとする。
最初計数用メモリＬＭｊの記憶内容（ｌｍｔｊとＩｍｐ
ｊ）に“０”が記憶されているものとすると、基本周期
毎に表われるゲート信号Ｇｊにより制御部ＣＯＮＴはｉ
番目の出力端子に対する出力周期の検出を行う。
ｊ）に“０”が記憶されているものとすると、基本周期
毎に表われるゲート信号Ｇｊにより制御部ＣＯＮＴはｉ
番目の出力端子に対する出力周期の検出を行う。
例えばゲート信号ＧＩが表われると制御部ＣＯＮＴ‘ま
計数用メモリＬＭ，をよみ出し図示されていないレジス
タＲＥＧＩに一時記憶すると共にその内容のＩｍｐ，の
内容によって引き続いて周期用メモリＭＭん又はＭＭＢ
，をよみ出し図示されていないレジスタＲＥＧＯに一時
記憶する。例えばＩｍｐｉ＝０のときにはＭＭＡｊをＩ
ｍｐｊ＝１のときにはＭＭＢをよみ出すものとすれば、
今ＲＥＧＯには周期用メモリＭＭＡ，の記憶内容ｍｍａ
，が一時記憶される。制御部は続いてレジスタＲＥＧＩ
に一時記憶されたｌｍｔ，としジスタＲＥＧＯに一時記
憶された内容ｍｍａ，とを比較し例えば次のような処理
を行う。■ ｌｍｔ．＜ｍｍａ，の場合。
計数用メモリＬＭ，をよみ出し図示されていないレジス
タＲＥＧＩに一時記憶すると共にその内容のＩｍｐ，の
内容によって引き続いて周期用メモリＭＭん又はＭＭＢ
，をよみ出し図示されていないレジスタＲＥＧＯに一時
記憶する。例えばＩｍｐｉ＝０のときにはＭＭＡｊをＩ
ｍｐｊ＝１のときにはＭＭＢをよみ出すものとすれば、
今ＲＥＧＯには周期用メモリＭＭＡ，の記憶内容ｍｍａ
，が一時記憶される。制御部は続いてレジスタＲＥＧＩ
に一時記憶されたｌｍｔ，としジスタＲＥＧＯに一時記
憶された内容ｍｍａ，とを比較し例えば次のような処理
を行う。■ ｌｍｔ．＜ｍｍａ，の場合。
計数用メモリＬＭ，の計数部には（ｌｍち十１）を、回
数部にはＩｍｐ，を書きこみ記憶しなおす。
数部にはＩｍｐ，を書きこみ記憶しなおす。
■ ｌｍｔ，＝ｍｍａ，の場合。
計数用メモリＬＭ，の計数部には“０’’を、又回数部
にはＩｍｐ，＝０のときには“１”をＩｍｐ，＝１のと
きには“０”を書き込み記憶しなおすと共に出力部ＯＵ
Ｔ，１こパルス信号を与える。
にはＩｍｐ，＝０のときには“１”をＩｍｐ，＝１のと
きには“０”を書き込み記憶しなおすと共に出力部ＯＵ
Ｔ，１こパルス信号を与える。
従って、第５図の０‘こおいてこの制御がなされると、
計数用メモリＬＭ，の計数部は“１”に変化する。回数
部は“０”で変化しない。次いでゲート信号Ｃ２が表わ
れると制御部ＣＯＮＴは、周期用メモリＭＭん、又はＭ
Ｍ旧２と計数用メモリＬＭ２を用いて上記と同様の処理
を行う。このようにして基本周期時間内にすべての出力
端子Ｔｊに対応するメモリを一回ずつ処理する。以上の
動作をゲート信号Ｇ，が表われる毎に線り返すことによ
り第５図のＷでは＠項の処理の代りに■項の処理がなさ
れることになる。
計数用メモリＬＭ，の計数部は“１”に変化する。回数
部は“０”で変化しない。次いでゲート信号Ｃ２が表わ
れると制御部ＣＯＮＴは、周期用メモリＭＭん、又はＭ
Ｍ旧２と計数用メモリＬＭ２を用いて上記と同様の処理
を行う。このようにして基本周期時間内にすべての出力
端子Ｔｊに対応するメモリを一回ずつ処理する。以上の
動作をゲート信号Ｇ，が表われる毎に線り返すことによ
り第５図のＷでは＠項の処理の代りに■項の処理がなさ
れることになる。
即ち、例えば第５図のＷにおいて計数用メモリＬＭ，の
計数部ｌｍいま“０”に、回数部Ｉｍｐ，は“１”に書
き替えられると共に出力部ＯＵＴ，にパルス信号を与え
るため、出力端子Ｔ，には出力部ＯＵＴ，で決められる
時間幅を有する出力パルスが表われる。次いでゲート信
号Ｇ，が表われると制御部ＣＯＮＴが計数用メモリＬＭ
，をよみ出しレジスタＲＥＧ，にその内容を一時記憶す
る。
計数部ｌｍいま“０”に、回数部Ｉｍｐ，は“１”に書
き替えられると共に出力部ＯＵＴ，にパルス信号を与え
るため、出力端子Ｔ，には出力部ＯＵＴ，で決められる
時間幅を有する出力パルスが表われる。次いでゲート信
号Ｇ，が表われると制御部ＣＯＮＴが計数用メモリＬＭ
，をよみ出しレジスタＲＥＧ，にその内容を一時記憶す
る。
このとき回数部Ｉｍｐ，の内容は“１”であるため制御
部ＣＯＮＴは引き続いて周期用メモリＭＭ旧．の内容を
よみ出し、レジスタＲＥＧＯに一時記憶する。
部ＣＯＮＴは引き続いて周期用メモリＭＭ旧．の内容を
よみ出し、レジスタＲＥＧＯに一時記憶する。
従って第５図のＶ，町では＠■項の比較はｍｍａ，の代
りにｍｍｑと行うことになり、第５図のにおいて再び出
力部ＯＵＴ，にパルス信号が与えられると共に計数用メ
モリＬＭ，には計数部が‘‘０”、回数部が‘‘０”に
変化し、開始時点と同様な状態に戻る。このような動作
処理を繰り返すことにより出力端子Ｔ，には（ｍｍａ，
十１）×基本周期時間（＝周期時間ＴＡ，）及び（ｍｍ
ｂ，十１）×基本周期時間（＝周期時間ＴＢ，）なる異
なる周期のパルスが連続して発生する。
りにｍｍｑと行うことになり、第５図のにおいて再び出
力部ＯＵＴ，にパルス信号が与えられると共に計数用メ
モリＬＭ，には計数部が‘‘０”、回数部が‘‘０”に
変化し、開始時点と同様な状態に戻る。このような動作
処理を繰り返すことにより出力端子Ｔ，には（ｍｍａ，
十１）×基本周期時間（＝周期時間ＴＡ，）及び（ｍｍ
ｂ，十１）×基本周期時間（＝周期時間ＴＢ，）なる異
なる周期のパルスが連続して発生する。
以上の説明では交互に周期用メモリＭＭん，ＭＭＢｊを
使用することにより、同一出力端子に交互に異なる時間
間隔のパルスを連続的に発生する場合則ちＫ＝２の場合
について説明したが、ｋ回に１回だけ異なる周期のパル
スを発生させることも可能である。即ち計数記憶部ＬＭ
ｊの回数部Ｉｍｐｊの制御を例えば次のように行う。
使用することにより、同一出力端子に交互に異なる時間
間隔のパルスを連続的に発生する場合則ちＫ＝２の場合
について説明したが、ｋ回に１回だけ異なる周期のパル
スを発生させることも可能である。即ち計数記憶部ＬＭ
ｊの回数部Ｉｍｐｊの制御を例えば次のように行う。
制御部ＣＯＮＴが計数用メモリＬＭｊを読み出し、次い
で周期用メモリＭＭＡｊ又はＭＭＢｉを引き続いて読み
出す時に回数部Ｉｍｐｊが（ｋ一１）の場合にのみ周期
用メモリＭＭＢをその他の場合には周期用メモリＭＭん
を読み出すようにすると共に制御部ＣＯＮＴは周期検出
時艮０ちレジスタＲＥＧＯとしジスタＲＥＧ，との内容
を比較し一致した場合に計数用メモリの回数部を“０”
から“１”に（又は“１”から“０”）に修正する代り
に“１”加えた値を該部分に誉き込むぐ１”加算する結
果が“ｋ”になる時には“０”を書き込む）ように制御
することにより、回教部Ｉｍｐｊはｋ逓数の記憶メモリ
とすることができ、従ってｋ回の出力パルスのうち１回
は周期用メモリＭＭ底に（ｋ一１）回は周期用メモリＭ
ＭＡｉの記憶内容に従った異なる周期（時間間隔）のパ
ルスを同一出力様子Ｔｉに発生することができる。即ち
、第５図において、ｋ＝３、ｍｍａ・＝２、ｍｍｂ，＝
１の場合を（ ）に示す。例えば、Ｖ，Ｗの時点でＩｍ
ｐ，＝１（主ｋ一１）であるため、ＲＥＧＯにはｍｍａ
．（＝２）が記憶され■▼のパルスはＮの時点からぶｏ
後に発生することになる。また、肌，価の時点ではＩｍ
ｐ，＝２（＝ｋ‐１）であるためＲＥＧＯにはｍｍｑ（
＝１）が記憶される。従って、■▼のパルスは■▼のパ
ルス後、２Ｐの間隔となる。紅の時点では再び１の状態
と同じになるため以上の動作が繰返される。以上の説明
では、特に複数出力端子について述べてはいないがゲー
ト信号により対応出力端子、メモリが異なることに留意
すれば容易に理解できるであろう。
で周期用メモリＭＭＡｊ又はＭＭＢｉを引き続いて読み
出す時に回数部Ｉｍｐｊが（ｋ一１）の場合にのみ周期
用メモリＭＭＢをその他の場合には周期用メモリＭＭん
を読み出すようにすると共に制御部ＣＯＮＴは周期検出
時艮０ちレジスタＲＥＧＯとしジスタＲＥＧ，との内容
を比較し一致した場合に計数用メモリの回数部を“０”
から“１”に（又は“１”から“０”）に修正する代り
に“１”加えた値を該部分に誉き込むぐ１”加算する結
果が“ｋ”になる時には“０”を書き込む）ように制御
することにより、回教部Ｉｍｐｊはｋ逓数の記憶メモリ
とすることができ、従ってｋ回の出力パルスのうち１回
は周期用メモリＭＭ底に（ｋ一１）回は周期用メモリＭ
ＭＡｉの記憶内容に従った異なる周期（時間間隔）のパ
ルスを同一出力様子Ｔｉに発生することができる。即ち
、第５図において、ｋ＝３、ｍｍａ・＝２、ｍｍｂ，＝
１の場合を（ ）に示す。例えば、Ｖ，Ｗの時点でＩｍ
ｐ，＝１（主ｋ一１）であるため、ＲＥＧＯにはｍｍａ
．（＝２）が記憶され■▼のパルスはＮの時点からぶｏ
後に発生することになる。また、肌，価の時点ではＩｍ
ｐ，＝２（＝ｋ‐１）であるためＲＥＧＯにはｍｍｑ（
＝１）が記憶される。従って、■▼のパルスは■▼のパ
ルス後、２Ｐの間隔となる。紅の時点では再び１の状態
と同じになるため以上の動作が繰返される。以上の説明
では、特に複数出力端子について述べてはいないがゲー
ト信号により対応出力端子、メモリが異なることに留意
すれば容易に理解できるであろう。
本発明は以上説明したように周期用メモリを２組設け、
（ｋ一１）回の出力パルスを発生させるまでは一組の周
期用メモリの、ｋ回目の出力パルスを発生させるときに
は他の組の周期をメモリの記憶内容と計数用メモリの記
憶内容とを比較することにより、同一出力端子に（ｋ一
１）回は前者の周期用メモリの記憶内容に応じた異なる
時間間隔を有するパルスを連続的に同一出力端子に発生
することができるという特徴を有する。
（ｋ一１）回の出力パルスを発生させるまでは一組の周
期用メモリの、ｋ回目の出力パルスを発生させるときに
は他の組の周期をメモリの記憶内容と計数用メモリの記
憶内容とを比較することにより、同一出力端子に（ｋ一
１）回は前者の周期用メモリの記憶内容に応じた異なる
時間間隔を有するパルスを連続的に同一出力端子に発生
することができるという特徴を有する。
又出力端子に対応する２組の周期用メモリの記憶内容を
一致させておけば該出力端子には同一時間間隔（周期）
の出力パルスを発生させることもできる。
一致させておけば該出力端子には同一時間間隔（周期）
の出力パルスを発生させることもできる。
第１図は従来の方式の一実施例を説明するブロック図、
第２図は第１図におけるゲート信号の時間関係を説明す
る波形図、第３図は１番目の出力端子に関するメモリー
の制御及び出力パルス等の処理の一例を示す図、第４図
および第５図は本発明に基づく実施例を示す図である。 ＭＭＡ，ＭＭＢ・・・・・・周期用メモリ、ＬＭ・・・
・・・計数用メモリ、ＣＯＮＴ・・・・・・制御部、Ｏ
ＳＣ・・・・・・ゲート信号作成部、ＯＵＴ・・・・・
・出力部、Ｔ，〜ｎ・・…・出力端子。第１図 第２図 第３図 第４図 第５図
第２図は第１図におけるゲート信号の時間関係を説明す
る波形図、第３図は１番目の出力端子に関するメモリー
の制御及び出力パルス等の処理の一例を示す図、第４図
および第５図は本発明に基づく実施例を示す図である。 ＭＭＡ，ＭＭＢ・・・・・・周期用メモリ、ＬＭ・・・
・・・計数用メモリ、ＣＯＮＴ・・・・・・制御部、Ｏ
ＳＣ・・・・・・ゲート信号作成部、ＯＵＴ・・・・・
・出力部、Ｔ，〜ｎ・・…・出力端子。第１図 第２図 第３図 第４図 第５図
Claims (1)
- １ 出力パルスの周期を決める複数個の周期用メモリと
、この周期用メモリと同数個の計数用メモリと、１つの
共通制御部、および１つのゲート信号作成部とを有し、
ゲート信号作成部は基本時間を複数に分割したゲート信
号を作成し、制御部は該ゲート信号と夫々のメモリとを
対応させ基本時間毎に前記ゲート信号に応じた計数用メ
モリの記憶内容に“１”加算して記憶しなおすと共に前
記計数用メモリの内容と前記ゲート信号に対応した前記
周期用メモリの記憶内容とが一致するときにはパルスを
発生させると共に前記計数用メモリの内容を“０”にす
ることにより、前記周期用メモリの内容に対応した周期
の出力パルスを連続的に複数個の端子に発生させるパル
ス発生方式に於いて、前記複数個の周期用メモリを２組
のｎ個の周期用メモリとし、出力端子に予め定めた複数
回出力パルスを発生させるまでは周期用メモリの一組の
メモリの内容とまた予め定めた複数回目の出力パルスを
発生させるときは周期用メモリの他の組のメモリの内容
と計数用メモリの記憶内容とを比較することにより同一
出力端子に異なる時間間隔のパルスを連続的に発生させ
ることを特徴とするパルス発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52078559A JPS6013526B2 (ja) | 1977-06-30 | 1977-06-30 | パルス発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52078559A JPS6013526B2 (ja) | 1977-06-30 | 1977-06-30 | パルス発生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5412664A JPS5412664A (en) | 1979-01-30 |
| JPS6013526B2 true JPS6013526B2 (ja) | 1985-04-08 |
Family
ID=13665251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52078559A Expired JPS6013526B2 (ja) | 1977-06-30 | 1977-06-30 | パルス発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013526B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589436A (ja) * | 1981-06-15 | 1983-01-19 | Nec Corp | 位相同期発振器 |
| JPS59108419A (ja) * | 1982-12-14 | 1984-06-22 | Mitsubishi Electric Corp | タイミング発生装置 |
| JPS60160218A (ja) * | 1984-01-30 | 1985-08-21 | Matsushita Electric Ind Co Ltd | プログラマブル分周器 |
-
1977
- 1977-06-30 JP JP52078559A patent/JPS6013526B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5412664A (en) | 1979-01-30 |
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