JPS58137180A - デイジタル信号遅延装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ディジタル変換され九音響信号や画像信号等
をディジタル信号遅延用のメモリを用いて遅延させるた
めのディジタル信号遅延装置に関し、特に、遅延時間等
の変更が容易なディジタル信号遅延回路に関する。

一般に、ディジタル変換された音書信号や映像信号等の
ディジタル信号を実時間（リアルタイム）処理する場合
には、高速の積和演算や時間遅延等の処理が必要とされ
る０いま、ディジタル信号遅延処理を行うための回路構
成（）・−ドウエア構成）としては、一般に、多段のシ
フトレジスタを用いるものが従来より知られておシ、こ
のシフトレジスタの段数（ステージ数）とサンプリング
周期（シフト用クロックの周期）との積で遅延時間が決
定される。

ところが、このようなシフトレジスタを用いたディジタ
ル信号遅延回路によシ上記リアルタイム処理を実行する
場合に、たとえば処理中に遅延時間を変えようとすると
、シフトレジスタの段数を変えなければならず、変更が
容易ではない。また、たとえば第１図に示すように、複
数個の遅延回路ＤＬを用いて残響付加装置等ｔ−栴成す
る場合には、ハードウェアの構造が複雑化する。特に、
第１図のような装置の各遅延回路ＤＬの遅延時間をダイ
ナミックに変化させようとする場合に、シフトレジスタ
を用いた遅延回路構成ではほぼ不可能に近く、また、多
数のシフトレジスタを用いることは不経済でもある。

本発明は、このような従来の欠点を除去し、複数個の信
号遅延ラインを比較的簡単なハードウェア構成で実現で
き、ソフトウェアによって遅延ラインの個数や遅延時間
を任意に設定し得るのみならず、前述のようなリアルタ
イム処理中に遅延時間等の変更が容易に行い得るような
ディジタル信号遅延装置の提供を目的とする。

すなわち、本発明に係るディジタル信号遅延装置の特徴
は、ディジタル徊号遅延用のメモリと、この信号遅延用
メモリに対する書き込みアドレスを記憶するライトアド
レス記憶部、同じく読み出しアドレスを記憶するリード
アドレス記憶部、および該信号遅延用メモリの上限、下
限アドレスをそれぞれ記憶する記憶部よ構成るアドレス
管理メモリと、このアドレス管理メモリの上記ライトア
ドレスおよびリードアドレスに対する加算データをそれ
ぞれ記憶する加算データ記憶回路と、上記ライトアドレ
スおよびリードアドレスとそれぞれ対応する加算データ
とを加算する加算回路と、この加算回路からの加算結果
と上記アドレス管理メモリからの上記信号遅延用メモリ
の上限アドレスとを比較する比較回路と、この比較回路
からの比較結果に応じて上記加算回路からの加算結果あ
るいは上記アドレス管理メモリからの上記信号遅延用メ
モリの下限アドレスのいずれ、かを選択する選択回路と
を有し、この選択回路か；らの選択結果を上記アドレス
管理メモリのライトアドレス記憶部およびリードアドレ
ス記憶部のうちの対応する記憶部に書き込むことである
。

以下、本発明に係る好ましい実施例について図面を参照
しながら説明する。

第２図は本発明の一芙施例を示すグロック回路図である
。この第２図において、たとえば１ワード２４ビツトの
ディジタル信号をたとえば６４にワード（６５５３６ワ
ード）記憶可能なディジタル信号遅延用のメモリブロッ
ク１　（Ｓｉｇｎａｌ　Ｄｅｌａｙ　Ｍｅｍｏｒｙ、以
下ＳＤＭという。）は、アドレス管理ユニット：２　（
Ａｄｄｒｅｓｓ　Ｒｈｎａｇｅｍｅｎｔ　Ｕｎｉｔ。

以下ＡＭＵという。）からのたとえば１６ビツトのメモ
リアドレスＭＡによシ、各ワードがアクセスされる。こ
こで、データバスＤｏｌｌ介して上記ＳＤＭ１に対して
書き込み、読み出しされるディジタル信号としては、た
とえば、ＰＣＭオーディオ信号や、ディジタルビデオ信
号等が用いられる。

この場合のＰＣＭオーディオ信号等の量子化ピント数は
１４ビツトあるいは１６ビツト程度であるが、係数の乗
算等の演算処理時のオーバーフロー等を考慮して、ディ
ジタル信号処理系で取シ扱うディジタル信号については
、ｌワード２４ビツトの構成としている。

ＳＤＭｌは、たとえば第３図に示すように、全６４にワ
ードがｎ個のメモリセルＣ１，Ｃ２・・ｅ、Ｃｎに分割
されて用いられている。これらの第１〜第ｎ番目のメモ
リセルＣ８〜Ｃｎの境界アドレス（トップアドレスＴＡ
、およびボトムアドレスＢＡ）、および各セルをアクセ
スするカレントアドレスＣＡ（後述するライトアドレス
ＷＡ、’）−ドアドレスＲＡＩ−Ｍｅ憶するために、ア
ドレス管理メモリ３　（Ａｄｄｒｅｓｓ　Ｍａｎａｇｅ
ｍｅｎｔ　Ｍｅｍｏｒｙ。

以下ＡＭＭという。）が上記ＡＭＵＺ内に設けられてい
る。ＳＤＭｌ内の谷メモ゛リセルＣ１〜Ｃｎは、たとえ
ば第２査目のセルＣ！と第３査目のセルＣｍのように互
いに重複するワードを有しても良く、また、第１査目の
セルＣ凰　と第２査目のセルＣ！のようにアドレスが不
連続でも良い。ＡＭＭ３は、谷メモリセルＣ□〜Ｃｎ；
に対して第４図に示すようにアドレスの最小値（下限値
）であるボトムアドレス（Ｂｏｔｔｏｍ　Ａｄｄｒｅａ
ａ　）　ＢＡ″ｆｒ格納する領域３Ｂ％およびアドレス
の最大値（上限値）であるトップアドレス（Ｔｏｐ　Ａ
ｄｄｒｅｓｓ　）　　Ｔ　Ａを格納する領域３Ｔが設け
られ、さらに、ＳＤＭｌに対してディジタル信号の書き
込み、読み田しを行う際に、各メモリセルＣ８〜Ｃｎの
ワードをアクセスするためのカレントアドレスＣＡとし
て、書き込み時のライトアドレス（Ｗｒｉｔｅ　Ａｄｄ
ｒｅｓｓ）ＷＡ、および読み出し時のリードアドレス（
Ｒｅａｄ　Ａｄｄｒｅｓｓ　）　ＲＡをそれぞれ格納す
る領域３Ｗ、３Ｒが設けられている。これらのアドレス
ＷＡ、ＲＡは、対応するメモリセルの上記境界アドレス
ＢＡ、ＴＡの間の値となることは勿論である。

＾ これらの各アドレスＢＡ、ＴＡ、ＷＲ，ＲＡの書き込み
（初期設定、あるいは変更）は、ホストコンピュータシ
ステム５によって行なわれる。こ１１ のホストコンピュータシステム５からは、上記メモリセ
ルの番号を指定する友めのたとえば６ビツトのセル番号
指定データと、上記各アドレスＢＡＩＴＡ、ＷＡ、ＲＡ
をそれぞれ示す１６ビツトのアドレスデータとが田方さ
れ、セル番号指定データは切換選択手段としてのマルチ
プレクサ６を介し、また、アドレスデータはアドレスレ
ジスタ１等を介して、それぞれＡＭＵ２に送られている
。

次に、Ａ　Ｍ　Ｕ　２の内部には、上記ライトアドレス
ＷＡに対する加算データＷＤを配憶するＷＤ記憶回路８
Ｗ、および上記リードアドレスＲＡに対する加算データ
ＲＤを記憶するＲＤ記憶回路８Ｒが設けられ、誉き込み
動作時にはＡＭＭ３の領域３Ｗａ−らのライトアドレス
ＷＡとＳＣ憶回路８Ｗからの加算データＷＤとを加算し
、読み田し動作時にはＡＭＭ３の領域３Ｒ２）ｘらのリ
ードアドレスＲＡと記憶回路８ＲＺ）Ａらの加算データ
ＲＤとを加算するための加算回路２１が設けられている
。この加算（ロ）路２１からの加算結果は、比較回路２
２、および切換選択手段としてのマルチプレク″９ｊ２
３に、それぞれ送られている。比較回路２２は、上記加
算結果と、ＡＭＭ３の上記領域３Ｔからのトップアドレ
スＴＡとを比較し、比較結果をマルチプレクｔ２３の切
換制御端子に送る。マルチプレクサ２３は、ＡＭＭ３の
上に領域３ＢりＡらのボトムアドレスＢＡと、加算回路
２１からの加算結果とを１上ｇ〔比較結果に応じて切換
選択して出力するものてあシ、上記トップアドレスＴＡ
よシも上記加算結果が大きいときには上記ボトムアドレ
スＢＡＴｈ選択し、それ以外では上記加算結果を選択し
て出力する。このマルチプレク＋ｊ２３からの出力アド
レスデータは、次回にアクセスされるべきライトまたは
リードアドレスを指示するネクストアドレスＮＡであシ
、書き込み動作時にはマルチプレクサ２４Ｗを介してＡ
ＭＭ３の上記領域３Ｗに送られ、読み出し動作時にはマ
ルチプレクサ２４Ｒｋ介してＡＭＭ３の上記領域３Ｒに
送られる。

また、ライトアドレスＷＡに対する加算データＷＤの記
憶回路８Ｗには、加算データＩ　１１又はホストコンピ
ュータシステム５からの加算データ（たとえばｌ　０１
や１２１等〕がマルチプレクｔ２５Ｗにより切換選択さ
れて供給されておシ、リードアドレスＲＡに対する加算
データＲＤの記憶回路８Ｒには、加算データｌ　１　ｍ
又はホストコンピュータシステム５からの加算データが
マルチプレクサ２５Ｒによシ切換選択されて供給されて
いる０そして、遅延時間が一定で変化しない場合には、
各マルチプレク？２５Ｗ、２５Ｒからそれぞれ加算デー
タＩＩ　ｌ　ｌ　ｔ−記憶回路８Ｗｔ　８Ｈに送られ、
これらの記憶回路８Ｗ、８Ｒからの加算データＷＤ、Ｒ
Ｄは共に１１１となるから、加算回路２１においては、
書き込み動作毎にライトアドレスＷＡが１１１だけ増加
しくいわゆるインクリメントされ）、読み出し動作毎に
リードアドレスＲＡが１１１だけ増加する。

次に、第２図のマイクロプログラムメモリ１１は、この
ようなＡＭＵＩ制御することによって、ＳＤＭ１’ｅ用
いての信号遅延ラインをソフトウェア的に構成するため
のものであり、このマイクロプログラムの各命令はシー
ケン″Ｆｊ１２　（あるいはプログラムカウンタともい
う。）によって順次読み出される０マイクロプログラム
メモリ１１やシーケンｖ１２は、たとえば、上ｇ［”；
２４ビットデイジタル信号のデータバスＤＢに対して信
号を授受するＡＬＵ（論理演算ユニット）や乗算器やレ
ジスタ等（図示せず）とともに、ディジタル信号処理ユ
ニットを構成するようにしてもよい。

シーケンｖ１２は、マイクロ命令の内容やコンディショ
ンフラグ（するいはステータスフラグ）の状態に応じて
、次に実行すべきマイクロ命令が格納されているマイク
ロプログラムメモリ１１のアドレスを指定する。マイク
ロ命令は、通常ｌシーＬ゛が数十ピットで表わされ、い
くつかのフィールドに区分されておシ、たとえば、直接
データフィールド、ＡＬＵ（論理演算ユニットンを制御
するフィールド、シーケン−＋ｊ１１−制御するフィー
ルド等が設けられている。さらに本発明の場合には、上
記ＳＤＭＩを管理するため？上記ＡＭＵ２を制御するフ
ィールドが設けられている。ここで、上５ピＳＤＭＩの
メモリセルの個数を最大６４個までとする場合には、セ
ル番号指定のために６ビツトが必要となシ、また、ＳＤ
Ｍｌの読み出し、書き込みを制御するために２ビツトが
必要となるから、計８ビットのＡＭＵ制御フィールド（
あるいはＳＤＭ制御フィールド）となる。このＡＭＵ制
御フィールドの８ピツトの信号は、ＡＭＵ２に送られて
実際のＳＤＭｌｉ−アクセスする１６ビツトのメモリア
ドレスＭＡが求められる。

ところで、ＳＤＭ１内のたとえば第１番目のメモリセル
Ｃ１を遅延ラインとして用いる場合には、メモリセルＣ
１の境界アドレスとなる上記ボトムアドレスＢＡ１、ト
ップアドレスＴＡ、、およびこれらのアドレスＢＡ１〜
ＴＡ１間の値となるカレントアドレスとしてのライトア
ドレスＷＡ、やリードアドレスＲＡ１をＡＭＭ３内の各
領域３Ｂ、３Ｔ、３Ｗ、３Ｈのセル番号指定アドレスが
たとえばｒｉＪｖ各ワードに予め省き込んでおくことが
必要とされる。すなわち、初期設定時にはマルチプレク
＋ｊ６ｔｌ−ホストコンピュータシステム５側に切換え
るとともに、このホストコンピュータシステム５がらセ
ル番号「ｌＪを指定する信号とともに、上８ｉ：′谷ア
ドレスＢＡ、、、ＴＡ、、ＷＡ工、およびＲＡ、の谷ア
ドレスデーー２１順次ＡＭＵ２に送る。この場合、各ア
ドレスＢＡ□　、ＴＡ。

、ＷＡ、およびＲＡ１ｉ順次送る際に、これらを識別す
るためのアドレス識別コードを同時に送って、上記各領
域３Ｂ、３Ｔ、３Ｗ、および３Ｒにそれぞれ書き込む。

このような初期設定が使用されるメモリセルのすべてに
ついて行われた後に、マルチプレクサ６はマイクロブジ
グラムメモリ１１側に切換えられて、ＡＭＵ２はマイク
ロプログラム制御される。

この場合に、先ずＳＤＭｌの全ワードにｌ　Ｏｍを書き
込んでいわゆるオールクリアを行った後に、ディジタル
信号遅延処理ループに移行する。この処理ループ内では
、上記カレントアドレスＣＡによってアクセスされるＳ
ＤＭＩのワードに対しての読み出しおよび書き込み処理
と、該アドレスＣＡのインクリメント処理が行われるが
、マイクロプログラム上では、メモリセルの番号を指定
して読み田しおよび書き込み命令を与えるだけでよく、
前述したリードアドレスＲＡやライトアドレスＷＡのイ
ンクリメント、および前記ネクストアドレスＮＡがトッ
プアドレスＴＡに達した後のボトムアドレスＢＡへの切
換動作等は、ＡＭＵ２の内部で自動的に行われる ところで、マイクロプログラム、のディジタル徊号遅延
処理ループにおいて、ＳＤＭｌのセル番号を指定すると
、ＡＭＭ３のセル番号に対応するワードのリードアドレ
スＲＡ又はライトアドレスＷＡが読み出されてカレント
アドレスＣＡとなシ、このアドレスＣＡによってＳＤＭ
ｌがアクセスされる。ＳＤＭＩのアクセスタイムがマイ
クロプログラムの１命令サイクル程度がそれ以下ならば
、次のマイクロ命令によってアクセスされたワードの内
容データの入出力を行えば、ＳＤＭｌに対するディジタ
ル信号の読み出し、又は書き込みが行える。

このような読み出し、書き込み製作時の谷信号のタイミ
ングについて、第５図を参照しながら説明する。この第
５図において、時間Ｔ８がマイクロプログラムの１命令
サイクルを示し、時刻ｔ１．１８間の命令サイクルで上
記セタ番号を指定して読み出し、書き込み命令が出され
、次の時刻ｔ２ｔｔａ間の命令サイクルでデータバスＤ
Ｂ、！＝ＳＤＭ１のアクセスされたワードとの間でディ
ジタル信号データの転送命令が出される。ここで、読み
出し動作の場合に、時刻ｔ１　よりセル番号を指定して
読み出し命令がＡＭＵ２に与えられると、ＡＭＭ３の上
記リードアドレス格納領域３Ｒの指定されたセル番号に
対応するワードがアクセスされ、所定のアクセスタイム
経過後の時刻Ｔ１□において出力データであるリードア
ドレスＲＡが確定し、時刻ＪＩ後の時刻１１１　よシア
ドレスストローブ信号が出力されて、上記リードアドレ
スＲＡによってＳＤＭｉがアクセスされるｏ　ＳＤＭｌ
は、使用されるメモリデバイスの応答特性によって定ま
るアクセスタイムの後に読み出しが可能となる。たとえ
ばダイナミックＲＡＭ（ランダムアクセスメモリ）の場
合には、上記アクセスタイムは一般に百数十ｎ８ｅｃ程
度である。このアクセスタイムは、通常の場合には、上
記１命令サイクルＴ８と同程度であるため、ＳＤＭｌの
実際のデータ読み出しは、次の命令サイクル（時刻ｔｌ
ｔｔｓ間）で行っている。なお、上記アクセスタイムが
充分短かい場合や、ｌ命令ブイクルＴ、が長い場合等に
、時刻１１ｔｔ１間の１個の命令サイクル内で実際のデ
ータ読み出しが可能であることは、前述のとおりである
。

次に、第５図の時刻ｔｔｓｔ、ａ間の命令サイクルにお
いては、ＳＤＭｌについて上記アクセスタイム経過後の
出力データが確定している時刻ｈｓにおいて、読み出し
パルスを出力し、たとえばＳＤＭｌの出力グーｉｆ開い
て上記アクセスされたワードの内容をデータバスＤＢに
乗せ、レジスタあるいは次の処理を行うための回路部（
乗算器、加算器、Ｄ／Ａ変換器等）に転送すればよい。

このような読み出し動作時に一、　Ａ　Ｍ　Ｕ　２の内
部においては、リードアドレスＲＡの更新が自動的に行
われる。すなわち、時刻ｔｌｌで上記領域３Ｒ刀）らの
リードアドレスＲＡが確定すると、これが加算回路２１
に送られて記憶回路５Ｒｖ−らの上記加算データＲＤと
加算される０遅延時間が一定で変化しない場合には、加
算データＲＤは１１″であシ、上記リードアドレスＲＡ
はｌだけ増加（インクリメント）されて、比較回路２２
、およびマルテプレクｖ２３に送られる。このインクリ
メントされたリードアドレスが、上記トップアドレスＴ
Ａ以下のときには、マルチプレクｖ２３で選択されてネ
クストアドレスＮＡとなり、マルチプレク″！７２４Ｒ
ｉ介してＡＭＭ３の上記領域３Ｒに送られる。以上の製
作は、上記時刻ｔ１Ｍまでに自動的に行われ、この時刻
ｔ□、の読み出しパルスに応じて領域３Ｒ１７’ｉ部に
取り込まれ、リードアドレスＲＡの書き換え（更新）が
なされる。なお、加算回路２１からの上記インクリメン
トされたアドレスデータが、トップアドレスＴＡよシ大
きいときには、ボトムアドレスＢＡがマルテプレクｖ２
３で選択されて、ネクストアドレスＮＡとなる０次に、
マイクロプログラムによる曹き込み動作時には、上述し
九読み出し動作説明中のリードアドレスＲＡ、領域３Ｒ
，，記憶回路８Ｒ，加算データＲＤ、およびマルテプレ
ク″ｙ２４Ｒｉ、それぞれ、ライトアドレスＷＡ、領域
３ｗ１記憶回路８Ｗ１加算データＷＤ、およびマルチプ
レクｖ２４ＷＫｆｊｔき換えた場合の動作が行われ、時
刻り、、Ｇ。

書き込みパルスに応じて、レジスタやデータ出力回路部
等からのディジタル信号データが、データバスＤｌｌ−
介してＳＤＭＩに１き込まれるとともに、ライトアドレ
スＷＡ＋Ｚ）更新が行われる。

第６図は、このような読み出し、誉き込み製作を用いて
信号遅延ライン會ソフトウェア的に構成するためのプロ
グラムの一例を示すフローチャートである。この第６図
において、信号遅延処理を大行するに先立って、ＳＤＭ
ｌの全ワードにＩ　０１を書き込む、いわゆるオールク
リア動作をステップ３１で行っている。このステップ３
１の後のステップ３２以降が、実際にディジタル信号を
遅延処理するためのプログラムであり、最終ステップ３
８からステップ３２に戻るようなループを形成している
。このループの１サイクル分の時間が、従来のシフトレ
ジスタの１クロック周期に対応し、一般に、Ａ／Ｄ変換
の際のサンプリング周期に−致させている。第６図のフ
ローチャートにおいては、条件判断ステップ３２でＡ／
Ｄ変換が終了したか否かをチェックすることによシ、プ
ログラムループのＩｆイクルを上記ブンプリング周期に
一致させており、Ａ／Ｄ変換データが出力されるのを待
って次のステップ３３に進むようにしている。

ステップ３３では、このＡ／Ｄ変換されたデータを、た
とえばレジスタＲａに一時格納している。

そして、ステップ３４．３５が、前述したＳＤＭｌから
のデータ読み出し動作に対応し、ステップ３４が第５図
の時刻ｉ１ｙ、ｊ！間の読み出し命令を、ステップ３５
が時刻ｔ２ｔｔ’ａ間のデータ転送命令をそれぞれ示し
ている。この第６図の例では、ＳＤＭｌからデータバス
ＤＢに読み出されたデータをレジスタＲｂに一時格納し
ている。次に、ステップ３６．３７が前述のデータ書き
込み動作に対応し、ステップ３６の書き込み命令、およ
びステップ３７のデータ転送命令が、第５図の時刻１、
．１１間、およびｔ２ｙｊ１間に、それぞれ順次出力さ
れる０この例では、上記レジスタＲ８に格納されている
Ａ／Ｄ変換データを、データバスＤＢｔ弁してＳＤＭＩ
に書き込んでいる０さらに、たとえばステップ３８にお
いて、上５ＣレジスタＲｂに格納されているＳＤＭＩか
ら読み出されたデータを、Ｄ／Ａ変換器に送り、再びス
テップ３２に戻って遅延処理ループを形成している。

なお、この第６図の例では、ＳＤＭｌとＡ／Ｄ変換器あ
るいはＤ／Ａ変換器との間のデータ授受を、レジスタＲ
ａ　ｙ　Ｒｂ　ｋ介して行なっているが、これらのレジ
スタＲａｔＲｂｌ”用いずに、Ａ／Ｄ変換データを直接
ＳＤＭ１に誉き込んだシ、ＳＤＭｌから読み出されたデ
ータを直接Ｄ／Ａ変換器に送ってもよい。

第７図は、ＳＤＭｌの遅延ラインとして用いられるメモ
リセル上でのリードアドレスＲＡ１　ライトアドレスＷ
Ａの移動を説明するためのものである。いま、第７図Ａ
のリードアドレスＲＡおよびライトアドレスＷＡが、前
述したインクリメント毎に図中矢印方向（ボトムアドレ
％ＢＡ；Ｏ＞らトップアドレスＴＡに向う方向）に移動
する場合に、これらのアドレスＲＡ、ＷＡの差のワード
数Ｎ（Ｎ＝ＷＡ−ＲＡ）と、上８ピサンプリング周期と
の積が遅延時間となる。第７図Ｂは、ライトアドレスＷ
ＡがトップアドレスＴＡに達した後、ボトムアドレスＢ
Ａ＆Ｃ切換えられてこのボトムアドレスＢＡＺ）ｈらイ
ンクリメントされている状態を示し、リードアドレスＲ
ＡからトップアドレスＴＡまでのワード数と、ボトムア
ドレスＢＡＥｋらライトアドレスＷＡまでのワード数と
の和が、上記差のワード数Ｎに一致しておシ、遅延時間
は変化しない。

ところで、複数個の信号遅延ラインを用いて構成される
前述の残響付加装置等については、第６図の破線に示す
ステップ３９等の位置に、他のメモリセルを指定して読
み出し、書き込みを行わせるようなプログラムを挿入し
たり、ＳＤＭｌの谷メモリセルからそれぞれ読み出され
たデータに係数ケ乗算して遅延前のデータ（ｆｃとえば
Ａ／Ｄ変換されて上記レジスタＲａに格納されているデ
ータ等）′１Ｉｌ−加算するプログラムを付加すること
等によシ、ハードウェア上の変更なく容易に実現できる
０ 以上は、遅延時間が一定で変化しない場合の例であるが
、次に、マイクロプログラム実行中に遅延時間を変化さ
せる場合について説明する。

まず、遅延時間を長くしようとする場合には、上記信号
遅延処理ループ内において、ＳＤＭｌへのアクセスを行
うニジ充分前の時点、たとえば第６図のステップ３２の
Ａ／Ｄ変換の待ち時間等に、ホストコンピュータシステ
ム５からマルチプレクサ２５１介して、記憶回路８Ｒに
加算データ１０″を省き込んでおく。すると、プログラ
ムルーズの同じサイクルの読み出し動作時（ステップ３
４．３５）には、リードアドレスＲＡには１０“が加算
されることになり、インクリメントが行われず、第７図
矢印方向の移動が停止するのに対しテ、同シブログラム
ルーズのサイクルの誉き込み動作時には、ライトアドレ
スＷＡがインクリメントされるため、上記差のワード数
Ｎが１だけ増加する。したがって、遅延時間はｌサンプ
リング周期だけ長くなる。プログラムルー；プの次のブ
イクル以降では、ＲＡ、ＷＡ共にインクリメントされる
ため、差のワード数はＮ＋１のまま保持される。

また、ｎサンプリング周期だけ長くする場合には、プロ
グラムルーズの１サイクルの時間（上記サンプリング周
期）以上の時間間隔をおいて、上記動作（記憶回路８Ｒ
に１０１を１き込む動作）ｔｎ（ロ）繰り返せばよい。

なお、記憶回路８Ｗにライトアドレス加算データとして
１２１以上の値を書き込むことによっても、遅延時間を
長くすることができるが、ＳＤＭｌのライトアドレスＷ
？度に２以上増加するため、途中のワードの内容が元の
ままとなって、読み田されるデータが全く不連続な値と
なシ好ましくない。

次に、遅延時間を短くする場合には、ホストコンピュー
タシステム５からマルチプレクｔ２５Ｗｔ介して記憶回
路８Ｗに加算データ１０１を書き込むことによシ、ｌサ
ンプリング周期だけ遅延時間を短かくできる。これｉｎ
回繰り返してｎ−ｔｊンプリング周期だけ遅延時間を短
かくできることは勿論である。

このように、ホストコンピュータシステム５は、リード
加算データ記憶回路８Ｒやライト加算データ記憶回路８
Ｗに何回か１０１を書き込むことによって、初期の遅延
時間音サンプリング時間単位で変化させることができる
。また、上記の例では、リードアドレスＲＡあるいはラ
イトアドレスＷＡのインクリメントが一時的に停止する
だけなので、読み出されるデータの時間的な連続性が保
たれ、雑音の発生等が防止できる。

以上の説明からも明らかなように、１個のＳＤＭｌを用
いて複数個のディジタル信号遅延ラインの構成を実現で
きる友め、シフトレジスタを用いる場合のように遅延ラ
イン毎に独立したハードウェア、を必要とすることなく
、ハードウェアを簡略化できる。また、ＳＤＭｌの実際
のアドレス管理はＡＭＵ２が行なっておシ、このＡＭＵ
Ｚ内で読み出し、書き込みアドレス（カレントアドレス
）■インクリメント等が行われるため、ＡＬＵ等はこの
間に他の仕事を実行でき、ディジタル信号遅延装置全体
としてのスループントの向上が図れる。

さらに、プログラム実行中に遅延時間を変えることがで
き、しかも、遅延時間を変えたことにょシＳＤＭＩの各
メモリセルから読み出されるデータが時間的に全く不連
続となるような不都合が無く、雑音発生等も防止される
。

【図面の簡単な説明】

第１図は複数個のディジタル信号遅延ラインを用いて構
成される残響付加装置の一例を示すブロック図、第２図
は本発明に係るディジタル信号遅延装置の一実施例を示
すブロック回路図、第３図は信号遅延用メモリＳＤＭの
メモリマップヶ示す図、第４図はアドレス管理メモリの
構成を説明するための図、第５図はマイクロプログラム
の読み出し、書き込み命令実行時の動作を説明するため
のタイムチャート、第６図は信号遅延ラインをンフトウ
エア的に構成するためのプログラムの一例を示すフロー
チャート、第７図はメモリ上におけるリードアドレスお
よびライトアドレスのインクリメントによる移動を説明
するための図である。 １・・−ＳＤＭ（信号遅延用メモリ） ２・・・　ＡＭＵ（アドレス管理ユニット）３・・・Ａ
ＭＭ（アドレス管理メモリ）３Ｂ・・・ボトムアドレス
格納領域 ３Ｔ・・・　トップアドレス格納領域 ３　Ｗ　−−−ライトアドレス格納領域３Ｒ・・・、リ
ードアドレス格納領域 ５・・・ホストコンピュータシステム ８Ｗ、８Ｒ・・・加算データ記憶回路 １１・・・マイクロプログラムメモリ ２１・・・加算回路 ２２＠ｅ・比較回路 ２３・・・マルチプレクフ 特許出願人　ンニー株式会社 代理人　弁理士　小　池　　　晃 同　　　　　　　１）　村　　榮　　−第６図 １．−Ｎ−４４ 第６ｓ

Claims (1)

【特許請求の範囲】
1. ディジタル信号遅延用のメモリと、この信号遅延用メモ
   リに対する書き込みアドレスを記憶する　　３・ライト
   アドレス記憶部、同じく読み出しアドレスを記憶するリ
   ードアドレス記憶部、および該信号遅延用メモリの上限
   、下限アドレスをそれぞれ記憶する記憶部よ構成るアド
   レス管理メモリと、このアドレス管理メモリの上記ライ
   トアドレスおよびリードアドレスに対する加算データを
   それぞれ記憶する加算データ記憶回路と、上記ライトア
   ドレスおよびリードアドレスとそれぞれ対応する加算デ
   ータとを加算する加算回路と、この加算回路からの加算
   結果と上記アドレス管理メモリからの上記信号遅延用メ
   モリの上限アドレスとを比較する比較Ｎ路と、この比較
   回路からの比較結果に応じて上記加算回路からの加算結
   果あるいは上記アドレス管理メモリからの上記信号遅延
   用メモリの下限アドレスのいずれかを選択する選択回路
   ５とを有し、この選択回路からの選択結果を上記アドレ
   ス管理メモリのライトアドレス記憶部およびリードアド
   レス記憶部のうち対応する記憶部に書き込むことｖｆ−
   特徴とするディジタル信号遅延装置。