JPS5812613B2 - 並列デ−タ処理装置 - Google Patents
並列デ−タ処理装置Info
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- JPS5812613B2 JPS5812613B2 JP1366480A JP1366480A JPS5812613B2 JP S5812613 B2 JPS5812613 B2 JP S5812613B2 JP 1366480 A JP1366480 A JP 1366480A JP 1366480 A JP1366480 A JP 1366480A JP S5812613 B2 JPS5812613 B2 JP S5812613B2
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- JP
- Japan
- Prior art keywords
- sub
- instruction
- program
- processor
- internal memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は並列データ処理装置に関し、更に詳しくは主制
御装置と複数のサブプロセッサとからなり、各サブプロ
セッサが主制御装置からロードされたプログラムに従っ
て並列的にデータ処理動作できるようにしたデータ処理
装置におけるプログラムのローデイング方式に関するも
のである。
御装置と複数のサブプロセッサとからなり、各サブプロ
セッサが主制御装置からロードされたプログラムに従っ
て並列的にデータ処理動作できるようにしたデータ処理
装置におけるプログラムのローデイング方式に関するも
のである。
物体認識、衛星画像処理など、特に映像データを処理す
るデータ処理システムでは、大量のデータを高速に処理
するために主制御装置に複数のサブプロセッサを並列的
に接続し、主制御装置から各サブプロセッサの内部メモ
リにプログラムをロードし、各サブプロセッサがそれぞ
れの内部プログラムに従って並列的にデータを処理する
システム構成が採用される。
るデータ処理システムでは、大量のデータを高速に処理
するために主制御装置に複数のサブプロセッサを並列的
に接続し、主制御装置から各サブプロセッサの内部メモ
リにプログラムをロードし、各サブプロセッサがそれぞ
れの内部プログラムに従って並列的にデータを処理する
システム構成が採用される。
第１図はこのようなデータの並列処理が可能なシステム
構成の１例を示す図であり、図において、１は主制御装
置、２ａ〜２ｎは並列動作するサブプロセッサ、３は外
部メモリ装置、４は上記各サブプロセッサへの入カデー
タバス、５は出力データバス、６はインストラクション
バス、７ａ〜７ｎはサブプロセッサ２ａ〜２ｎを指定す
るための制御信号線を示す。
構成の１例を示す図であり、図において、１は主制御装
置、２ａ〜２ｎは並列動作するサブプロセッサ、３は外
部メモリ装置、４は上記各サブプロセッサへの入カデー
タバス、５は出力データバス、６はインストラクション
バス、７ａ〜７ｎはサブプロセッサ２ａ〜２ｎを指定す
るための制御信号線を示す。
従来、上記構成のデータ処理システムにおいて、主制御
装置１から各サブプロセッサ２ａ〜２ｎの夫々の内容メ
モリ装置に処理プログラムをローデイングする場合、主
制御装置１と各サブプロセッサとの間にプログラムのロ
ーデイング開始、終了を指示するための専用の信号線を
８ａ〜８ｎ ， ９ａ〜９ｎを設けていた。
装置１から各サブプロセッサ２ａ〜２ｎの夫々の内容メ
モリ装置に処理プログラムをローデイングする場合、主
制御装置１と各サブプロセッサとの間にプログラムのロ
ーデイング開始、終了を指示するための専用の信号線を
８ａ〜８ｎ ， ９ａ〜９ｎを設けていた。
すなわち、主制御装置が上記各サブプロセッサに内部プ
ログラムに従った動作を実行させるときは、上記信号線
にプログラムのローデイング開始信号を出力し、プログ
ラム命令を次々と出力し、ローデイング終了信号を出力
し、然る後にプログラムの実行を指示する命令をインス
トラクションバスに送り出すようにしていた。
ログラムに従った動作を実行させるときは、上記信号線
にプログラムのローデイング開始信号を出力し、プログ
ラム命令を次々と出力し、ローデイング終了信号を出力
し、然る後にプログラムの実行を指示する命令をインス
トラクションバスに送り出すようにしていた。
このようにプログラム・ローデイングのための専用の信
号線を設けた従来のシステムでは、主制御装置１とサブ
プロセッサ２間のハードウエア量がサブプロセッサの続
接個数に比例して増加するため、システムが高度化する
に従ってシステム要素間の配線が複雑化するという実用
上の問題があった。
号線を設けた従来のシステムでは、主制御装置１とサブ
プロセッサ２間のハードウエア量がサブプロセッサの続
接個数に比例して増加するため、システムが高度化する
に従ってシステム要素間の配線が複雑化するという実用
上の問題があった。
本発明は上記従来の問題点を解決すべく提案されたもの
であり、主制御装置からインストラクションバスを介し
て命令を受ける各サブプロセッサに、プログラム・ロー
デイングの開始を指示する命令（ Ｉｎｉｔｉａｌ Ｐ
ｒｏｇｒａ’ｍ Ｌｏａｄｉｎｇ，以下ＩＰＬ命令とい
う）とその終了を指示する命令（ Ｅｎｄ ｏｆ Ｐｒ
ｏｇｒａｍ Ｌｏａｄｉｎｇ，以下ＥＰＬ命令という）
とに応答してそれぞれ第１、第２の制御信号を出力する
デコーダ回路と、上記第１の制御信号により起動され上
記第２の制御信号により停止させられる書き込み制御回
路とを設け、上記インストラクションバスから与えられ
たプログラム命令が上記書き込み制御回路に制御されて
各サブプロセッサの内部メモリに格納されるようにした
ことを特徴とする。
であり、主制御装置からインストラクションバスを介し
て命令を受ける各サブプロセッサに、プログラム・ロー
デイングの開始を指示する命令（ Ｉｎｉｔｉａｌ Ｐ
ｒｏｇｒａ’ｍ Ｌｏａｄｉｎｇ，以下ＩＰＬ命令とい
う）とその終了を指示する命令（ Ｅｎｄ ｏｆ Ｐｒ
ｏｇｒａｍ Ｌｏａｄｉｎｇ，以下ＥＰＬ命令という）
とに応答してそれぞれ第１、第２の制御信号を出力する
デコーダ回路と、上記第１の制御信号により起動され上
記第２の制御信号により停止させられる書き込み制御回
路とを設け、上記インストラクションバスから与えられ
たプログラム命令が上記書き込み制御回路に制御されて
各サブプロセッサの内部メモリに格納されるようにした
ことを特徴とする。
以下、本発明の１実施例を図面を参照して説明する。
第２図は本発明により改良されたサブプロセッサの構成
図であり、図において１０は主制御装置から与えられた
プログラムを格納するための内部メモリ、１１はＡ端子
に入力される主制御装置からの命令とＢ端子に入力され
る内部メモリ１０からの命令のいずれかを選択するセレ
クタ回路、１２は上記セレクタ回路１１の出力を保持す
る命令レジスタ、１３は演算ユニット、１４は入カデー
タバス４上のデータを選択的に上記演算ユニット１３に
取り込むためのゲート回路を示す。
図であり、図において１０は主制御装置から与えられた
プログラムを格納するための内部メモリ、１１はＡ端子
に入力される主制御装置からの命令とＢ端子に入力され
る内部メモリ１０からの命令のいずれかを選択するセレ
クタ回路、１２は上記セレクタ回路１１の出力を保持す
る命令レジスタ、１３は演算ユニット、１４は入カデー
タバス４上のデータを選択的に上記演算ユニット１３に
取り込むためのゲート回路を示す。
ここで、演算ユニット１３は命令レジスタ１２の内容を
解読して各種の制御信号を発生するデコーダの他、アキ
ュームレータ、論理演算ユニット、各種レジスタ等から
なり、インストラクションバス６を介して外部の主制御
装置から与えられる命令、あるいは内部メモリ１０から
順次読み出されるプログラム命令に沿ってデータ処理動
作をし、演算結果を出力データバス５に出力する。
解読して各種の制御信号を発生するデコーダの他、アキ
ュームレータ、論理演算ユニット、各種レジスタ等から
なり、インストラクションバス６を介して外部の主制御
装置から与えられる命令、あるいは内部メモリ１０から
順次読み出されるプログラム命令に沿ってデータ処理動
作をし、演算結果を出力データバス５に出力する。
また、１６は命令レジスタ１２に接続されたゲート回路
、１７は上記ゲート回路１６からＩＰＬ命令が入力され
たとき制御信号を発生するデコーダ、１８は命令レジス
タ１２からのＥＰＬ命令に応答して制御信号を発生する
デコーダ、１９，２０はフリツプフロツプ、２１はフリ
ツプフロツプ２０のセット出力により開かれて、クロツ
ク信号ＣＬＫを出力するゲート回路、２２は内部メモリ
ー１０のアドレスを発生するためのカウンタ回路を示す
。
、１７は上記ゲート回路１６からＩＰＬ命令が入力され
たとき制御信号を発生するデコーダ、１８は命令レジス
タ１２からのＥＰＬ命令に応答して制御信号を発生する
デコーダ、１９，２０はフリツプフロツプ、２１はフリ
ツプフロツプ２０のセット出力により開かれて、クロツ
ク信号ＣＬＫを出力するゲート回路、２２は内部メモリ
ー１０のアドレスを発生するためのカウンタ回路を示す
。
上記回路要素１６〜２２からなる部分は内部メモリ１０
へのプログラムのローデイング制御回路を構成し、次の
ように動作する。
へのプログラムのローデイング制御回路を構成し、次の
ように動作する。
先ず、フリツプフロツプ１９，２０とカウンタ２２は外
部から与えられるリセット信号（図示せず）によりリセ
ット状態または初期値の状態にあるものとする。
部から与えられるリセット信号（図示せず）によりリセ
ット状態または初期値の状態にあるものとする。
この場合、フリツプフロツプ１９の党端子出力によりセ
レクタ回路１１はＡ端子入力を選択した状態にあり、ま
た、フリツプフロツプ２０のＱ端子出力によりゲート回
路１６は開かれた状態にある。
レクタ回路１１はＡ端子入力を選択した状態にあり、ま
た、フリツプフロツプ２０のＱ端子出力によりゲート回
路１６は開かれた状態にある。
この状態で主制御装置からＩＰＬ命令をインストラクシ
ョンバス６に出力すると、選択信号７で指定されたサブ
プロセッサでは、■ＰＬ命令がセレクタ回路１１、命令
レジスタ１２、ゲート１６を介してデコーダ１７に取り
込まれ、信号Ｓ１が出力されてフリツプフロツプ２０が
セットされる。
ョンバス６に出力すると、選択信号７で指定されたサブ
プロセッサでは、■ＰＬ命令がセレクタ回路１１、命令
レジスタ１２、ゲート１６を介してデコーダ１７に取り
込まれ、信号Ｓ１が出力されてフリツプフロツプ２０が
セットされる。
つまり、フリツプフロツプ２０の回端子出力がオフとな
るためゲート回路１６は閉じられる。
るためゲート回路１６は閉じられる。
フリツプフロツプ２０のＱ端子出力によりゲート回路２
１が開かれるため、クロック信号ＣＬＫが書き込み信号
として内部メモリ１０に加わる。
１が開かれるため、クロック信号ＣＬＫが書き込み信号
として内部メモリ１０に加わる。
またカウンタ回路２２はクロツク信号ＣＬＫをカウント
し、＋１加算されたアドレス信号を内部メモリ１０に次
々と与える。
し、＋１加算されたアドレス信号を内部メモリ１０に次
々と与える。
従って、主制御装置１が上記ＩＰＬ命令に引続いてイン
ストラクションバス６に送り出すプログラム命令は、命
令レジスタ１２を介して内部メモリ１０に入力され、カ
ウンタ２２の示すアドレス位置に順次書き込まれていく
。
ストラクションバス６に送り出すプログラム命令は、命
令レジスタ１２を介して内部メモリ１０に入力され、カ
ウンタ２２の示すアドレス位置に順次書き込まれていく
。
主制御装置が最後のプログラム命令に引続いてＥＰＬ命
令を送ると、この命令に応答してデコーダ１８が信号Ｓ
４を出力し、フリツプフロツプ２０をリセットする。
令を送ると、この命令に応答してデコーダ１８が信号Ｓ
４を出力し、フリツプフロツプ２０をリセットする。
これによってゲート回路２１が閉じられ、内部メモリ１
０へのプログラムのローデイング動作は終了する。
０へのプログラムのローデイング動作は終了する。
内部メモリ１０に格納されたプログラムの実行を指示す
る命令がインストラクションバス６から送り込まれた場
合、この命令はゲート回路１６を介してデコーダ１７に
入力され、デコーダ１７が信号Ｓ２を出力してフリツプ
フロツプ１９をセットする。
る命令がインストラクションバス６から送り込まれた場
合、この命令はゲート回路１６を介してデコーダ１７に
入力され、デコーダ１７が信号Ｓ２を出力してフリツプ
フロツプ１９をセットする。
これによってフリツプフロツプの回端子出力はオフとな
り、セレクタ回路１１の入力はＢ端子に切換えられる。
り、セレクタ回路１１の入力はＢ端子に切換えられる。
すなわち内部メモリ１０からの出力を命令レジスタ１２
に入力する。
に入力する。
従って演算ユニット１３は上記命令レジスタ１２に読み
出された内部メモリ１０の命令に従ってデータ処理動作
を行う。
出された内部メモリ１０の命令に従ってデータ処理動作
を行う。
内部メモリ１０に格納されるプログラムの最後に、デコ
ーダ１７で解読されるフリツプフロツプ１９のリセット
のための命令を入れておくと、この命令が読み出された
とき信号Ｓ３によりフリツプフロツプ１９がリセットさ
れ、セレクタ回路１１がＡ端子に入力される主制御装置
からの命令を受け入れる状態に戻される。
ーダ１７で解読されるフリツプフロツプ１９のリセット
のための命令を入れておくと、この命令が読み出された
とき信号Ｓ３によりフリツプフロツプ１９がリセットさ
れ、セレクタ回路１１がＡ端子に入力される主制御装置
からの命令を受け入れる状態に戻される。
従って、サブプロセッサは、内部プログラムの実行を終
えた後は、主制御装置からの命令に応答して動作できる
。
えた後は、主制御装置からの命令に応答して動作できる
。
以上の説明から明らかなように、本発明によれば各サブ
プロセッサの内部メモリへのプログラム・ローデイング
が主制御装置からのＩＰＬ命令により制御でき、主制御
装置と各サブプロセッサ間の配線が簡単になるため、多
数のサブプロセッサを並列的に動作させる形式のデータ
処理システムを小型化でき、その効果は極めて犬である
。
プロセッサの内部メモリへのプログラム・ローデイング
が主制御装置からのＩＰＬ命令により制御でき、主制御
装置と各サブプロセッサ間の配線が簡単になるため、多
数のサブプロセッサを並列的に動作させる形式のデータ
処理システムを小型化でき、その効果は極めて犬である
。
第１図は本発明の適用対象となる複数のサブプロセッサ
からなる従来のデータ処理システムの全体構成図、第２
図は本発明によるサブプロセッサの１実施例を示す図で
ある。 図において、１は主制御装置、２ａ〜２ｎはサブプロセ
ッサ、３は外部メモリ装置、４は入カデータバス、５は
出力データパス、６はインストラクションバス、１０は
内部メモリ、１１はセレクタ回路、１２は命令レジスタ
、１３は演算ユニット、１６，２１はゲート回路、１７
，１８はデコーダ、１９，２０はフリツプフ田ンプ、２
２はアドレス発生回路を示す。
からなる従来のデータ処理システムの全体構成図、第２
図は本発明によるサブプロセッサの１実施例を示す図で
ある。 図において、１は主制御装置、２ａ〜２ｎはサブプロセ
ッサ、３は外部メモリ装置、４は入カデータバス、５は
出力データパス、６はインストラクションバス、１０は
内部メモリ、１１はセレクタ回路、１２は命令レジスタ
、１３は演算ユニット、１６，２１はゲート回路、１７
，１８はデコーダ、１９，２０はフリツプフ田ンプ、２
２はアドレス発生回路を示す。
Claims (1)
- １ インストラクションバスにより結合された主制御装
置と複数のサブプロセッサとからなり、上記主制御装置
から上記各サブプロセッサの内部メモリに適宜プログラ
ムをロードし、各サブプロセッサがそれぞれのプログラ
ムに従って並列的にデータを処理するようにした並列デ
ータ処理装置において、各サブプロセッサに、上記イン
ストラクションバスから入力されるプログラム・ローデ
イングの開始を指示する命令とそめ終了を指示する命令
とに応答してそれぞれ第１、第２の制御信号を出力する
デコーダ回路とミ上妃第１の制御信号により起動され上
記第２の制御信号により停止させられる書き込み制御回
路とを設け、主制御装置から上記インストラクションバ
スに送り出されたプログラム命令が上記書き込み制御回
路に制御されて各サブプロセッサの内部メモリにロード
されるようにしたことを特徴とする並列データ処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1366480A JPS5812613B2 (ja) | 1980-02-08 | 1980-02-08 | 並列デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1366480A JPS5812613B2 (ja) | 1980-02-08 | 1980-02-08 | 並列デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56111962A JPS56111962A (en) | 1981-09-04 |
| JPS5812613B2 true JPS5812613B2 (ja) | 1983-03-09 |
Family
ID=11839461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1366480A Expired JPS5812613B2 (ja) | 1980-02-08 | 1980-02-08 | 並列デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812613B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6213712A (ja) * | 1985-07-10 | 1987-01-22 | Kawasaki Heavy Ind Ltd | 水平シリンダ式頭上弁型エンジンの潤滑装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6526491B2 (en) | 2001-03-22 | 2003-02-25 | Sony Corporation Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
| US7233998B2 (en) | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| US7093104B2 (en) | 2001-03-22 | 2006-08-15 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
| US7231500B2 (en) | 2001-03-22 | 2007-06-12 | Sony Computer Entertainment Inc. | External data interface in a computer architecture for broadband networks |
| US6826662B2 (en) | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| WO2004070233A1 (ja) | 2003-02-10 | 2004-08-19 | Ntn Corporation | トラクションドライブ式無段変速機 |
-
1980
- 1980-02-08 JP JP1366480A patent/JPS5812613B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6213712A (ja) * | 1985-07-10 | 1987-01-22 | Kawasaki Heavy Ind Ltd | 水平シリンダ式頭上弁型エンジンの潤滑装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56111962A (en) | 1981-09-04 |
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