JPS60160218A - プログラマブル分周器 - Google Patents
プログラマブル分周器Info
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- JPS60160218A JPS60160218A JP1684484A JP1684484A JPS60160218A JP S60160218 A JPS60160218 A JP S60160218A JP 1684484 A JP1684484 A JP 1684484A JP 1684484 A JP1684484 A JP 1684484A JP S60160218 A JPS60160218 A JP S60160218A
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- JP
- Japan
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- counting
- stage
- counting means
- output
- frequency divider
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、入力クロックパルスを外部から与えられたデ
ータに従って分周するプログラマグル分周器に胸する。
ータに従って分周するプログラマグル分周器に胸する。
従来例の構成とその問題点
近年、プログラマグル分周器は、各種の電子機器に使用
され、機器の機能の多様化に伴い、機器１台当りに使用
される分周器の個数も次第に増加する傾向にある。
され、機器の機能の多様化に伴い、機器１台当りに使用
される分周器の個数も次第に増加する傾向にある。
第１図は従来のプログラマブル分周器の構成の一例を示
すものである。図において、（υはタロツクパルス（以
下単にタロツクという）をカウントするＮ段ブリセッタ
プル力りンタ、（２）はＮ入力ナンドゲート、（３）は
上記Ｎ段プリセツタプルカクンタ（１）に任意のテーク
を与えるテーク設定器である。
すものである。図において、（υはタロツクパルス（以
下単にタロツクという）をカウントするＮ段ブリセッタ
プル力りンタ、（２）はＮ入力ナンドゲート、（３）は
上記Ｎ段プリセツタプルカクンタ（１）に任意のテーク
を与えるテーク設定器である。
Ｎ段ブリセッタグル力りンク（１）の出力Ｑｌ〜ＱＮは
Ｎ入力ナンドゲート（２１の入力に接続され、Ｎ入力ナ
ンドゲート（２ンの出力は、分局出力となると共に、Ｎ
段プリセッタプルカクンタ（１）のＬＯＡＤ端子に接続
されている。テーク設定器（３）のＤ□〜ＤＮにより設
定されるテークは、Ｎ段ブリセツタブルカクンタ（１）
のデータ人力Ｄ工〜〜に入力される。
Ｎ入力ナンドゲート（２１の入力に接続され、Ｎ入力ナ
ンドゲート（２ンの出力は、分局出力となると共に、Ｎ
段プリセッタプルカクンタ（１）のＬＯＡＤ端子に接続
されている。テーク設定器（３）のＤ□〜ＤＮにより設
定されるテークは、Ｎ段ブリセツタブルカクンタ（１）
のデータ人力Ｄ工〜〜に入力される。
以上のように構成された従来のプログラマブル分局器の
動作を次に第２図のタイミングチャートを参照して説明
する。Ｎ段プリセッタブルカウンタ（１）は、そのＣＫ
端子に入力されるタロツクを順次カウントし、出力Ｑ□
〜ＱＮに出力する。出力Ｑ、〜ＱＮｌｄＮ入力ナンドゲ
ート（２）の入力に接続され、従ってＮ段ブリセッタプ
ルカクンタ（１）の出力Ｑよ〜ＱＮがすべて １ とな
ったときのみＮ入力ナンドゲート（２）はアクティブと
なり １ を出力する。Ｎ入力ナンドゲート（２）の出
力はＮ段プリセッタグルカクンタ（１）のＬＯＡＤ端子
に接続されているため、タロツクの次のタイミングでＮ
段プリセックグルカクンク（Ｕの出力Ｑ□〜ＱＮＦｉ、
データ設定器（３）に設定されたデータに従いプリセッ
トされ、データ入力Ｄ□〜ＤＮと一致したテ゛−夕がＱ
ユ〜喝に出力される。同時に、Ｎ入力ナンドゲート（２
）の出力は“０″となり、Ｎ段ブリセッタブルカクンタ
（１）は設定テークから入力クロックを順次カウントす
る。以下上記動作を繰り返し、分周出力にはデータ設定
器（３）によシ設定されたデータに従った分周波形が現
われ、設定データＤと分周数ＣＮの関係は次のようにな
る。
動作を次に第２図のタイミングチャートを参照して説明
する。Ｎ段プリセッタブルカウンタ（１）は、そのＣＫ
端子に入力されるタロツクを順次カウントし、出力Ｑ□
〜ＱＮに出力する。出力Ｑ、〜ＱＮｌｄＮ入力ナンドゲ
ート（２）の入力に接続され、従ってＮ段ブリセッタプ
ルカクンタ（１）の出力Ｑよ〜ＱＮがすべて １ とな
ったときのみＮ入力ナンドゲート（２）はアクティブと
なり １ を出力する。Ｎ入力ナンドゲート（２）の出
力はＮ段プリセッタグルカクンタ（１）のＬＯＡＤ端子
に接続されているため、タロツクの次のタイミングでＮ
段プリセックグルカクンク（Ｕの出力Ｑ□〜ＱＮＦｉ、
データ設定器（３）に設定されたデータに従いプリセッ
トされ、データ入力Ｄ□〜ＤＮと一致したテ゛−夕がＱ
ユ〜喝に出力される。同時に、Ｎ入力ナンドゲート（２
）の出力は“０″となり、Ｎ段ブリセッタブルカクンタ
（１）は設定テークから入力クロックを順次カウントす
る。以下上記動作を繰り返し、分周出力にはデータ設定
器（３）によシ設定されたデータに従った分周波形が現
われ、設定データＤと分周数ＣＮの関係は次のようにな
る。
分局数ＣＮ＝設定データＤ＋１
複数のタロツク列をそれぞれ任意の分周数で分周する場
合、従来は第１図に示されるようなプログラマグル分周
器クを単純に所要数だけ複数個設けて目的を達成してい
る。しかしながら一般にＮ段プリセッタプルカクンクは
複雑な構成となっており、゛段数の増加と共に構成素子
数も増え、このような分局器を複数個使用する時は、素
子数が美大なものとなるなどの問題を有している。
合、従来は第１図に示されるようなプログラマグル分周
器クを単純に所要数だけ複数個設けて目的を達成してい
る。しかしながら一般にＮ段プリセッタプルカクンクは
複雑な構成となっており、゛段数の増加と共に構成素子
数も増え、このような分局器を複数個使用する時は、素
子数が美大なものとなるなどの問題を有している。
発明の目的
本発明は上述のように従来のプログラマブル分周器では
段数及び個数が増加するのに伴って素子数が美大となる
のを、比較的少数の素子数で同等の機能を有するプログ
ラマブル分周器を実現することを目的とするものである
。
段数及び個数が増加するのに伴って素子数が美大となる
のを、比較的少数の素子数で同等の機能を有するプログ
ラマブル分周器を実現することを目的とするものである
。
発明の構成
本発明の詳細な説明する前に本発明の基本原理について
説明する。
説明する。
一般に、分周されるタロツクの周期をＴｓ ＋分周数を
ＣＮ９分周された出力の周期をちとすると、’ｒｏ＝＝
’ｒ４ｘｃＮ・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・（ＩＪの関
係がある。今、 ＣＮ ” ｓａよ＋４ ＝２ＭＸ下＋〜 ＝２Ｍ×Ｘよ＋〜・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・（２）（但し、Ｘ□＝）） とすると、 Ｔ□ ＝Ｔ６ Ｘ （２ＭＸＸＩ ＋ Ｚ、 ）＝（（
％’Ｘ２Ｍ） Ｘ Ｘ工） ＋ （Ｔ６ Ｘ ２２ ）
” Ｔｉｙ ｘＸ、十％ Ｘ ２２ ・・・・・・・・
・・・・・・・・・・・・・・・（３）（但し、Ｔ軸＝
Ｔ、Ｘ２Ｍ） と々る。上記式（３）は、Ｔｉの周期を持つタロツクを
ＣＮ回カクント（分周）する代わりに、Ｔｉの周期を持
つタロツクを２Ｍ回カウントして得られたＴｊＭの周期
を持つタロツクをＸ０回カウントし、これにＴ。
ＣＮ９分周された出力の周期をちとすると、’ｒｏ＝＝
’ｒ４ｘｃＮ・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・（ＩＪの関
係がある。今、 ＣＮ ” ｓａよ＋４ ＝２ＭＸ下＋〜 ＝２Ｍ×Ｘよ＋〜・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・（２）（但し、Ｘ□＝）） とすると、 Ｔ□ ＝Ｔ６ Ｘ （２ＭＸＸＩ ＋ Ｚ、 ）＝（（
％’Ｘ２Ｍ） Ｘ Ｘ工） ＋ （Ｔ６ Ｘ ２２ ）
” Ｔｉｙ ｘＸ、十％ Ｘ ２２ ・・・・・・・・
・・・・・・・・・・・・・・・（３）（但し、Ｔ軸＝
Ｔ、Ｘ２Ｍ） と々る。上記式（３）は、Ｔｉの周期を持つタロツクを
ＣＮ回カクント（分周）する代わりに、Ｔｉの周期を持
つタロツクを２Ｍ回カウントして得られたＴｊＭの周期
を持つタロツクをＸ０回カウントし、これにＴ。
の周期のタロツクを１２回カウントしたものを加えても
よいことを示している。
よいことを示している。
この関係を第３図に示す。同図のクロツタ１ル二周期Ｔ
ｉのクロックを示し、タロツク２は周期ＴｚＭのタロツ
ク、クロック）は、周期がＴ（のクロックを２２回カウ
ントして得られるクロックであり、出力としてＴＯ＝Ｔ
＜ Ｘ ｃＮ＝’ｒｇａ ＸＸ１＋％Ｘ Ｚ２の周期の
分局出力が得られることを示している。
ｉのクロックを示し、タロツク２は周期ＴｚＭのタロツ
ク、クロック）は、周期がＴ（のクロックを２２回カウ
ントして得られるクロックであり、出力としてＴＯ＝Ｔ
＜ Ｘ ｃＮ＝’ｒｇａ ＸＸ１＋％Ｘ Ｚ２の周期の
分局出力が得られることを示している。
第４図は上述の考え方を実現する回路の一例であり、本
発明のプログラマブル分周器の構成の基、礎となる回路
である。第４図は周期Ｔｊのタロツクを２１１回カウン
トし、ＴｉＭの周期をもつタロツクを作成するＭ段カク
ンタ（４１（第１のカウント手段）、Ｍ段カクンタ（４
）の出力を所定回数（Ｘ□回）カウントするＮ−Ｍ段プ
リセックプル力りンタ（５，（第２のカウント手段）、
上記Ｍ段カクンタ（４）とＮ−Ｍ段プリセッタプルカク
ンタ（５；によって周期ｎのタロツクを２Ｍ×Ｘ工回カ
クントを終了すると同時にカウントを開始し、所定回数
（ｅ２回）のカウントをするＭ段ブリセックプルカウン
タ（６）（第３６カクント手段）及びＮ−Ｍ段プリｔツ
タグルカクンタＣ５・とＭ段プリセ、ツタブルカタンク
（６）に所定のカウント数を設定するデータ設定器（３
）より構成され、Ｍ段カウンタ（４）とＮ−Ｍ段プリセ
ッタブルカウンタ（５−がカウント動作をしているとき
は、Ｍ段ブリセッタグルカクンタ（６）はカウント動作
を停止しており、反対にＭ段ブリセックグルカクンタ＋
６１ ；＋％カクント動作をしているときは、Ｍ段カク
ンタ（４）とＮ−Ｍ段プリセツクプルカウンク（５）は
カウント動作を停止するように構成されてもる。
発明のプログラマブル分周器の構成の基、礎となる回路
である。第４図は周期Ｔｊのタロツクを２１１回カウン
トし、ＴｉＭの周期をもつタロツクを作成するＭ段カク
ンタ（４１（第１のカウント手段）、Ｍ段カクンタ（４
）の出力を所定回数（Ｘ□回）カウントするＮ−Ｍ段プ
リセックプル力りンタ（５，（第２のカウント手段）、
上記Ｍ段カクンタ（４）とＮ−Ｍ段プリセッタプルカク
ンタ（５；によって周期ｎのタロツクを２Ｍ×Ｘ工回カ
クントを終了すると同時にカウントを開始し、所定回数
（ｅ２回）のカウントをするＭ段ブリセックプルカウン
タ（６）（第３６カクント手段）及びＮ−Ｍ段プリｔツ
タグルカクンタＣ５・とＭ段プリセ、ツタブルカタンク
（６）に所定のカウント数を設定するデータ設定器（３
）より構成され、Ｍ段カウンタ（４）とＮ−Ｍ段プリセ
ッタブルカウンタ（５−がカウント動作をしているとき
は、Ｍ段ブリセッタグルカクンタ（６）はカウント動作
を停止しており、反対にＭ段ブリセックグルカクンタ＋
６１ ；＋％カクント動作をしているときは、Ｍ段カク
ンタ（４）とＮ−Ｍ段プリセツクプルカウンク（５）は
カウント動作を停止するように構成されてもる。
第５図は第４図と同じ動作を実現する他の回路で、第４
図におけるＭ段カタンク（４）とＭ段ブリセッタプルカ
クンタ（６）の動作を共通のＭ段プリセツクプルカクン
タ（７）で行なうようにしたもので、プリセッタプルカ
クンク（７）はタロツクの２Ｍ回のカウントと２３回の
カウントを切り換えて行なえるものであり、切換用のフ
ラグ（８）の出力を参照してその動作を切換える。この
フラグ（８）は上記のようにＭ段ブリセックプルカクン
タ（７）の動作を切り換えると共に、Ｍ段プリセッタプ
ルカクンタ（７）のカウント出力を、Ｎ−Ｍ段プリセッ
タプルカクンタ（５′−に供給するか、最終分周出力と
して使用するかの切換を行なうデマルチプレクチ（９）
のコントロール信号として使用されるもので、Ｎ−Ｍ段
プリセックプルカクンタ（５）が所定回数Ｘ工回カクン
トし゛たときセットされ、最終分周出力が出力されたと
きリセットされる。
図におけるＭ段カタンク（４）とＭ段ブリセッタプルカ
クンタ（６）の動作を共通のＭ段プリセツクプルカクン
タ（７）で行なうようにしたもので、プリセッタプルカ
クンク（７）はタロツクの２Ｍ回のカウントと２３回の
カウントを切り換えて行なえるものであり、切換用のフ
ラグ（８）の出力を参照してその動作を切換える。この
フラグ（８）は上記のようにＭ段ブリセックプルカクン
タ（７）の動作を切り換えると共に、Ｍ段プリセッタプ
ルカクンタ（７）のカウント出力を、Ｎ−Ｍ段プリセッ
タプルカクンタ（５′−に供給するか、最終分周出力と
して使用するかの切換を行なうデマルチプレクチ（９）
のコントロール信号として使用されるもので、Ｎ−Ｍ段
プリセックプルカクンタ（５）が所定回数Ｘ工回カクン
トし゛たときセットされ、最終分周出力が出力されたと
きリセットされる。
第４図及び第５図の回路において注目すべき点は、Ｎ−
Ｍ段ブリセッタプル力りンタ（５；に入力されるタロツ
クの周期ＴｉＭは、Ｍ段カクンタ（４１或はＭ段プリセ
ックプルカクンタ（７）の段数Ｍを選択することによっ
て自由に選べることである。即ち、複数個のプログラマ
グルカクンタを構成する場合、第４図或は第５図におけ
るＭ段カウンタ（４）とＭ段プリセッタブルカウンタ（
６１或はＭ段プリセックプルカウンタ（７）を複数個並
べ、これにＮ−Ｍ段プリセックプルカクンタ（５）を複
数個使用する代わりに、り数個のカウント動作を１つの
カタンクで時分割で行なっても十分余裕のあるような段
数Ｍを設定することによシ、回路素子を大幅に削減でき
ることである。
Ｍ段ブリセッタプル力りンタ（５；に入力されるタロツ
クの周期ＴｉＭは、Ｍ段カクンタ（４１或はＭ段プリセ
ックプルカクンタ（７）の段数Ｍを選択することによっ
て自由に選べることである。即ち、複数個のプログラマ
グルカクンタを構成する場合、第４図或は第５図におけ
るＭ段カウンタ（４）とＭ段プリセッタブルカウンタ（
６１或はＭ段プリセックプルカウンタ（７）を複数個並
べ、これにＮ−Ｍ段プリセックプルカクンタ（５）を複
数個使用する代わりに、り数個のカウント動作を１つの
カタンクで時分割で行なっても十分余裕のあるような段
数Ｍを設定することによシ、回路素子を大幅に削減でき
ることである。
零発ａＡは、上述の原理に基づき、複数個のタロツクを
プログラマグルに分周する場合に、前記第２のカウント
手段を時分割によシ共用することにより、より少ない素
子数でこれを実現できるようにしたものである。
プログラマグルに分周する場合に、前記第２のカウント
手段を時分割によシ共用することにより、より少ない素
子数でこれを実現できるようにしたものである。
実施例の説明
第６図と第７図は、上述の原理にもとづき、複数個のプ
ログラマブル分周器を構成した本発明の実施例であシ、
第８図はその動作を説明するためのタイミングチャート
である。
ログラマブル分周器を構成した本発明の実施例であシ、
第８図はその動作を説明するためのタイミングチャート
である。
第６図において、（４１はＭ段カクンタ、＋６１ ｌ／
ｉＭ段ブリセックプルカクンタで、それぞれＬ個設けら
れて、それぞれにタロツクＣＫ工、ＣＫ２・・・ＣＫＬ
が供給される。（イ）は同期回路、αＢはアンドゲート
、鰺はフラグ、 （２）はアンドゲート０とオアゲート
α４）により構成されるマルチプレクサ、■はラッチ、
α（１）は加算器、（１７＋はＲＡＭであり、ａ９は、
同期回路０［相］、アンドゲート（ｉｎ、７ラグ■、マ
ルチプレクーｖ″（至）、ラッチ（イ）、加算型頭、Ｒ
Ａ Ｍ Ｑ７＋で構成される時分割プログラマグルカタ
ンクである。
ｉＭ段ブリセックプルカクンタで、それぞれＬ個設けら
れて、それぞれにタロツクＣＫ工、ＣＫ２・・・ＣＫＬ
が供給される。（イ）は同期回路、αＢはアンドゲート
、鰺はフラグ、 （２）はアンドゲート０とオアゲート
α４）により構成されるマルチプレクサ、■はラッチ、
α（１）は加算器、（１７＋はＲＡＭであり、ａ９は、
同期回路０［相］、アンドゲート（ｉｎ、７ラグ■、マ
ルチプレクーｖ″（至）、ラッチ（イ）、加算型頭、Ｒ
Ａ Ｍ Ｑ７＋で構成される時分割プログラマグルカタ
ンクである。
以上のように構成された本発明のプログラマブル分周器
の動作を次に説明する。
の動作を次に説明する。
Ｍ段カクンタ（４）は、入力タロツクを２Ｍカウントす
るご七にパルスを出力し、そのパルスは、フラグ■をセ
ットする。Ｌ個のプラグ叫の出力はマルチプレクサＣＩ
８＋の入力に接続されており、第゛８図に示すようなＲ
ＤＩ〜ＲＤ’ＬのタイミングパルスによってＬ個のプラ
グ＠の出力は時分割にてマルチプレクサＱ＆＋の出力に
伝達される。伝達された信号は、ラッチ叫によってＷＲ
Ａの信号でラッチされる。
るご七にパルスを出力し、そのパルスは、フラグ■をセ
ットする。Ｌ個のプラグ叫の出力はマルチプレクサＣＩ
８＋の入力に接続されており、第゛８図に示すようなＲ
ＤＩ〜ＲＤ’ＬのタイミングパルスによってＬ個のプラ
グ＠の出力は時分割にてマルチプレクサＱ＆＋の出力に
伝達される。伝達された信号は、ラッチ叫によってＷＲ
Ａの信号でラッチされる。
又ＲＤＩ〜ＲＤＬのＲＡＭ読み出し信号によって読み出
されたＲＡＭα７１に保持されているＬ個のデータの内
容の１つがＷＲＡの書き込み信号によって加神器（至）
にラッチされる。加算器ｑθは、ラッチα日によってラ
ッチされた信号と、ＲＡＭα７１より読み出され加算器
αも）にラッチされた信号との加算を行なで゛ い、結果をＲＤＡのタイミングラス■に出力する。
されたＲＡＭα７１に保持されているＬ個のデータの内
容の１つがＷＲＡの書き込み信号によって加神器（至）
にラッチされる。加算器ｑθは、ラッチα日によってラ
ッチされた信号と、ＲＡＭα７１より読み出され加算器
αも）にラッチされた信号との加算を行なで゛ い、結果をＲＤＡのタイミングラス■に出力する。
パス■；に出力された加算結果はＷＲＩ〜ＷＲＬの書き
込み信号によりＲＡ Ｍ Ｑ７＋の１〜Ｌに対応した所
に書き込凍れる。
込み信号によりＲＡ Ｍ Ｑ７＋の１〜Ｌに対応した所
に書き込凍れる。
以上のように時分割プログラマプルカクンタα９の動作
は、Ｌ個の入力を時分割にてそれぞれカウントし、その
結果をＲＡＭα７ｊにて保持していることとなる。
は、Ｌ個の入力を時分割にてそれぞれカウントし、その
結果をＲＡＭα７ｊにて保持していることとなる。
又、ラッチ明の出力は、アンドグー） （１１１の入力
に接続されており、ラッチ叫の出力がアクティブでしか
も”ＷＲ１〜ＷＲＬで表わされるＲＡＭ０７）への招き
込みのタイミングで７ラグ四をリセットすることとなる
。
に接続されており、ラッチ叫の出力がアクティブでしか
も”ＷＲ１〜ＷＲＬで表わされるＲＡＭ０７）への招き
込みのタイミングで７ラグ四をリセットすることとなる
。
今、Ｌ個のフラグ（６）のうちの１つの７ラグがセット
されるタイミングの周期（即ち、Ｌ個の入力タロツクの
うちで一番短い周期の２Ｍ倍）よりもＬ個の分局結果を
保持するｆ？、 ４ Ｍ Ｑ７＋をひとまわりアクセス
する周期（即ち、ＲＤｌの周期）の方を短くしておけば
、Ｌ個の７ラグ叫にセットされた信号をカウント（分周
）した結果が次に７ラグα２・がセットされるまでの間
に必ずＲＡＭ０７１ Ｋ 書き込ｊれる。
されるタイミングの周期（即ち、Ｌ個の入力タロツクの
うちで一番短い周期の２Ｍ倍）よりもＬ個の分局結果を
保持するｆ？、 ４ Ｍ Ｑ７＋をひとまわりアクセス
する周期（即ち、ＲＤｌの周期）の方を短くしておけば
、Ｌ個の７ラグ叫にセットされた信号をカウント（分周
）した結果が次に７ラグα２・がセットされるまでの間
に必ずＲＡＭ０７１ Ｋ 書き込ｊれる。
それと同時にフラグ叩はリセットされることとなるので
、フラグ＠がセットされることによる加算器（至）とＲ
ＡＭα”ｈＫよるカウントアツプは一度だけであシ、従
ってカウントミスは生じない。又、フラグ■がセットさ
れていない（リセットされている）場合は、加算雄叫に
入力されたＲ Ａ Ｍ （１７＋のチー タｌｄ 、ソ
（Ｄ ｉ ｉ ＲＡ Ｍ Ｑ７＋に書き込まれることと
なり、この動作はＲＡ Ｍをリフレッシュしているのと
等価である。
、フラグ＠がセットされることによる加算器（至）とＲ
ＡＭα”ｈＫよるカウントアツプは一度だけであシ、従
ってカウントミスは生じない。又、フラグ■がセットさ
れていない（リセットされている）場合は、加算雄叫に
入力されたＲ Ａ Ｍ （１７＋のチー タｌｄ 、ソ
（Ｄ ｉ ｉ ＲＡ Ｍ Ｑ７＋に書き込まれることと
なり、この動作はＲＡ Ｍをリフレッシュしているのと
等価である。
ＲＡＭα７）に書き込まれたカウント結果は、計算が時
分割にて行なわれているため、ＣＫＩ〜ＣＫＬに同期し
ていないこととなるが、時分割にて計算され得られたそ
れぞれのカウント終了信号がＲＡＭα７１から出力され
た後、Ｍ段カクンタ（４１が２Ｍカウント終了パルスを
出力したタイミングを検出し出力するように動作する同
期回路００を用いて、同期回路α０の出力かアクティブ
となったタイミングを時分割プログラマブルカクンク０
９によるカウント終了とすれば、ＣＫ１〜ＣＫＬで表わ
されるそれぞれの入力タロツクに同期した時分割プログ
ラマグル分周期ａ９によるカウント終了信号が得られる
こととなる。
分割にて行なわれているため、ＣＫＩ〜ＣＫＬに同期し
ていないこととなるが、時分割にて計算され得られたそ
れぞれのカウント終了信号がＲＡＭα７１から出力され
た後、Ｍ段カクンタ（４１が２Ｍカウント終了パルスを
出力したタイミングを検出し出力するように動作する同
期回路００を用いて、同期回路α０の出力かアクティブ
となったタイミングを時分割プログラマブルカクンク０
９によるカウント終了とすれば、ＣＫ１〜ＣＫＬで表わ
されるそれぞれの入力タロツクに同期した時分割プログ
ラマグル分周期ａ９によるカウント終了信号が得られる
こととなる。
ＲＡ Ｍ Ｑ７＋に所定のカウント数に対応したイニシ
アル値を書き込むことにより、時分割プログラマブルカ
クンタ（１’ＪＶｉ意図した動作を行なうが、そのデー
タ設定は、’ＲＡＭα７ｊの値が最終値となったあと、
次に７ラグＱＺがセットされるまでの間に行なえばよい
。
アル値を書き込むことにより、時分割プログラマブルカ
クンタ（１’ＪＶｉ意図した動作を行なうが、そのデー
タ設定は、’ＲＡＭα７ｊの値が最終値となったあと、
次に７ラグＱＺがセットされるまでの間に行なえばよい
。
Ｍ段カクンタ（４）と時分割プログラマグルヵクンタα
９によるカウント動作終了のあと、Ｍ段プリセッタプル
カクンタ（６）はカウントを開始し、設定されたカウン
ト数のカウント動作を行なう。
９によるカウント動作終了のあと、Ｍ段プリセッタプル
カクンタ（６）はカウントを開始し、設定されたカウン
ト数のカウント動作を行なう。
第７図は本発明の第２の実施例で、第６図のＭ段カクン
タ＋４１ （！： Ｍ段プリセッタグルヵクンタ（６）
の代りに、Ｍ段プリセッタプルカウンク（７）を使用し
、その動作モードを切り換えて第６図のＭ段カクンタ（
４）とＭ段プリセックゾルヵクンク【６）と同様の動作
を行なうもので、テマルチプレクサ（９１はＭ段ブリセ
ッタズルカクンタ（７）の出力をその動作モードによっ
て振り分けるように動作するもので、時分割プログラマ
ブルカクンタα９の動作は、第６図について説明したの
と同様であるので重複した説明は省略する。
タ＋４１ （！： Ｍ段プリセッタグルヵクンタ（６）
の代りに、Ｍ段プリセッタプルカウンク（７）を使用し
、その動作モードを切り換えて第６図のＭ段カクンタ（
４）とＭ段プリセックゾルヵクンク【６）と同様の動作
を行なうもので、テマルチプレクサ（９１はＭ段ブリセ
ッタズルカクンタ（７）の出力をその動作モードによっ
て振り分けるように動作するもので、時分割プログラマ
ブルカクンタα９の動作は、第６図について説明したの
と同様であるので重複した説明は省略する。
発明の効果
本発明によれば、従来、Ｎ段のブリセッタプルカクンタ
をＬ個使用し、Ｌ種のタロツクを所定数カウントしてい
たものが、Ｍ段のブリセックグルカクンタし個と、時分
割プログラマグルカクンク及びＬ個のデマルチプレクサ
で構成することができ、大幅に素子数を削減することが
できる。又、従来のＮ段プリセッタブルカウンタは、後
段程周期が長くなるのでスタチック構成にする必要があ
ったが、本発明における時分割プログラマグルカクンタ
のＲＡＭは、常時リフレッシュされていると考えられる
ので、ダイナミック構成にすることができ、更に素子数
の削減に効果力（ある。
をＬ個使用し、Ｌ種のタロツクを所定数カウントしてい
たものが、Ｍ段のブリセックグルカクンタし個と、時分
割プログラマグルカクンク及びＬ個のデマルチプレクサ
で構成することができ、大幅に素子数を削減することが
できる。又、従来のＮ段プリセッタブルカウンタは、後
段程周期が長くなるのでスタチック構成にする必要があ
ったが、本発明における時分割プログラマグルカクンタ
のＲＡＭは、常時リフレッシュされていると考えられる
ので、ダイナミック構成にすることができ、更に素子数
の削減に効果力（ある。
又、実施例における時分割プログラマブル分周器タα９
にマイコンを応用してもよいことは言うまでもない。
にマイコンを応用してもよいことは言うまでもない。
本発明は、所定のカクント数が大きく、又カウントされ
るタロツクの種類が多い程、素子数の削減の効果が大き
く、ＬＳＩ内部に複数個のプログラマプルカクンタを構
成する場合などには特にその効果が大である。
るタロツクの種類が多い程、素子数の削減の効果が大き
く、ＬＳＩ内部に複数個のプログラマプルカクンタを構
成する場合などには特にその効果が大である。
第１図は従来のプログラマブル分周器の構成を示す図、
第２図は第１図の動作を説明するためのタイミングチャ
ート、第５図は本発明の基本的な考え方を示す図、＠４
図と第５図はそれぞれ本発明の基礎となる回路を示す図
、第６図は本発明の第１の実施例、第７図は本発明の第
２の実施例、第８図は第６図と第７図の動作を説明する
タイミングチャートである。 （ＩＩ・・・Ｎ段ブリセッタプルカクンク、〔２）・−
・Ｎ入力ナンドグー）、（３）・・・データ設定器、（
４１・・・Ｍ段カクンタ、（５）・−・Ｎ−Ｍ段プリセ
ッタブルカクンタ、＋ｅｌ、（ｙ）・・・Ｍ段プリセッ
クプルカクンタ、（８）、（１２・・・フラグ、（９）
・−・デマルチプレクサ、 （至）・・・同期回路、（
ｌｌｉ、（１３・・・アンドゲート、（１４１・−・オ
アゲート、 α５・−・ラッチ、 （２）・−・加算器
、 α７１・−・ＲＡＭ１０８１・−・マルチプレクサ
、 曲・−・時分割プログラマプルカクンタ、 ■・−
・バス。 代理人の氏名 弁理士 吉崎悦治 ｌｌｉ１図 り 第２図 第６図 第７＠
第２図は第１図の動作を説明するためのタイミングチャ
ート、第５図は本発明の基本的な考え方を示す図、＠４
図と第５図はそれぞれ本発明の基礎となる回路を示す図
、第６図は本発明の第１の実施例、第７図は本発明の第
２の実施例、第８図は第６図と第７図の動作を説明する
タイミングチャートである。 （ＩＩ・・・Ｎ段ブリセッタプルカクンク、〔２）・−
・Ｎ入力ナンドグー）、（３）・・・データ設定器、（
４１・・・Ｍ段カクンタ、（５）・−・Ｎ−Ｍ段プリセ
ッタブルカクンタ、＋ｅｌ、（ｙ）・・・Ｍ段プリセッ
クプルカクンタ、（８）、（１２・・・フラグ、（９）
・−・デマルチプレクサ、 （至）・・・同期回路、（
ｌｌｉ、（１３・・・アンドゲート、（１４１・−・オ
アゲート、 α５・−・ラッチ、 （２）・−・加算器
、 α７１・−・ＲＡＭ１０８１・−・マルチプレクサ
、 曲・−・時分割プログラマプルカクンタ、 ■・−
・バス。 代理人の氏名 弁理士 吉崎悦治 ｌｌｉ１図 り 第２図 第６図 第７＠
Claims (1)
- 【特許請求の範囲】 １、複数のタロツクパルス列をそれぞれカクント割によ
ってそれぞれ所定回数をカウントするプログラマブルな
第２のカウント手段と、前記複数のタロツクパルス列を
所定回数カウントするプログラマブルな粋数個の第うの
カウント手段とを具え、前記第１のカウント手段と第２
のカウント手段によるカウント動作のあと、第３のカウ
ント手段が動作することにより、複数のタロツクパルス
列をそれぞれプログラマブルにカウントすることを特徴
とするプログラマブル分周器。 ２、前記第１０カクント手段の動作をタロツクパルスを
所定回数カウントするプログラマブルな動作に切り換え
制御する制御回路を設けて、第１のカウント手段を前記
第３のカウント手段に兼用し、前記第１のカウント手段
と第２のカウント手段によるカウント動作のあと、第１
のカウント手段の動作をプログラマゾルなカウント動作
に切り換えてカウント動作することにより、複数のタロ
ツクパルス列をそれぞれプログラマブルにカウントする
ことを特徴とする特許請求の範囲第１項記載のプログラ
マブル分周器。 ）、前記第２のカウント手段が複数のアドレスを有する
読み書き可能な記憶手段と、前記記憶手段に記憶される
値から一定値を加減算する演算手段と、前記演算手段を
時分割使用するだめのタイミングを制御する同期手段と
を具備し、これによって複数のカウント動作の時分割多
重を可能とすることを特徴とする特許請求の範囲第１項
記載のプログラマグル分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1684484A JPS60160218A (ja) | 1984-01-30 | 1984-01-30 | プログラマブル分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1684484A JPS60160218A (ja) | 1984-01-30 | 1984-01-30 | プログラマブル分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160218A true JPS60160218A (ja) | 1985-08-21 |
| JPH0467374B2 JPH0467374B2 (ja) | 1992-10-28 |
Family
ID=11927513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1684484A Granted JPS60160218A (ja) | 1984-01-30 | 1984-01-30 | プログラマブル分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160218A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412664A (en) * | 1977-06-30 | 1979-01-30 | Nec Corp | Pulse generating system |
| JPS5738030A (en) * | 1980-08-18 | 1982-03-02 | Toshiba Corp | Counter circuit |
| JPS57148934U (ja) * | 1981-03-13 | 1982-09-18 |
-
1984
- 1984-01-30 JP JP1684484A patent/JPS60160218A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412664A (en) * | 1977-06-30 | 1979-01-30 | Nec Corp | Pulse generating system |
| JPS5738030A (en) * | 1980-08-18 | 1982-03-02 | Toshiba Corp | Counter circuit |
| JPS57148934U (ja) * | 1981-03-13 | 1982-09-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0467374B2 (ja) | 1992-10-28 |
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