JPS5942691A - 信号処理順位制御回路 - Google Patents
信号処理順位制御回路Info
- Publication number
- JPS5942691A JPS5942691A JP57151567A JP15156782A JPS5942691A JP S5942691 A JPS5942691 A JP S5942691A JP 57151567 A JP57151567 A JP 57151567A JP 15156782 A JP15156782 A JP 15156782A JP S5942691 A JPS5942691 A JP S5942691A
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- JP
- Japan
- Prior art keywords
- output
- signal
- control circuit
- circuit
- pulse
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、信号へと信号Ｂを制御回路Ｃに加えたとき
、信号Ａまたは信号Ｂのどちらかを先に取り出すように
制御回路Ｃを動作させる信号処理順位制御回路について
のものである。
、信号Ａまたは信号Ｂのどちらかを先に取り出すように
制御回路Ｃを動作させる信号処理順位制御回路について
のものである。
例えば、ダイリ“ミックＲＡ Ｍては特定の周期でリフ
レッシュ処理をしているが、このリフレッシュ処理とＣ
Ｉ） Ｕからの入出力処理とは時間的にかち合うこきか
ある。しかし、リフレッシュ処理上０１１ Ｕの入出力
処理を同時に進行させることはできＩ、ふいので、どち
らを先に処理させるかを決める制御回路が必要になる。
レッシュ処理をしているが、このリフレッシュ処理とＣ
Ｉ） Ｕからの入出力処理とは時間的にかち合うこきか
ある。しかし、リフレッシュ処理上０１１ Ｕの入出力
処理を同時に進行させることはできＩ、ふいので、どち
らを先に処理させるかを決める制御回路が必要になる。
この発明は、このような場合に信号Ａ１信号Ｂおよび制
御回路Ｃが互いに非同期の関係にある場合でも使用する
ことができる制御回路の提供を目的とする。
御回路Ｃが互いに非同期の関係にある場合でも使用する
ことができる制御回路の提供を目的とする。
以下、図面によりこの発明の詳細な説明する。
まず、この発明による実施例（？η成図を第１図に示す
。図で、１は信号への入力端子、２は信＋３ｎの入力端
子、３は信号Ａの出力端子、４は信号１３の出力端ｒ′
である。
。図で、１は信号への入力端子、２は信＋３ｎの入力端
子、３は信号Ａの出力端子、４は信号１３の出力端ｒ′
である。
信号へを主として制御する回路には１１〜１４のね号を
つけ、信号Ｉ３を主として制御する回路には２１〜２４
の符号をつりているが、１１〜１４と２１へ２４はそれ
ぞれ対応するようになっている。そこで、１１〜１４の
構成を主として説明し、２１〜２４の部分は必要に応じ
て説明することにする。
つけ、信号Ｉ３を主として制御する回路には２１〜２４
の符号をつりているが、１１〜１４と２１へ２４はそれ
ぞれ対応するようになっている。そこで、１１〜１４の
構成を主として説明し、２１〜２４の部分は必要に応じ
て説明することにする。
図の１１は信号Ａを１１．４制御するとともに信号Ａを
一時記憶する人力制御・ラッチ回路、１２は入力制御−
ラッチ回路１１の出力が入力制御・ラッチ回路２１の出
力より先にでたときは入力制御・ラッチ回路１１の出力
を通過させ、人力制御・ラッチ回路１１の出力が入力制
御・ラッチ回路２１の出力より後にでたときは入力制御
・ラッチ回路２１の出力でゲートを１■じるゲー） ｆ
ｌＩ制御回路、１３は出力制御回路、１４は信号Ａの出
力パルス幅を制御する出力パルス幅制御回路である。
一時記憶する人力制御・ラッチ回路、１２は入力制御−
ラッチ回路１１の出力が入力制御・ラッチ回路２１の出
力より先にでたときは入力制御・ラッチ回路１１の出力
を通過させ、人力制御・ラッチ回路１１の出力が入力制
御・ラッチ回路２１の出力より後にでたときは入力制御
・ラッチ回路２１の出力でゲートを１■じるゲー） ｆ
ｌＩ制御回路、１３は出力制御回路、１４は信号Ａの出
力パルス幅を制御する出力パルス幅制御回路である。
第１り１の各回路かこの発明による制御回路Ｃを構成す
る。そして、第１図の各回路を制御するために、次のク
ロックパルスを各回路に加える。ずなわち、信号Ａラッ
チ用のパルスＣＫｏを端子５に加え、信号ＩＩうシヂ用
のパルスＣＫ ＋を端子６に加え、同期用のパルスＣＫ
’ ２を端子７に加える。
る。そして、第１図の各回路を制御するために、次のク
ロックパルスを各回路に加える。ずなわち、信号Ａラッ
チ用のパルスＣＫｏを端子５に加え、信号ＩＩうシヂ用
のパルスＣＫ ＋を端子６に加え、同期用のパルスＣＫ
’ ２を端子７に加える。
次に、第１図に加える各パルスの相関関係を第２図に示
す。第２図アはパルスＣＫ ｏの波形し１て、ＦＡ％り
返し周期はＴ１である。第２図イはパルスＣＫ ＋の波
形図で、パルスＣＫ ｏとパルスＣＫ ＋の時間Ｚ′は
Ｔ２である。第２図つはパルスＣＫ ２の波形図て、パ
ルスＣＫ＋とパルスＣＫ ２ ノ時間差もＴ２にする。
す。第２図アはパルスＣＫ ｏの波形し１て、ＦＡ％り
返し周期はＴ１である。第２図イはパルスＣＫ ＋の波
形図で、パルスＣＫ ｏとパルスＣＫ ＋の時間Ｚ′は
Ｔ２である。第２図つはパルスＣＫ ２の波形図て、パ
ルスＣＫ＋とパルスＣＫ ２ ノ時間差もＴ２にする。
また、パルスＣＫ ＋とパルスＣ１（２の繰り返し周期
もそれぞれＴ＋にする。
もそれぞれＴ＋にする。
次に、第１り１の実施例回路を第３図に示す。第３３図
のフリソプフ「１ツブＩＩＡ・アンド回路１１１１およ
びフリソブフ「ＪツブＩＩＣが第１図の入カニ１−制御
・ラッチ回路１１を構成する。この場合、ソリソブフｒ
ＪジブＩＩＡとアント回路１１１３が人力制御用で、フ
リソプン１ＪノブＩＩＣがラッチ回路用である。
のフリソプフ「１ツブＩＩＡ・アンド回路１１１１およ
びフリソブフ「ＪツブＩＩＣが第１図の入カニ１−制御
・ラッチ回路１１を構成する。この場合、ソリソブフｒ
ＪジブＩＩＡとアント回路１１１３が人力制御用で、フ
リソプン１ＪノブＩＩＣがラッチ回路用である。
ソリツブフロップＩＩＡの出力には、人力信号Ａのパル
ス幅には関係のない出力が得られるようになる。
ス幅には関係のない出力が得られるようになる。
第３図のノア回路１２Ａとノア回路１２Ｉ３か第１図の
ゲート制御回路１２を構成し、第３図のソリツブフロッ
プ１３・ナンド回路Ｉ４が第１図の出力制御回路＋ ３
・出力パルス幅制御回路１４とそれぞれ対応する。
ゲート制御回路１２を構成し、第３図のソリツブフロッ
プ１３・ナンド回路Ｉ４が第１図の出力制御回路＋ ３
・出力パルス幅制御回路１４とそれぞれ対応する。
次に、第３メ１によるタイムチ十−トの−・例を第４図
に示す。第４図のパルスＣＫ Ｏ・ＣＫ ＋・ＣＫ ２
は第２図の関係になっており、第３図の端子５〜。
に示す。第４図のパルスＣＫ Ｏ・ＣＫ ＋・ＣＫ ２
は第２図の関係になっており、第３図の端子５〜。
７にそれぞれ加えられる。
第４図の信号へと信号１３は、それぞれフリソゾフ【１
ツブＩＩＡ、−２１Ａの出力波形を示したもので、信号
へと信号夏３を同時に加えた場合の例である。
ツブＩＩＡ、−２１Ａの出力波形を示したもので、信号
へと信号夏３を同時に加えた場合の例である。
第４図Ｏは第３図のフリソプフＩＩノブＩＩＣの出力波
形で、パルスＣＫ ｏでレベル「ｏ」になり、パルスＣ
Ｋ ＋の２ 番ｒ４のパルスでレベル「１」になる。
形で、パルスＣＫ ｏでレベル「ｏ」になり、パルスＣ
Ｋ ＋の２ 番ｒ４のパルスでレベル「１」になる。
第４図Ｏは第３図のノア回路１２■３の出力波形で、第
４図００反転出力になっている。
４図００反転出力になっている。
第４図Ｏは信号Ａの出力波形で、第４図では信１」Ａか
先に端子３から出ていく。これは、信’ｔＡラッチ用の
最初のパルスＣＫ ｏが出たとき信号Ａはレベル「１」
になっているので、Ｏはレベル「１」になり、反対側の
Φはノア回路１２Ａ・２２１１によりレベル「０」にホ
ールドされるからである。
先に端子３から出ていく。これは、信’ｔＡラッチ用の
最初のパルスＣＫ ｏが出たとき信号Ａはレベル「１」
になっているので、Ｏはレベル「１」になり、反対側の
Φはノア回路１２Ａ・２２１１によりレベル「０」にホ
ールドされるからである。
Ｏの信号への出力パルス幅はり一／ド回路１４の出力と
ノリツブフロップＩＩＣの間にカウンタを接続し、この
カウンタのカウ／ト値を設定しておけば、設定値に応じ
た出力パルス幅にすることかできる。
ノリツブフロップＩＩＣの間にカウンタを接続し、この
カウンタのカウ／ト値を設定しておけば、設定値に応じ
た出力パルス幅にすることかできる。
第４図Ｏは第３図のフリップフロップ２ＩＣの出力波形
で、パルスＣＫ ＋でレベル「０」になる。
で、パルスＣＫ ＋でレベル「０」になる。
第４図■は第３図のノア回路２２Ｂの出力波形で、パル
スＣ夏り蔦の２番目のパルスでレベルｌ’ ｌ Ｊにな
る。
スＣ夏り蔦の２番目のパルスでレベルｌ’ ｌ Ｊにな
る。
第４図○は信号■３の出力波形で、第４図ではイ１＋弓
へかパルスＣＫ ２でレベル「０」になってから（７ｒ
；−）１１の出力か端子４から出ていく。
へかパルスＣＫ ２でレベル「０」になってから（７ｒ
；−）１１の出力か端子４から出ていく。
すなわち、第４図では信号Ａと信号Ｉ＋か同１１−ｆに
制御回路Ｃに入っても、パルスＣＫ ｏ・ＣＫ ＋・Ｃ
Ｒ２と信号Ａ・信号ｉ３のレベル１１」の状儂により、
信号Ａ・信号１３の順に１１゛「動的に出力順位がきめ
られることを示す。
制御回路Ｃに入っても、パルスＣＫ ｏ・ＣＫ ＋・Ｃ
Ｒ２と信号Ａ・信号ｉ３のレベル１１」の状儂により、
信号Ａ・信号１３の順に１１゛「動的に出力順位がきめ
られることを示す。
○の信号Ｂの出力パルス幅も信号Ａと同じ手段で変える
ことができる。
ことができる。
次に、第３図によるタイムチャートの他の例を第５図に
示す。第５図は第４図と同じように信号Ａと信号１３を
同時に加えた場合に、信号口の次に信号Ａがてていく場
合の例である。
示す。第５図は第４図と同じように信号Ａと信号１３を
同時に加えた場合に、信号口の次に信号Ａがてていく場
合の例である。
第５図では、最初のパルスＣＫ ｏか出たとき信号Ａは
レベル「０」であり、最初のパルスＣＫ ＋が出たとき
信号■３はレベル「１」になっている。
レベル「０」であり、最初のパルスＣＫ ＋が出たとき
信号■３はレベル「１」になっている。
このため、ノー初のパルスＣＫ ２てイ、：号■１が端
子４から出ていく。そして、信号１３が次のパルスＣＫ
２てレベル「０」になると、待機していた信１ＪΔか端
子３から出ていくＪ、うになる。
子４から出ていく。そして、信号１３が次のパルスＣＫ
２てレベル「０」になると、待機していた信１ＪΔか端
子３から出ていくＪ、うになる。
第４図と第５図から明らかなように、パルスＣＫ ｏか
出たとき信号式がレベル「１」なら信号式か信ｔ；ＩＩ
よりも先に出ていき、／（ルスＣＫ ｏか出たとき信号
Ａがレベル「０」で／＜ルスＣＫ ＋が出たとき信号＋
３かレベル「１」なら信号ｉ３が信号ＡＪ、りも先に出
ていく・ イ１−：号Ａと信号■３をラノダムに加えた場合でモ、
パルスＣＫ ｏ ’ ＣＫ １のタイミングと信号Δ・
信５ＪＩ３のレベル状態で信号の出力順位は自動的にき
まり、信号Ａまたは信号１３のどちらかが先に出ていき
、信号式と信チＩ３が同１１１１に出ていくことはない
。
出たとき信号式がレベル「１」なら信号式か信ｔ；ＩＩ
よりも先に出ていき、／（ルスＣＫ ｏか出たとき信号
Ａがレベル「０」で／＜ルスＣＫ ＋が出たとき信号＋
３かレベル「１」なら信号ｉ３が信号ＡＪ、りも先に出
ていく・ イ１−：号Ａと信号■３をラノダムに加えた場合でモ、
パルスＣＫ ｏ ’ ＣＫ １のタイミングと信号Δ・
信５ＪＩ３のレベル状態で信号の出力順位は自動的にき
まり、信号Ａまたは信号１３のどちらかが先に出ていき
、信号式と信チＩ３が同１１１１に出ていくことはない
。
１；Ｊ、 Ｊ−のように、この発明によれば信号式と信
号１３をランダノ・に制御回路Ｃに加えても、制ｆＴｌ
＋ １１１ ）＜ルスのタイミングによって信号Ａと信
号１）の先後をきめ、直列的に信号を取り出すととがて
きる。
号１３をランダノ・に制御回路Ｃに加えても、制ｆＴｌ
＋ １１１ ）＜ルスのタイミングによって信号Ａと信
号１）の先後をきめ、直列的に信号を取り出すととがて
きる。
したかって、ｆｉｊ ’；Δと信−）１３の先後を、０
識Ｕずに制御回路Ｃに加えることができる。
識Ｕずに制御回路Ｃに加えることができる。
第１図はこの発明による実施例の描成し１、第２図は第
１図に加える各ノ（ルスの相関１ｙ１係［／！、第３図
は第１図の実施例回路、 第４図は第３図によるタイムチャートの−・例、第５図
は第３図によるタイムチャートの他の例。 １・・・・信号Ａの入力端子、２・・・・・信号１１の
入力端子、３・・・・信号Ａの出力端子、４・・・・・
・信号＋１の出力端子、５・・・・・・信号Ａラッチ川
パルスＣＫ ｏの入力端子、６・・・・・・信号Ｉ３ラ
ッチ用パルスＣＫ ＋の入力端子、７・・・・・同１ｕ
ｌｌ用パルスＣＫ ２の入力端子、１１・・・・・人力
制御・ラッチ回路、１２・・・・・ゲート制御回路、１
３・・・・・・出力制御回路、１４・・・・・出力パル
ス幅制御回路、２１・・・・・入力制御・ラッチ回路、
２２・・・・・・ゲート制御回路、２３・・・・・・出
力１１．制御回路、２４・・・・・出力パルス幅制御回
路。 代理人 弁理士 小俣欽司
１図に加える各ノ（ルスの相関１ｙ１係［／！、第３図
は第１図の実施例回路、 第４図は第３図によるタイムチャートの−・例、第５図
は第３図によるタイムチャートの他の例。 １・・・・信号Ａの入力端子、２・・・・・信号１１の
入力端子、３・・・・信号Ａの出力端子、４・・・・・
・信号＋１の出力端子、５・・・・・・信号Ａラッチ川
パルスＣＫ ｏの入力端子、６・・・・・・信号Ｉ３ラ
ッチ用パルスＣＫ ＋の入力端子、７・・・・・同１ｕ
ｌｌ用パルスＣＫ ２の入力端子、１１・・・・・人力
制御・ラッチ回路、１２・・・・・ゲート制御回路、１
３・・・・・・出力制御回路、１４・・・・・出力パル
ス幅制御回路、２１・・・・・入力制御・ラッチ回路、
２２・・・・・・ゲート制御回路、２３・・・・・・出
力１１．制御回路、２４・・・・・出力パルス幅制御回
路。 代理人 弁理士 小俣欽司
Claims (1)
- １．１４−いに非同期の関係にある信号Ａ１信号１３お
Ｊ、び制御回路Ｃで、信号へと信号１３をｉｌ、＋＋御
回路Ｃに加えたとき、信号Ａまたは信号１３のどちらか
を先に取り出すように制御回路Ｃを動作させるイ５弓処
理順位制御回路において、 信号Ａを制御するとともに信号へを一時記憶する人力制
御拳うソヂ回路（１１）と、 信５；ｌ（を制御するとともに信号■３を−・暗記ｔα
する人力制御・ラッチ回路（２１）と、 人力制御傘ラッチ回路（１１）の出力と入力制御−ラッ
チ回路（２１）の出力を入力とするゲート制御回路（１
２）と、 人力制御拳ラッチ回路（１１）の出力と入力制御φラッ
チ回路（２１）の出力を人力とするゲート制御回路（２
２）と、 ゲート制御回路（１２）の出力を人力とする出力制御回
路（Ｉ３）と、 ゲート制御回路（２２）の出力を人力とする出力制御回
路（２３）き、 信号Ａの出力パルス幅を制御する出力パルス幅制御回路
（１４）と、 信号１３の出力パルス幅を制御する出力パルス幅制御回
路（２４）とて制御回路Ｃ７１−構成し、信号Ａラッチ
用のパルスＣＫ ｏを人力制御ｅラッチ回路（１１）と
出力パルス幅制御回路（２４）に加え、信号１３ラツヂ
川のパルスＣＫ ＋を入力制御・ラッチ回路（２１）と
出力パルス幅制御回路（１４）に加え、出力同期用のパ
ルスＣＫ ２を出力１１１Ｉ＋御回路（１３）と出力制
御回路（２３）に加え、 人力制御・ランチ回路（ＩＩ）の出力が人力制御脅うノ
ヂ回路（２１）の出力より先にでたときはゲート制御回
路（２２）のゲートを閉じ、 入力制御・ラッチ回路（２１）の出力か入力制御・ラッ
チ回路（１１）の出力より先にてたときはゲート制御回
路（１２）のゲー１を閉じることを特徴とする信号処理
順位制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151567A JPS5942691A (ja) | 1982-08-31 | 1982-08-31 | 信号処理順位制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151567A JPS5942691A (ja) | 1982-08-31 | 1982-08-31 | 信号処理順位制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5942691A true JPS5942691A (ja) | 1984-03-09 |
| JPH028398B2 JPH028398B2 (ja) | 1990-02-23 |
Family
ID=15521347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57151567A Granted JPS5942691A (ja) | 1982-08-31 | 1982-08-31 | 信号処理順位制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5942691A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222340A (ja) * | 1986-03-25 | 1987-09-30 | Toshiba Corp | デユアル・ポ−ト・メモリ |
-
1982
- 1982-08-31 JP JP57151567A patent/JPS5942691A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222340A (ja) * | 1986-03-25 | 1987-09-30 | Toshiba Corp | デユアル・ポ−ト・メモリ |
| JPH0568795B2 (ja) * | 1986-03-25 | 1993-09-29 | Tokyo Shibaura Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH028398B2 (ja) | 1990-02-23 |
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