JPS60263530A - 直列デ−タ転送回路 - Google Patents
直列デ−タ転送回路Info
- Publication number
- JPS60263530A JPS60263530A JP60056472A JP5647285A JPS60263530A JP S60263530 A JPS60263530 A JP S60263530A JP 60056472 A JP60056472 A JP 60056472A JP 5647285 A JP5647285 A JP 5647285A JP S60263530 A JPS60263530 A JP S60263530A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- reset
- circuit
- shift
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Pulse Circuits (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は１段シフトレジスタからなる直列データ転送回
路の改良に関するものであシ、特にカウント機能を備え
た回路に関するものである。
路の改良に関するものであシ、特にカウント機能を備え
た回路に関するものである。
〈従来技術〉
入力データに対して、これをｎクロック期間遅延させた
出力信号を形成する回路として、従来から１段シフトレ
ジスタが広く用いられている。この種の回路はｎ段のシ
フトレジスタが用いられているにも拘わらず、入力デー
タを転送する機能のみを果しているに過きす、回路を構
成しているシフトレジスタ等の機能が充分に活用されて
いるとはいい難かった。
出力信号を形成する回路として、従来から１段シフトレ
ジスタが広く用いられている。この種の回路はｎ段のシ
フトレジスタが用いられているにも拘わらず、入力デー
タを転送する機能のみを果しているに過きす、回路を構
成しているシフトレジスタ等の機能が充分に活用されて
いるとはいい難かった。
〈発明の目的〉
本発明は上記従来回路の問題点に鑑みてなされたもので
、簡単な構成を付加することによって自動カウント機能
を具備することができる直列データ転送回路を提供する
。
、簡単な構成を付加することによって自動カウント機能
を具備することができる直列データ転送回路を提供する
。
〈実施例〉
第１図（ａ）は本発明による一実施例を示す回路ブロッ
ク図、同図（ｂ）は同実施例の動作を説明するためのタ
イミングチャートである。
ク図、同図（ｂ）は同実施例の動作を説明するためのタ
イミングチャートである。
″直列入力データＸを転送するためのｎ段シフトレジメ
タＳ ｉ ” Ｓ ｎが設けられると共に、最終シフト
レジスタＳｎには、その出力信号が与えられた（ ｎ＋
１ ）個目のシフトシジスタＳｎ十ｔが接続され、該シ
フトレジスタＳｎ＋１の出力信号Ｑはカウント完了信号
Ｙとし七導出される。
タＳ ｉ ” Ｓ ｎが設けられると共に、最終シフト
レジスタＳｎには、その出力信号が与えられた（ ｎ＋
１ ）個目のシフトシジスタＳｎ十ｔが接続され、該シ
フトレジスタＳｎ＋１の出力信号Ｑはカウント完了信号
Ｙとし七導出される。
ここで上記ｎ＋１段シフトレジスタ５ｓ−８ｎ＋ｚは、
第２シフトレジスタＳ２がプリセット端子を備え、第１
リセツト信号Ｒ１によって制御されるプリセット機能を
具備し、第３シフトレジスタＳ３乃至第ｎシフトレジス
タＳｎがリセット端子を備え、上記第１リセツト信号Ｒ
１によって制御されるリセット端子を具備して構成され
ている。また付加すれたｎ＋１シフトレジスタＳｎ＋１
はリセット端子が設けられて、第２リセツト信号Ｒ２に
よってカウント完了信号Ｙをリセットする０上記構成か
らなる回路において、第１シフトレジスタＳ１の入力端
には直列データＸが入力されて、従来のデータ転送回路
と同様にシフトクロックφに同期して順次データの転送
が実行される０次に上記回路における自動カウント機能
について説明する。第２リセツト信号Ｒ２及び第１リセ
ツト信号Ｒ１がシフトクロックφに同期して順次与えら
れることによシ、第ｎ＋１シフトレジスタＳｎ＋１のカ
ウント内容がリセットされると共に、第３乃至第ｎ ＋
１シフトレジスタＳ３〜Ｓｎ＋ｔはリセット、即ち０
”に設定され、第２シフトレジスタＳ２はプリセット、
即ち１″に設定される。リセット動作の後、ｎ千１段シ
フトレジメタＳｌ〜Ｓｎ＋１はシフトクロックφを受け
付け、第１シフトレジスタＳ１は直列データＸを取り込
んでシフトクロックφに同期してデータのシフト動作を
実行する０該シフト動作に連動して、上記リセット時に
第２乃至第ｎ＋１シフトレジスタ８２〜Ｓｎ＋ｔに設定
されたデータも同時にシフトされる。ｎ個のデー、夕が
順次入力された時点で、第ｎ＋１シフトレジスタＳＨ＋
ｉには上記第２リセツト信号Ｒ２にょろりセット処理後
初めて１＃が設定され、ｎ個のデータ取シ込み或いはｎ
個のシフトクロックφを計数したことを検出する０即ち
第ｎ＋１シフトレジスタの出力信号Ｑをカウント完了信
号Ｙとして検出することによって、データ転送のための
シフトレジスタを用いてｎ個のデータ取り込み或いはｎ
個のシフトクロックφを検知することができる。
第２シフトレジスタＳ２がプリセット端子を備え、第１
リセツト信号Ｒ１によって制御されるプリセット機能を
具備し、第３シフトレジスタＳ３乃至第ｎシフトレジス
タＳｎがリセット端子を備え、上記第１リセツト信号Ｒ
１によって制御されるリセット端子を具備して構成され
ている。また付加すれたｎ＋１シフトレジスタＳｎ＋１
はリセット端子が設けられて、第２リセツト信号Ｒ２に
よってカウント完了信号Ｙをリセットする０上記構成か
らなる回路において、第１シフトレジスタＳ１の入力端
には直列データＸが入力されて、従来のデータ転送回路
と同様にシフトクロックφに同期して順次データの転送
が実行される０次に上記回路における自動カウント機能
について説明する。第２リセツト信号Ｒ２及び第１リセ
ツト信号Ｒ１がシフトクロックφに同期して順次与えら
れることによシ、第ｎ＋１シフトレジスタＳｎ＋１のカ
ウント内容がリセットされると共に、第３乃至第ｎ ＋
１シフトレジスタＳ３〜Ｓｎ＋ｔはリセット、即ち０
”に設定され、第２シフトレジスタＳ２はプリセット、
即ち１″に設定される。リセット動作の後、ｎ千１段シ
フトレジメタＳｌ〜Ｓｎ＋１はシフトクロックφを受け
付け、第１シフトレジスタＳ１は直列データＸを取り込
んでシフトクロックφに同期してデータのシフト動作を
実行する０該シフト動作に連動して、上記リセット時に
第２乃至第ｎ＋１シフトレジスタ８２〜Ｓｎ＋ｔに設定
されたデータも同時にシフトされる。ｎ個のデー、夕が
順次入力された時点で、第ｎ＋１シフトレジスタＳＨ＋
ｉには上記第２リセツト信号Ｒ２にょろりセット処理後
初めて１＃が設定され、ｎ個のデータ取シ込み或いはｎ
個のシフトクロックφを計数したことを検出する０即ち
第ｎ＋１シフトレジスタの出力信号Ｑをカウント完了信
号Ｙとして検出することによって、データ転送のための
シフトレジスタを用いてｎ個のデータ取り込み或いはｎ
個のシフトクロックφを検知することができる。
カウント完了信号Ｙによシフトクロックφを非アクティ
ブに固定し、ｎ＋１個目以降のデータのシフトレジスタ
への入力を禁止する。
ブに固定し、ｎ＋１個目以降のデータのシフトレジスタ
への入力を禁止する。
尚上記回路におりて、シフトレジスタのセット／リセッ
ト機能を入れかえても同等の機能をもたせることができ
る。
ト機能を入れかえても同等の機能をもたせることができ
る。
第２図は本発明による他の実施例を示す回路ブロック図
で、シフトレジスタに入力された直列データを並列に出
力させることができる実施例を示す。本実施例は、前記
実施例と同様にｎ段シフトレジスタ８１〜Ｓｎにｎ＋１
個目のシフトレジスタＳｎ＋１が付加され、第ｎ＋１シ
フトレジスタＳｎ＋１からカウント完了信号Ｙが出力さ
れる。入力された直列データＸを並列に導出するため、
第１乃至第ｎシフトレジスタＳ ｌ−Ｓ ｎの各出力端
にはランチ回路Ｌ Ｌ−Ｌ ｎが接続され、ラッチパル
スＬによって夫々対応シフトレジスタの内容をラッチし
、出力信号Ｑ１〜Ｑｎを導出する。
で、シフトレジスタに入力された直列データを並列に出
力させることができる実施例を示す。本実施例は、前記
実施例と同様にｎ段シフトレジスタ８１〜Ｓｎにｎ＋１
個目のシフトレジスタＳｎ＋１が付加され、第ｎ＋１シ
フトレジスタＳｎ＋１からカウント完了信号Ｙが出力さ
れる。入力された直列データＸを並列に導出するため、
第１乃至第ｎシフトレジスタＳ ｌ−Ｓ ｎの各出力端
にはランチ回路Ｌ Ｌ−Ｌ ｎが接続され、ラッチパル
スＬによって夫々対応シフトレジスタの内容をラッチし
、出力信号Ｑ１〜Ｑｎを導出する。
上記ランチパルスＬはラッチ回路Ｌｌ−Ｌｎに与えられ
ると共に前記実施例の第２リセツト信号として第ｎ＋１
シフトレジスタＳｎ＋１のリセット端子に与えられてい
る。
ると共に前記実施例の第２リセツト信号として第ｎ＋１
シフトレジスタＳｎ＋１のリセット端子に与えられてい
る。
本実施例ではシフトレジスタによる計数動作をカウント
完了信号Ｙによって非アクテイブ状態に固定するためア
ンドゲートＧが設けられ、第ｎ＋１シフトレジスタＳｎ
＋１のＱ出力を与えてシフトクロックφの入力を規制す
る。
完了信号Ｙによって非アクテイブ状態に固定するためア
ンドゲートＧが設けられ、第ｎ＋１シフトレジスタＳｎ
＋１のＱ出力を与えてシフトクロックφの入力を規制す
る。
第３図は本発明による更に他の実施例を示す回路ブロッ
ク図で、各シフトレジスタ８１〜Ｓｎ＋１の出力が与え
られたデコーダ回路及びランチ回路Ｗが設けられ、前記
実施例と同様に直列データＸの入力に対してカウント動
作を実行し、カウント完１後シフトレジスタＳ＋”ＳＨ
の出力の全て、或いはその一部を回路Ｗに入力すること
Ｋよりデコードしてに個のデコード出力を形成し、カウ
ント完了信号Ｙ或いは適当なラッチ信号によシ出力信号
Ｑ＋＝Ｑｎを導出する。
ク図で、各シフトレジスタ８１〜Ｓｎ＋１の出力が与え
られたデコーダ回路及びランチ回路Ｗが設けられ、前記
実施例と同様に直列データＸの入力に対してカウント動
作を実行し、カウント完１後シフトレジスタＳ＋”ＳＨ
の出力の全て、或いはその一部を回路Ｗに入力すること
Ｋよりデコードしてに個のデコード出力を形成し、カウ
ント完了信号Ｙ或いは適当なラッチ信号によシ出力信号
Ｑ＋＝Ｑｎを導出する。
第４図（ａ）は本発明の応用例を示すブロック図で、前
記実施例のカウント機能を備え苑直列データ転送回路を
含む単位回路Ｃｉを複数個（ｉ＝１〜ｍ）従属接続して
構成した回路である。即ち各単位回路Ｃｉは、第４図（
ｂ）に示す如く前記実施例に示したｎ＋１段シフトレジ
スタからなる直列データ転送回路Ａと、該データ転送回
路Ａにリセクト信号等の各種制御信号を入力するための
制御回路Ｂ１データ転送回路のカウント完了信号Ｙが与
えられたＲＳフリップフロップＦｌ及びＤフリップフロ
ップＦ２を含んで構成され、出力部にクリップフロップ
Ｆ２の出力信号の反転信号とカウント完了信号Ｙが入力
されたアントゲ−）Ｇｏが設けられている。
記実施例のカウント機能を備え苑直列データ転送回路を
含む単位回路Ｃｉを複数個（ｉ＝１〜ｍ）従属接続して
構成した回路である。即ち各単位回路Ｃｉは、第４図（
ｂ）に示す如く前記実施例に示したｎ＋１段シフトレジ
スタからなる直列データ転送回路Ａと、該データ転送回
路Ａにリセクト信号等の各種制御信号を入力するための
制御回路Ｂ１データ転送回路のカウント完了信号Ｙが与
えられたＲＳフリップフロップＦｌ及びＤフリップフロ
ップＦ２を含んで構成され、出力部にクリップフロップ
Ｆ２の出力信号の反転信号とカウント完了信号Ｙが入力
されたアントゲ−）Ｇｏが設けられている。
上記構成からなる単位回路Ｃｉは例えば１つの半導体素
子に集積化され、該集積半導体素子を従属接続すること
によって、複数段の単位回路ｃｌ〜Ｃｍを備えたカウン
ト機能付きデータ転送回路を構成し得る。
子に集積化され、該集積半導体素子を従属接続すること
によって、複数段の単位回路ｃｌ〜Ｃｍを備えたカウン
ト機能付きデータ転送回路を構成し得る。
従属接続された複数の単位回路Ｃ１（ｉ＝１〜ｎ）は、
共通のシフブトクロックφで制御されると共に直列デー
タが各単す回路Ｃｔ−Ｃｒｎに共通に入力され、外部チ
ップセレクト信号Ｔがｉ１１単回路Ｃ＋のＥＩピンに与
えられ、該チップセレクト信号Ｔは上記ＲＳ ７ Ｉ）
、プフロップＦ１をセット状態忙し、第２単位回路Ｃ
２以降の回路ＣｉにおけるＥＩピンに与えられる外部チ
ップセレクト信号は前段単位回路Ｃ； 、のアンドゲー
トＧｏから出力された信号ＥＯが与えられ、各単位回路
Ｃｉにおいて前段アンドゲートの出力信号Ｅｏが用いら
れたチップセレクト信号があれば各単位回路内のＲ８７
リソプ７０ノブＦＩはセットされ、制御回路Ｂを動作さ
せて直列データＸ及びシフトクロックφが取り込まれる
。これによｐ単位回路内のシフトレジスタはカウント動
作を実行し、所定のカウント完了後ＲＳフリップフロッ
プＦ１はリセットされて、単位回路内のシフトクロック
は動作を停止する。カウント完了信号Ｙによシその後Ｄ
クリップフロップＦ２が動作し、アントゲ−）Ｇ。
共通のシフブトクロックφで制御されると共に直列デー
タが各単す回路Ｃｔ−Ｃｒｎに共通に入力され、外部チ
ップセレクト信号Ｔがｉ１１単回路Ｃ＋のＥＩピンに与
えられ、該チップセレクト信号Ｔは上記ＲＳ ７ Ｉ）
、プフロップＦ１をセット状態忙し、第２単位回路Ｃ
２以降の回路ＣｉにおけるＥＩピンに与えられる外部チ
ップセレクト信号は前段単位回路Ｃ； 、のアンドゲー
トＧｏから出力された信号ＥＯが与えられ、各単位回路
Ｃｉにおいて前段アンドゲートの出力信号Ｅｏが用いら
れたチップセレクト信号があれば各単位回路内のＲ８７
リソプ７０ノブＦＩはセットされ、制御回路Ｂを動作さ
せて直列データＸ及びシフトクロックφが取り込まれる
。これによｐ単位回路内のシフトレジスタはカウント動
作を実行し、所定のカウント完了後ＲＳフリップフロッ
プＦ１はリセットされて、単位回路内のシフトクロック
は動作を停止する。カウント完了信号Ｙによシその後Ｄ
クリップフロップＦ２が動作し、アントゲ−）Ｇ。
を介してシフトクロックφの１周期幅に相当するパルス
信号ＥＯを次段の単位回路に対するチップセレクト信号
として出力する。単位回路Ｃｉの出力パルス信号Ｅｏは
次段の単位回路Ｃ１＋１のＥＩピンに与えられているた
め、続いて単位回路Ｃｉ＋ｔにおいても同様のカウント
動作を実行する。初段単位回路Ｃ１から最終段単位回路
Ｃｒｒ＋４で順次同様の動作を実行した後全体の動作は
完了する。
信号ＥＯを次段の単位回路に対するチップセレクト信号
として出力する。単位回路Ｃｉの出力パルス信号Ｅｏは
次段の単位回路Ｃ１＋１のＥＩピンに与えられているた
め、続いて単位回路Ｃｉ＋ｔにおいても同様のカウント
動作を実行する。初段単位回路Ｃ１から最終段単位回路
Ｃｒｒ＋４で順次同様の動作を実行した後全体の動作は
完了する。
ここで上記シフトレジスタ等の回路をＣＭＯＳトランジ
スタによって構成することによシ、直列データが入力さ
れているｍ個の単位回路に対しそ、１個だけが動作する
ことになり、動作している期間が短縮されて消費電力が
低減される。
スタによって構成することによシ、直列データが入力さ
れているｍ個の単位回路に対しそ、１個だけが動作する
ことになり、動作している期間が短縮されて消費電力が
低減される。
〈発明の効果〉
以上本発明によれば、データ転送のためのシフトレジス
タを有効に活用してカウント機能を得ることができ、直
列データ転送回路の機能を高めることができ、同回路の
応用範囲を拡大することができる。
タを有効に活用してカウント機能を得ることができ、直
列データ転送回路の機能を高めることができ、同回路の
応用範囲を拡大することができる。
第１図（ａＸｂ）は本発明による一実施例を示す回路ブ
ロック図及び同実施例の動作説明に供するタイミ・ング
チャート、第２図及び第３図は本発明による他の実施例
を示す回路ブロック図、第４図（ａ）は本発明の応用例
を示すブロック図、第４図（ｂ）は同応用例の要部ブロ
ック図である。 ８１〜Ｓｎ＋１＝シフトレジスタ、Ｒ１＋ Ｒ２：リセ
ノト信号、φ：シフトクロック。
ロック図及び同実施例の動作説明に供するタイミ・ング
チャート、第２図及び第３図は本発明による他の実施例
を示す回路ブロック図、第４図（ａ）は本発明の応用例
を示すブロック図、第４図（ｂ）は同応用例の要部ブロ
ック図である。 ８１〜Ｓｎ＋１＝シフトレジスタ、Ｒ１＋ Ｒ２：リセ
ノト信号、φ：シフトクロック。
Claims (1)
- 【特許請求の範囲】 １）入力データを順次移動させるための１段シフトレジ
スタからなるデータ転送回路において、第ｎシフトレジ
スタの出力端にｎ＋１個目となるシフトレジスタを接続
し、第２シフトレジスタはリセット信号でプリセットさ
れ、第３乃至第ｎシフトレジスタはリセット信号でリセ
ットされる各端子を備えて形成され、上記第ｎ＋１シフ
トレジスタはリセット信号でリセットされる端子を備え
てなシ、第ｎ＋１シフトレジスタの出力を検知してカウ
ント出力を形成することを特徴とする直列データ転送回
路。 ２）前記１段シフトレジスタは各シフトレジスタの出力
端にランチ回路を備えてなり、シフトレジスタの内容を
並列に出力することを特徴とする特許請求の範囲第１項
記載の直列データ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056472A JPS60263530A (ja) | 1985-03-20 | 1985-03-20 | 直列デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056472A JPS60263530A (ja) | 1985-03-20 | 1985-03-20 | 直列デ−タ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263530A true JPS60263530A (ja) | 1985-12-27 |
Family
ID=13028044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056472A Pending JPS60263530A (ja) | 1985-03-20 | 1985-03-20 | 直列デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106895760A (zh) * | 2017-03-06 | 2017-06-27 | 安徽悦众车身装备有限公司 | 一种方向盘安全气囊安装位置的检测机构 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5275140A (en) * | 1975-12-19 | 1977-06-23 | Hitachi Ltd | Series-parallel conversion circuit |
| JPS5851616A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 直並列変換方式 |
-
1985
- 1985-03-20 JP JP60056472A patent/JPS60263530A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5275140A (en) * | 1975-12-19 | 1977-06-23 | Hitachi Ltd | Series-parallel conversion circuit |
| JPS5851616A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 直並列変換方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106895760A (zh) * | 2017-03-06 | 2017-06-27 | 安徽悦众车身装备有限公司 | 一种方向盘安全气囊安装位置的检测机构 |
| CN106895760B (zh) * | 2017-03-06 | 2019-03-29 | 宣城徽目智能科技有限公司 | 一种方向盘安全气囊安装位置的检测机构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0378718B2 (ja) | ||
| JPH0391188A (ja) | Ｆｉｆｏメモリ | |
| US5359636A (en) | Register control circuit for initialization of registers | |
| JPH01132980A (ja) | テスト機能付電子回路装置 | |
| JPS60263530A (ja) | 直列デ−タ転送回路 | |
| GB2050018A (en) | Shift register | |
| JPH05333808A (ja) | 表示駆動回路 | |
| JP4214610B2 (ja) | テスト回路 | |
| JPS61154221A (ja) | 多数決回路 | |
| JPH0334617A (ja) | フリップフロップ回路 | |
| JP2690516B2 (ja) | リングカウンタ | |
| JP2514989B2 (ja) | 順序回路 | |
| JPS6224880B2 (ja) | ||
| JPH01310467A (ja) | ディジタル信号処理回路 | |
| JPH09147594A (ja) | シフトレジスタ回路 | |
| SU769631A1 (ru) | Ячейка пам ти дл регистра сдвига | |
| JPS6137718B2 (ja) | ||
| JPS63287109A (ja) | タイミング発生回路 | |
| JP2565189B2 (ja) | 信号処理回路 | |
| JPS61126821A (ja) | ロジツクｌｓｉ回路 | |
| JPS63312722A (ja) | デジタル回路 | |
| JPH0690265B2 (ja) | テスト回路 | |
| JPH054052U (ja) | Ｉｃ試験装置の波形制御回路 | |
| JPH05128898A (ja) | 半導体記憶装置 | |
| JP2001016189A (ja) | クロック乗せ替え回路 |