JPS589436A - 位相同期発振器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、電圧制御発振器の発振周波数が、・基準入力
信号周波数の整数倍とならない場合の位相同期発振器に
関するものである。

一般的な位相同期発振器は第１図に示す様に、電圧制御
発振器３の出力は、周波数変換回路４により、入力端子
に入力される基準入力信号と等しい周波数に変換され、
位相比較器１に同時に印加される。ここで、電圧制御発
振器３の出力周波数が、基準入力信号のそれの整数倍と
なっていれば、周波数変換回路４は、単純な分周回路に
よって構成される。位相比較器１は２つの入力信号の位
相差に比例した信号を発生し、ループフィルター２はこ
の信号から不用な高周波成分を除去した制御信号を電圧
制御発振器に与え、電圧制御発振器の周波数を変化させ
、位相同期発振器を構成している。

従来の位相同期発振器に於て、出力周波数が、基準入力
周波数の整数倍とならない場合は、周波数変換回路４を
分周回路およびてい倍回路によって構成する方法や、分
周比を外部から制御できる第１の分周回路と、第１の分
周回路の分局比を周期的に変化させるだめの第２の分周
回路を用い、単位時間当りの出力パルス数が基準入力信
号のパルス数と等しくなる様な非等周期分周回路によっ
て構成する方法がある。

しかしながら、前者は、一般に任意のてい倍器を実現す
ることが極めて困難であるという欠点の他、構成が複雑
で素子数か多り、リアクタンス素子や遅延素子の様な素
子を必要とし、ＩＣとして一体化しにくい等の欠点を有
していた。又、後者の場合、簡単な非等同期分周回路に
よって得られる出力信号には非常に大きな不用位相変動
が重畳されるため、所望の位相同期発振器の特性に著し
い制約をあたえる欠点があった。また、出力信号の不用
な位相変動を小さくするためには、前記第１の分周回路
の分周比を極めて、複粒な周期性をもたせて変化させる
必要があり、そのため、前記第２の分周回路の分周比も
変化させる必要が生じ、第２の分周回路の分周比を制御
するための第３゜第４−ｍ−の分周回路を必要するなど
、一般に非常に複雑な回路構成となる欠点を有していた
。さらに、基準入力信号又は電圧制御発振器の出力周波
数がわずかに変った場合でも、上記の複雑な回路構成を
まったく作り直す必要があった。

１例として、出力周波数６３１２Ｈ２、基準入力周波数
５１２Ｈｚの場合について述べる。この場合の周波数変
換回路は、２５６／２６３を行なう第１の分周器と、そ
の出力に１／１２を行なう第２０分周器により実現され
る。ここで、第１の分周器は単位時間の入力パルス３６
個に対し、２５６個の出力パルスを発生するもので、具
体的には、２６３個の入力パルスから、７個（２６３−
２５６）のパルスを除去する回路である。この場合、連
続した７個のパルスを除去する方法が一般に最も回路構
成が簡単になる。

しかしながら、この種にして得られた出力信号には、極
めて大きな位相変動があり、位相同期発振器の特性に大
きな制約をあたえてしまうため、除去する７個のパルス
を２６３個の入力パルスの中から、できる限り均等に選
び、位相変動を小さくする必要がある。

第２図は、上記の条件を考慮した前記第１０分周器の具
体的な回路構成図で、入力パルス３７個につき、１個の
パルスを除去する動作を４回、入力パルス３６個につき
１個のパルスを除去する動作を３回行なう場合を示して
いる。ｌ／３６又は１／３７を行なう分局器で、１／７
分周器４３の（１／７分周器）、４２は分周器４１の出
力信号により入力信号中のパルスを除去するためのゲー
ト（一般には論理回路）である。いま、分周器４１を分
周器４３の出力が奇数のとき、１／３７を、偶数のとき
１／３６を行なう様にすれば、入力信号のパルス３７個
につき１個のパルスを除去する動作と、同３６個から１
個のパルスを除去する動作を、７回を周期として交互Ｋ
＜Ｄ返し、単位時間当り、前者を４回、後者を３回行な
い、当初の目的であった２５６／２６３を実現している
。

へ５− 又、本説明は、比較的簡単に構成できる場合を示したも
のであり、例えば前例で、２５４／２６３を行なおうと
すると、回路構成は、さらに複雑になり、特に、第２図
の分局器４３を複雑にするか、分局器４１をｌ／ｎ−１
１１／ｎ　ｌ　１／ｎ＋１の様に、三つ以上の分周比を
選択可能にする必要が生じ、さらに複雑化してしまう。

以上説明した様に、従来技術により構成すると回路構成
が複雑で、特殊な分局器を多数必要とする。

本発明の目的は単純な分周回路、固定記憶回路およびゲ
ート回路を用いた簡単な構成により、従来の欠点を除去
し、ＩＣとして一体化することも容易な位相同期発振器
を提供することにある。

本発明は、電圧制御発振器と、前記電圧制御発振器の出
力周波数を基準入力信号周波数と前記電圧制御発振器の
出力周波数との公約数まで分局する分局器と、前記分周
器出力によってアトジスが決定される固定記憶回路と、
前記固定記憶回路の出力を一方の入力とし、前記電圧制
御発振器の出６− 力パルスの中から所定のパルスを除去するだめの論理回
路と、基準入力信号と前記論理回路の出力信号の位相差
に比例した信号を発生する位相比較器と、前記位相比較
器の出力信号から不用な高周波成分を抑圧し前記電圧制
御発振器に制両信号として与えるループフィルターとを
有することを特徴とする位相同期発振器である。

以下、図面を参照して詳細に薄明する。第３図は本発明
の一実施例を示すブロック図であり、第４図は本発明の
詳細な説明するための波形図である。第３図に於て、Ａ
は基準信号の入力端イ、３は発振周波数を外部から制御
できる電圧制御発振器であり、Ｂはその出力端子である
。４００は前記電圧制御発振器の出力周波数を、基準入
力信号周波数と電圧制御発振器３の出力周波数との公約
数まで分周する分周回路で、一般には最大公約数まで分
局できれば良い。５００は前記分周回路４００の出力が
アドレスに接続された固定記憶回路であり、この出力は
ゲート回路６００の一方の入力に接続され、他方の入力
には電圧制御発振器３の出力が接続されている。ゲート
回路６００の出力信号と基準入力信号は、ともに位相比
較器１に加えられ、２つの信号の位相差に比例した信号
が作うれ、ループフィルター２によって不用な高周波成
分が抑圧されて電圧制御発振器の制御信号となる。

第４図に於て、８０１は基準入力信号を、８０２は電圧
制御発振器の出力を示している。基準入力信号８０１と
、電圧制御発振器の出力信号８０２との位相差は、両者
周波数の最大公約数の逆数に等しい周期を持っているた
め、両者の任意のパルス間の位相差は、−意に決まって
いる。また、前記分周器４００は電圧制御発振器３の出
力により駆動され、上記の最大公約数まで分周するから
、その出力を前記固定記憶回路５００のアドレスに加え
れば、前記電圧制御発振器３の出力パルスの各々に対応
した固定記憶回路の出力を得ることが出来る。従って、
固定記憶回路５００に記憶させる内容を適当に決め、こ
の出力でゲート回路６００を制御すれば、電圧制御発振
器の出力パルスの中から、任意のパルスだけを選択する
ことができる。

いま、位相比較器１の比較動作が、相方の信号の立ち上
がり点で行なわれるとすると、ゲート回路６００が、電
圧制御発振器３の出力パルスの中から、入力信号の立ち
上がり点と時間的に最も近い位置に、その立ち上が９点
を持つパルスを選択する様に、固定記憶回路の内容を決
めれば、位相比較器に加える信号の不用な位相変動の振
幅を最小とすることが出来る。この時の、不用位相変動
振幅は、電圧制御発振器の発振周期の１／２以下である
ことは、い壕までの説明から明らかである。

第４図に於て、電圧制御発振器出力波形８０２のうち、
斜線で示すパルスは、基準入力信号の立ち上がり点に最
も近い立ち上がり点をもつパルスを示している。又、８
０３は上記パルスを選択するだめの固定記憶回路５００
の出力を示し、８０４はゲート回路６００によって選択
さノ１だパルスを示しており、位相比較器の一方の入力
となっている。

以上の説明から明らかな様に、本発明によれば、マへ９
− 簡単な回路構成により、位相比較器に加える電圧制御発
振器側の信号の不用位相変動成分を最小とすることがで
き、位相同期発振器の特性上の制約が大きく改善できる
効果がある。又、基準入力信号及び電圧制御発振器の周
波数が多少変更されても、固定記憶回路の内容を変更す
るだけで、回路構成を変更する必要がないため、汎用性
が高く、かつ、電圧制御発振器とループフィルターを除
く全ての回路構成品が、論理回路であるため、ＩＣ化が
容易であるという効果がある。

【図面の簡単な説明】

第１図、第２図は従来の位相同期発振器を示すブロック
図、第３図は本発明による位相同期発振器の一実施例を
示すブロック図、第４図は第３図の動作を説明するため
の波形図である。 １・・・・・・位相比較器、２・・・・・・ループフィ
ルター、３・・・・・・電圧制御発振器、４・・・・・
・周波数変換回路、４００・・・・・・分周回路、５０
０・・・・・°固定記憶回路、６００・・・・・・ゲー
ト回路、８０１・・・・・・基準入力信号、１０− ８０２・・・・・・電圧制御発振器比ツバ８０３・・・
・・・固定記憶回路出力、８０４・・・・・・ゲート回
路出力、Ａ・・・・・・入力端子、Ｂ・・・・・・出力
端子。 代理人　弁理士　　内　原　　　晋 −１マ１＼− Ｚ　／　図 第　３　図 手続補正書（自制　　　五 特許庁長官　殿 １、事件の表示　　　昭和５６年　特　許願第９１８２
０号２、発明の名称　　位相同期発振器 ３、補正をする者 事件との関係　　　　　　　出　願　人東京都港区芝五
丁目３３番１号 （４２３）　　　日本電気株式会社 代表者　関本忠弘 ４、代理人 明細書の発明の詳細な説明の欄 補正の内容 発明の詳細な説明 （１）第８頁第１２行目の「非等同期分周回路」を［非
等周期分周回路」と訂ｊ１−シます。 （２）第４頁第１７行目の「この種」を「この様」と訂
正し廿す。

Claims (1)

【特許請求の範囲】
1. 電圧制御発振器と、前記電圧制御発振器の出力周波数を
   基準入力信号周波数と前記電圧制御発振器の出力周波数
   との公約数まで分周する分局器と、前記分周器出力によ
   ってアドレスが決定される固定記憶回路と、前記固定記
   憶回路の出力を一方の入力とし、前記電圧制御発振器の
   出力を他方の入力とし、前記電圧制御発振器の出力パル
   スの中から所定のパルスを除去するための論理回路と、
   基準入力信号と前記論理回路の出力信号の位相差に比例
   した信号を発生する位相比較器と、前記位相比較器の出
   力信号から不用な高周波成分を抑圧し前記電圧制御発振
   器に制御信号として与えるループフィルターとを有する
   ことを特徴とする位相同期発振器。