KR19980081411A - 저잡음 분주기 - Google Patents

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KR19980081411A
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필라뜨르빈센트
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요트.게.아.롤페즈
필립스 일렉트로닉스 엔.브이
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Abstract

본 발명은 ECL 기술로 실현한 메모리셀(DL1...DL4)로 구성된 분주기(DIV/4)에 관한 것이다. 이것의 데이터 경로는 루프를 구성하며, 마지막 메모리셀(DL4)의 데이터 출력(Q4)은 제 1 메모리셀(DL1)의 데이터 입력(D1)에 크로스 접속된다. 홀수 랭크의 메모리셀(DL1, DL3)의 클록 입력단(Ck)은 분주 회로(DIV/4)의 입력단(IN)에 접속되며, 그 외는 상기 입력단에 크로스 접속된다.
이러한 분주기는 얻어진 분주비와는 상관없이 입력 신호의 주파수의 2배인 단일 주파수를 갖는 잡음을 생성한다.
응용 분야 : 텔레비전 튜너

Description

저잡음 분주기
본 발명은, 제 1 주파수를 갖는 신호를 수신하도록 되어 있는 대칭 입력단과, N을 적어도 2인 소정의 정수라 할 때 상기 제 1 주파수의 값보다 2N배 낮은 제 2 주파수 값을 갖는 신호를 수신하도록 되어 있는 대칭 출력단을 구비한 분주기로서 ECL 기술로 구현된 메모리셀들로 구성되어지고 각각의 메모리셀은 대칭 데이터 입력단, 대칭 클록 입력단, 대칭 데이터 출력단을 갖는 분주기를 포함하고 있는 집적 회로에 관한 것이다.
분주기를 포함하고 있는 집적 회로는 Philips Technical Review 38 54-68, 1978/79 no.2에 공표된 W. D. Kasperkovitz의 논문 Frequency dividers for ultra-high frequencies에 기술되어 있다. 이 논문은 ECL 기술로 구현된 메모리셀의 아키텍쳐 및 이 메모리셀들중 두 개를 이용하는 2대1 분주기에 대해 기술하고 있다. 이 메모리셀들 각각은 에미터가 전류원을 거쳐 네거티브 전원 단자에 공동으로 접속되고 베이스가 메모리셀의 대칭 클록 입력단을 구성하여 제 1 차동쌍을 구성하는 제 1 및 제 2 트랜지스터를 포함하고 있다. 각각의 메모리셀은 또한 에미터가 제 1 트랜지스터의 컬렉터에 공동으로 접속되고 베이스가 메모리셀의 대칭 입력 데이터를 구성하고 컬렉터가 부하 저항기들을 경유하여 포지티브 전원 단자에 접속되어 제 2 차동쌍을 구성하는 제 3 및 제 4 트랜지스터를 포함하고 있다. 각각의 메모리셀들은 또한 에미터가 공동으로 제 2 트랜지스터의 컬렉터에 접속되고, 베이스가 제 4 및 제 3 트랜지스터의 컬렉터에 각각 접속되고, 컬렉터가 제 3 및 제 4 트랜지스터의 컬렉터에 각각 접속되어 제 3 차동쌍을 구성하는 제 5 및 제 6 트랜지스터를 포함하고 있다.
상기 논문에 기술되어 있는 2대1 분주기는 상기 메모리셀들중 두 개로 구성되어 있다. 제 1 메모리셀의 데이터 출력단은 제 2 메모리셀의 데이터 입력단에 접속되고, 제 2 메모리셀의 데이터 출력단은 제 1 메모리셀의 데이터 입력단에 크로스 접속되고, 제 2 메모리셀의 데이터 출력단은 이 실시예에서는 분주 회로의 출력단을 구성하고, 제 1 메모리셀의 클록 입력단은 분주 회로의 입력단에 접속되고, 제 2 메모리셀의 클록 입력단은 상기 입력단에 크로스 접속된다. M이 임의의 정수일 때 2M의 분주비를 갖는 분주 회로를 실현하기 위하여, 상술한 구조를 따르는 M개의 2대1 분주기들을 직렬 배열함으로써, 상기와 같은 2대1 분주기를 이용하는 것이 가능하며, 첫 번째 2대1 분주기는 자신의 입력단에서 입력 신호를 수신하고, 각각의 2대1 분주기의 출력단은 분주 회로의 출력단을 구성하는 마지막 2대1 분주기의 출력단을 제외하고 그 다음의 2대1 분주기의 입력단에 접속된다. 이런 구조는 이를테면 입력 신호의 주파수가 예를 들어 GHz 단위의 값을 갖는 경우에 매우 높은 주파수에서 기능할 수 있는 이점을 지닌다. 그러나, 그것은 주요한 단점도 지니고 있다. 각각의 2대1 분주기의 메모리셀들에 포함되어 있는 차동쌍들은 입력 신호의 각각의 1/2사이클로 스위치한다. 이 결과, 각 2대1 분주기의 입력 신호의 각 1/2 사이클로 전원 단자에서 전류 피크가 나타나게 된다. 이 전류 피크는 잡음, 즉 집적 회로의 구석구석까지 전파하는 기생 신호를 구성하는데 그 이유는 전류 피크에 포함되어 있는 모든 성분들이 직접 또는 간접적으로 전원 단자와 접속되어 있기 때문이다. 이런 잡음은 직렬 배열된 2대1 분주기만큼 많은 고조파를 지니고 있다. 소정의 고조파만이 집적 회로의 동작에 영향을 거의 미치지 않고, 그외 고조파들은 매우 악영향을 준다. 결론적으로, 상술한 구조는 2의 거듭제곱을 구성하지 않는 짝수에 의한 분주가 이루어지지 않는다.
본 발명의 목적은 분주기의 입력 신호 및 출력 신호간의 분주비-2의 임의의 곱으로 선택될 수 있음-와는 상관없이 독특한 주파수를 갖는 하나의 기생 신호를 생성하는 분주기를 제안함으로써 광범위하게 상기의 단점들을 개선하는데 있다.
따라서, 본 발명을 따르는 분주기를 포함하고 있는 집적 회로는, 상기 분주기가 상술한 유형의 2N 개의 메모리셀들을 포함하고 있으며, i=1 내지 2N-1에 대해서, 랭크(rank) i의 메모리셀로서 언급되는 i 번째 메모리셀의 데이터 출력단은 랭크 i+1의 메모리셀의 데이터 입력단에 접속되고, 랭크 2N의 메모리셀의 데이터 출력단은 랭크 1의 메모리셀의 데이터 입력단에 크로스 접속되고, 메모리셀들중 한 메모리셀의 데이터 출력단은 분주 회로의 출력단을 구성하고, 홀수 랭크의 각 메모리셀의 클록 입력단은 상기 분주 회로의 입력단에 접속되고, 짝수 랭크의 각 메모리셀의 클록 입력단은 상기 입력단에 크로스 접속되는 것을 특징으로 한다.
이러한 분주기에 포함된 모든 메모리셀은 동일 입력 신호 또는 그 역값을 수신한다. 따라서, 전원 단자에서 생성된 잡음만이, 그것에 의해 얻어진 분주비와 무관하게 분주기의 입력 신호의 주파수의 2배인 주파수를 갖는 단일 고조파를 갖는다. 따라서 이러한 분주기는 단일 고조파만이 생성되게 하도록 기생 신호에 대한 필터를 구성한다. 또한, 임의의 짝수로 입력 주파수의 값을 나눌 수 있다. 그러나, 2N 값의 분주비는 2N 개의 메모리셀들의 이용을 포함한다. 공지된 직렬 배열의 2대1 분주기로 구성된 구조와 비교하면, 본 발명에 의한 분주기는 2N＞4일 때에 실현하기 위해 요구되는 실리콘면에 관해 덜 경제적이다. 따라서, 본 발명에 의한 분주기가 적어도 하나 삽입되는 연속적인 직렬 배열의 2대1 분주기들을 포함하는 하나 또는 어떤 분주기 내에 두 개의 구조를 조합하는 것이 이점이 된다. 공지된 2대1 분주기의 체인에서 상기 분주기에 의해 점유된 위치는 고조파가 억제되는 것을 결정한다.
상술한 바와 같은 분주기는 프로그램가능 분주기 내에 이용될 수도 있다. 그 변형예들중 한 변형예로, 본 발명은, 입력 주파수를 갖는 신호를 수신하도록 되어 있는 제 1 입력단과, 제어 신호를 수신하도록 되어 있는 제 2 입력단과, 출력단을 구비하고 있는 프로그램가능 분주기를 포함하고 있고, 이 프로그램가능 분주기는,
상기 프로그램가능 분주기의 입력을 구성하는 입력단과, P가 소정의 정수인 경우, 입력 주파수의 값보다 2P배 더 낮은 값의 중간 주파수를 갖는 신호를 공급하도록 되어 있는 출력단을 갖는 제 1 분주기와,
상기 제 1 분주기의 출력단에 접속된 입력단과, K가 실수이고 그 값이 상기 제어 신호의 값에 의해 결정되는 중간 주파수보다 K배 더 낮은 값의 출력 주파수를 갖는 신호를 공급하도록 되어 있는 출력단으로서, 상기 프로그램가능 분주기의 출력을 구성하는 출력단을 갖는 제 2 분주기를 포함하고 있는 집적 회로에 있어서, P는 N 이상이 되고, 상기 제 1 분주기는 상술한 바와 같은 분주기를 적어도 포함하고 있는 것을 특징으로 하는 집적 회로를 제안하고 있다.
제 1 분주기 내에 적절하게 배열되어 있는 본 발명을 따르는 분주기들로 인해 하기에서 고찰되는 것처럼 주파수가 가장 해가 되는 기생 신호들을 필터링하게 된다.
이용된 주파수 선택 장치는, 즉 전기 무선 신호를 선택하는 텔레비전 수상기에서는, 프로그램가능 분주기를, 특히 특정의 전기 무선 신호를 선택할 수 있는 위상 록크(phase-locked)된 루프에 이용한다.
따라서 본 발명은 또한, 전기 무선 신호를 수신하도록 되어 있는 신호 입력단과, 선택될 전기 무선 신호의 주파수를 규정하는 제어 신호를 수신하도록 되어 있는 제 2 제어 입력단과, 출력단을 구비하고 있는 선택 장치로서, 이 선택 장치는,
동조 입력단, 및 주파수가 상기 동조 입력단에 인가된 신호의 값에 의존하는 신호를 공급하는 출력단을 갖는 발진기와,
상기 장치의 신호 입력을 구성하는 제 1 입력단과, 상기 발진기의 출력단에 접속된 제 2 입력단과, 상기 장치의 출력을 구성하고 주파수가 상기 제 1 입력단에 수신된 신호의 주파수 및 상기 제 2 입력단에 수신된 신호의 주파수 간의 차와 같은 신호를 공급하는 출력단을 갖는 믹서와,
상기 발진기의 출력단에 접속된 제 1 입력단과, 상기 장치의 제어 입력단을 구성하는 제 2 입력단과, 주파수가 제어 신호에 의해 규정되는 신호를 공급하도록 되어 있는 출력단을 갖는 프로그램가능 분주기와,
고정된 주파수의 기준 신호를 수신하도록 되어 있는 제 1 입력단과, 상기 분주기의 출력단에 접속된 제 2 입력단과, 상기 발진기의 동조 입력단에 접속되어서 신호값이 입력 신호의 위상들 간의 차에 의존하는 신호를 출력단에서 공급하는 수단을 구비한 출력단을 갖는 위상 검출기를 포함하고 있는 선택 장치에 있어서,
상기 프로그램가능 분주기는 상술한 바와 같은 분주기인 것을 특징으로 하는 선택 장치에 관한 것이다.
상기 선택 장치의 동작에 가장 해가 되는 고조파는, 특히 발진기의 출력 신호주파수와 같은 주파수, 상기 주파수의 1/4, 및 상기 주파수의 1/8인 주파수를 갖는 고조파이다. 본 발명에 의해 이들 고조파들에 대한 필터링이 구현된다.
본 발명의 상기 및 다른 특징들이 다음에서 기술되는 실시예들로부터 명백해질 것이고 실시예들에 관하여 설명하기로 한다.
도 1은 ECL 기술로 실현한 공지된 메모리셀을 도시하는 전기 회로도.
도 2는 공지된 분주기를 도시하는 기능도.
도 3은 본 발명을 따르는 분주기를 도시하는 기능도.
도 4는 본 발명을 따르는 분주기에서 신호가 나타나는 것을 도시하는 한 세트의 크로노그램(chronograms).
도 5는 본 발명의 변형예를 따르는 프로그램가능 분주기를 도시한 기능도.
도 6은 본 발명을 따르는 프로그램가능 분주기를 이용한 선택 장치를 도시한 기능도.
도면의 주요 부분에 대한 부호의 설명
DL : 메모리셀 VCC : 전원 단자
RC : 저항기 Ck : 클록 입력단
DIV : 분주기 CMD : 제어 신호
OSC : 발진기 PD : 위상 검출기
M : 믹서
도 1은 ECL 기술로 실현된 공지된 메모리셀(DL)을 개략적으로 도시하고 있다. 이 메모리셀(DL)은, 전류(IS)를 공급하는 전류원을 거쳐 에미터가 이런 경우에는 회로의 접지에 의해 구성된 네거티브 전원 단자에 공동으로 접속되고 베이스가 메모리셀(DL)의 대칭 클록 입력단을 구성하여 제 1 차동쌍을 구성하는 제 1 및 제 2 트랜지스터(T1, T2)를 포함하고 있다. 메모리셀(DL)은 또한 에미터가 제 1 트랜지스터(T1)의 컬렉터에 공동으로 접속되고 베이스가 메모리셀(DL)의 대칭 데이터 입력단(D)을 구성하고 컬렉터가 부하 저항기(RC)들을 경유하여 포지티브 전원 단자(VCC)에 접속되어 제 2 차동쌍을 구성하는 제 3 및 제 4 트랜지스터(T3, T4)를 포함하고 있다. 메모리셀(DL)은 또한 에미터가 공동으로 제 2 트랜지스터(T2)의 컬렉터에 접속되고 베이스가 제 4 및 제 3 트랜지스터(T4, T3)의 컬렉터에 각각 접속되고 컬렉터가 제 3 및 제 4 트랜지스터(T3, T4)의 컬렉터에 각각 접속되어 제 3 차동쌍을 구성하는 제 5 및 제 6 트랜지스터(T5, T6)를 포함하고 있다.
클록 입력단(Ck)이 포지티브 클록 신호를 수신할 때, 제 1 트랜지스터(T1)는 턴온되고 제 2 트랜지스터(T2)는 턴오프된다. 그리고, 제 1 트랜지스터(T1)는 제 2 차동쌍을 활성화시킨다. 즉, 이 차동쌍을 구성하는 제 3 및 제 4 트랜지스터(T3, T4)의 상태는 메모리셀(DL)의 데이터 입력단(Din)에 인가된 데이터 신호의 상태에 의해서 결정된다. 예를 들어, 이 데이터 신호가 포지티브인 경우, 제 3 트랜지스터(T3)는 턴온되고, 제 4 트랜지스터(T4)는 턴오프된다. 그리고, 메모리셀(DL)은 포지티브 신호를 자신의 데이터 출력단(Dout)에 공급한다. 클록 신호가 네거티브인 경우, 트랜지스터(T3, T4)의 제 2 쌍은 비활성화되는데, 그 이유는 제 1 트랜지스터(T1)는 턴오프되지만 제 2 트랜지스터(T2)는 턴온되어 트랜지스터(T5, T6)의 제 3 쌍이 활성화되기 때문이다. 제 3 트랜지스터(T3)의 컬렉터의 전위는 제 6 트랜지스터(T6)의 베이스에 인가되고, 제 4 트랜지스터(T4)의 컬렉터의 전위는 제 5 트랜지스터(T5)의 베이스에 인가된다. 제 5 및 제 6 트랜지스터(T5, T6)는 이런 경우에, 데이터 입력단(Din)이 클록 신호의 포지티브 상태 동안 포지티브 신호를 수신한 이후에 클록 신호가 네거티브가 될 때 각각 턴온 턴오프된다. 따라서 메모리셀(DL)에 의해 데이터 출력단(Dout)에 공급된 신호는 포지티브 상태를 유지한다. 따라서 메모리셀(DL)의 데이터 입력단(Din)에 인가되었던 신호는 상기 메모리셀에 인가된 클록 신호의 적어도 한 사이클 동안에 저장된다. SOI-MOS 전계 효과 트랜지스터 신호가 메모리셀(DL)의 데이터 입력단(Din)에 인가되는 경우에도 유사한 추리가 적용된다.
따라서, 클록 신호의 포지티브 상태 동안에는 제 1 트랜지스터(T1)가 턴온되고 클록 신호의 네거티브 상태 동안에는 제 2 트랜지스터(T2)가 턴온된다. 이것이 의미하는 바는, 동일한 클록 사이클 동안에는 제 2 및 제 3 차동쌍이 제 1 또는 제 2 트랜지스터중 어느 하나를 턴온시킴으로써 교번적으로 활성화되는 것을 의미한다. 상기 차동쌍들중 어느 하나의 활성화 및 다른 하나의 비활성화 사이의 전이로 인해서 전원 단자에서 기생 신호가 나타나게 되며, 이 기생 신호는 클록 신호의 주파수인 주파수를 갖는다.
도 2에는 직렬 배열된 두 개의 2대1 분주기(DIV/2)로 구성된 공지되어 있는 4대1 분주기가 개략적으로 도시되어 있으며, 상기 2대1 분주기(DIV/2) 각각은 상술한 바와 같이 두 개의 메모리셀(DL1, 이2)을 이용하고 있다. 각각의 이들 2대1 분주기(DIV/2) 내에서, 제 1 메모리셀(DL1)의 데이터 출력단(Dout)은 제 2 메모리셀(DL2)의 데이터 입력단(Din)에 접속되고, 제 2 메모리셀(DL2)의 데이터 출력단(Dout)은 제 1 메모리셀(DL1)의 데이터 입력단(Din)에 크로스 접속되며, 본 실시예에서 제 2 메모리셀의 데이터 출력단(Dout)은 2대1 분주기(DIV/2)의 출력단을 구성한다. 제 1 메모리셀(DL1)의 클록 입력단(Ck)은 2대1 분주기(DIV/2)의 입력단에 접속되고, 제 2 메모리셀(DL2)의 클록 입력단(Ck)은 상기 입력단에 크로스 접속된다. 두 2대1 분주기(DIV/2)는 직렬로 배열되며, 제 1 의 2대1 분주기(DIV/2)는 자신의 입력단에서 입력 신호(IN)를 수신하고, 상기 제 1 의 2대1 분주기의 출력단은 제 2 의 2대1 분주기(DIV/2)의 입력단에 접속되며, 제 2 의 2대1 분주기의 출력단은 분주기의 출력(OUT)을 구성한다. 이 구조는 매우 높은 주파수로 동작할 수 있는, 즉 입력 신호의 주파수가 예를 들어 GHz 단위의 값을 갖는 경우에 동작 가능한 이점을 지닌다. 이것은 ECL 기술로 메모리셀(DL)을 구성하는 이극 트랜지스터의 스위칭 속도에 기인한다. 그러나, 그 역시 잡음에 대한 단점을 갖고 있다. 전술한 바와 같이, 각각의 2대1 분주기(DIV/2)의 메모리셀(DL1, DL2)에 포함되어 있는 차동쌍들은 입력 신호의 각각의 1/2 사이클로 절환한다. 이 결과, 각각의 2대1 분주기의 입력 신호의 각 1/2 사이클로 전원 단자에 인가된 전류 피크가 나타나게 된다. 제 1 의 2대1 분주기의 입력단(IN)에 인가된 신호의 주파수를 Fin으로서 표시하면, 제 1 의 2대1 분주기의 차동쌍들은 전원 단자에서 주파수 2Fin으로 기생 신호를 생성하고, 주파수가 Fin/2인 신호를 입력단에서 수신하는 제 2 의 2대1 분주기(DIV/2)의 차동쌍들은 전원 단자에서 주파수 Fin으로 기생 신호를 생성한다. 이들 기생 신호들은 집적 회로의 구석구석까지 전파하는데, 그 이유는 그 기생 신호들에 포함되어 있는 모든 성분들이 상기 전원 단자에 직간접으로 접속되어 있기 때문이다. 이들 기생 신호들은 이런 경우에 두 고조파를 갖는, 즉 주파수가 각각 2Fin 및 Fin인 고조파를 갖는 잡음을 구성한다. 따라서, 상술한 구조는 2의 거듭제곱을 구성하지 못하는 짝수로 분주할 수 없다는 것이 명확해지는데, 그 이유는 전술한 종류의 M개의 2대1 분주기의 직렬 배열은 그들의 입력단(IN)에 인가된 신호의 주파수값 및 그것들의 출력단(OUT)에 공급된 신호의 주파수값 사이의 2M의 분주비를 생성하기 때문이다.
도 3에는 본 발명을 따르는 분주기(DIV/4)가 개략적으로 도시되어 있다. 이 분주기는 주파수(Fin)를 갖는 신호를 수신하도록 되어 있는 대칭 입력단(IN), 및 주파수(Fout)를 갖는 신호를 공급하도록 되어 있는 대칭 출력단(OUT)을 구비하고 있으며, 그 주파수의 값은 제 1 주파수(Fin)의 값보다 4배 더 낮다. 이 분주기(DIV/4)는 상술한 바와 같이 ECL 기술로 실현된 메모리셀들로 구성되어 있고, 각각의 메모리셀은 대칭 데이터 입력단(Di)(i=1 내지 4), 대칭 클록 입력단(Ck), 대칭 데이터 출력단(Qi)(i=1 내지 4)을 구비한다. i=1 내지 3에 대해서, 랭크 I의 메모리셀로 언급되는 i번째 메모리셀의 데이터 출력단(Qi)은 랭크 i+1의 메모리셀의 데이터 입력단(Di)에 접속된다. 랭크 4의 메모리셀의 데이터 출력단(Q4)은 랭크 1의 메모리셀의 데이터 입력단(D1)에 크로스 접속된다. 여기서, 상기 데이터 출력단(Q4)은 분주 회로(DIV/4)의 출력단을 구성한다. 홀수 랭크의 각각의 메모리셀(DL1, DL3)의 클록 입력단(Ck)은 분주 회로(DIV/4)의 입력단(IN)에 접속되며, 짝수 랭크의 각각의 메모리셀(DL2, DL4)의 클록 입력단(Ck)은 상기 입력단에 크로스 접속된다.
도 4는 그러한 분주기의 동작을 설명해주는 한 세트의 크로노그램이다. 예를 들어 분주기의 입력단(IN)에 인가된 신호가 네거티브인 경우 제 4 메모리셀(DL4)의 출력(Q4)이 네거티브인 처음 상태를 선택하는 경우, 이것은 제 1 메모리셀(DL1)의 데이터 입력단(D1)에 나타난 신호가 포지티브인 것을 의미한다. 입력 신호가 포지티브가 되면, 제 1 메모리셀(DL1)은 데이터 입력단(D1)에서 인가된 포지티브 상태를 데이터 출력단(Q1)에 복제한다. 그리고 이 포지티브 상태는 제 2 메모리셀(DL2)의 데이터 입력단(D2)에 전송된다. 입력 신호가 네거티브가 되면, 제 1 메모리셀(DL1)은 데이터 입력단(D1)에 앞서 인가된 포지티브 상태를 기억하고 그것을 데이터 출력단(Q1)에서 복구한다. 제 2 메모리셀(DL2)은 데이터 입력단(D2)에 인가된 포지티브 상태를 데이터 출력단(Q2)에 복제한다. 그 다음으로 이 포지티브 상태는 제 3 메모리셀(DL3)의 데이터 입력단(D3)에 전송된다. 이런 처리는 제 4 메모리셀(DL4)이 데이터 입력단(D4)에 앞서 인가된 포지티브 상태를 데이터 출력단(Q4)에 복제할 때까지 반복된다. 다음으로 제 1 메모리셀(DL1)의 데이터 입력단(D1)에 있는 신호가 네거티브가 되면, 분주기의 입력 신호의 다음 포지티브 상태에서, 제 1 메모리셀(DL1)은 데이터 입력단(D1)에 인가된 네거티브 상태를 데이터 출력단(Q1)에 복구한다. 이런 네거티브 상태는 계속해서 상술한 바와 같은 처리에 따라서 분주기의 구석구석까지 전달된다. 따라서 메모리셀(DLi)(i=1 내지 4)의 출력단(Qi)중 각각 하나의 출력단은 분주기의 입력단에 인가된 신호의 사이클보다 4배 더 긴 사이클의 주기 신호를 공급하며, 이는 상기 출력 신호들 각각의 주파수가 Fin이 분주기의 입력단에 인가된 신호의 주파수인 경우에 Fin/4임을 의미한다. 한편, 주파수(Fin)에서 모두, 모든 메모리셀(DLi)(i=1 내지 4)이 동일한 입력 신호 또는 그 역값을 수신하기 때문에, 분주기에 포함된 모든 차동쌍들은 입력 신호의 각 사이클 동안에 동기화 방식으로 두 번 절환하고, 따라서 전원 단자에서 주파수(2Fin)의 단일 기생 신호만을 생성한다. 보다 일반적으로, 본 발명을 따르는 분주기의 구조는 이 분주기에서의 메모리셀 수와는 상관없이, 주파수가 입력단에 수신된 신호보다 낮거나 두배인 기생 신호를 제거할 수 있다. 또한, 4대1 분주기의 동작과 관련한 설명에서 분명해지는 것은, 2N 개의 메모리셀의 임의의 수로 구성되는 유사한 구조는 분주비가 2N인 것이 가능하여, 2의 거듭제곱이외의 분주비를 얻을 수 있게 한다. 또한 유의할 점은, 본 발명을 따르는 분주기는 π/(2N)의 값으로 연속하여 위상 변위되는 2N의 신호를 이 분주기에 포함된 2N의 메모리셀들의 각 출력단에서 생성한다는 것이다. 이런 특성은 분주기가 위상 밖의 신호에 대한 발생기로서 이용되는 소정의 응용 분야에서 이점이 되게 활용될 수도 있다.
도 5에는 본 발명의 변형예를 따르는 프로그램가능 분주기(DIV)가 개략적으로 도시되어 있는데, 이 프로그램가능 분주기(DIV)는 입력 주파수로 언급되는 주파수(Fin)를 갖는 신호를 수신하도록 되어 있는 제 1 입력단(IN)과, 제어 신호(CMD)를 수신하도록 되어 있는 제 2 입력단과, 출력단(OUT)을 구비하고 있다. 이 프로그램가능 분주기(DIV)는,
이 프로그램가능 분주기(DIV)의 입력단(IN)을 구성하는 입력단과, 입력 주파수(Fin)의 값보다 32배 낮은 값의 중간 주파수를 갖는 신호를 공급하도록 되어 있는 출력단을 갖는 제 1 분주기(DIV1)와,
제 1 분주기(DIV1)의 출력단에 접속된 입력단과, K가 실수이고 그 값이 제어 신호(CMD)의 값에 의해 결정되는 중간 주파수(Fin/32)보다 K배 더 낮은 값의 출력 주파수(Fout)를 갖는 신호를 공급하도록 되어 있는 출력단으로서, 프로그램가능 분주기(DIV)의 출력단(OUT)을 구성하는 출력단을 갖는 제 2 분주기(DIV2)를 포함하고 있다.
제 1 분주기(DIV1)는 상술한 바와 같이 4의 분주비를 갖는 본 발명에 의한 분주기(DIV/4), 및 8의 분주비를 갖는 본 발명에 의한 분주기(DIV/8)를 포함하고 있다.
이 프로그램가능 분주기(DIV)에 의해 얻어진 분주비 R=Fin/Fout는 32K이다. 제 1 분주기를 실행하면 DIV/4의 네개의 메모리셀 및 DIV/8의 8개의 메모리셀을 이용해야 한다. 32의 분주비는 직렬로 배열된 5개의 2대1 분주기, 즉 10개의 메모리셀들에 의해 얻어질 수 있을 것이다. 그러나, 이러한 배열은 고조파로서 2Fin, Fin/2, Fin/4, Fin/8을 갖는 기생 신호를 생성하게 된다. 상술한 바에 따라, 분주기(DIV1)는 단지 두 고조파 2Fin 및 Fin/2만을 생성한다. 비록 분주기의 구조가 공지된 구조보다 더 복잡할지라도, 그것이 제공하는 강화된 스펙트럼 순도는 특히 고주파수에서 매우 이점이 되게 제공된다. 또한, 필터링이 가능해지고 이 필터링은 용이하게 개조가 가능하다. 본 명세서에서 상술한 예에서, 두 분주기(DIV/4, DIV/8)의 순열은, 32의 동일한 분주비로, 회로의 동작에 대해 악영향이 최소임이 입증되는 응용에 있어서 고조차 2Fin 및 Fin/4만을 보존하는 것에 대한 가능성을 제공한다.
도 6은 본 발명에 의한 프로그램가능 분주기를 이용하는 선택 장치를 개략적으로 도시하고 있다. 이 장치는 주파수가 무선 주파수로 언급되는 전기 무선 신호(RF)를 수신하는 신호 입력단을 갖는다. 이 장치는 또한 무선 주파수가 소정의 범위에 있는 신호들의 집합으로부터 선택되는 전기 무선 신호의 주파수를 형성하는 제어 신호(CMD)를 수신하는 제어 입력단을 구비하고 있다. 선택 장치는 또한 고정 중간 주파수를 갖는 신호(FI)를 공급하는 출력단을 갖는다. 이 선택 장치는,
동조 입력단 및 신호(Vco)를 공급하는 출력단을 갖는 발진기(OSC)로서, FLO로 표시한 신호(Vco)의 주파수가 동조 입력단에 인가된 동조 신호(Vtun)의 값에 의존하는 발진기(OSC)와,
상기 장치의 신호 입력단을 구성하고 전기 무선 신호(RF)를 수신하는 제 1 입력단과, 발진기(OSC)의 출력단에 접속된 제 2 입력단과, 상기 장치의 출력을 구성하고 중간 주파수가 제 1 입력단에 수신된 신호(RF)의 주파수 및 제 2 입력단에 수신된 신호(Vco)의 주파수 간의 차와 같은 신호(FI)를 공급하는 출력단을 갖는 믹서(M)와,
발진기(OSC)의 출력단에 접속된 제 1 입력단과, 상기 장치의 제어 입력단을 구성하는 제 2 입력단과, 주파수가 제 2 입력단에 수신된 제어 신호(CMD)에 의해 규정된 수로 나뉘어져 제 1 입력단에 수신된 신호(Vco)의 주파수와 같은 신호(Vco/R)를 공급하는 출력단을 갖는 프로그램가능 분주기(DIV)와,
고정된 주파수의 기준 신호(Vref)를 수신하는 제 1 입력단과, 분주기(DIV)의 출력단에 접속된 제 2 입력단과, 발진기(OSC)의 동조 입력단에 접속되어서 신호값이 입력 신호의 위상들 간의 차에 의존하는 신호(Vtun)를 출력단에서 공급하는 수단을 구비한 출력단을 갖는 위상 검출기(PD)를 포함하고 있다.
이러한 장치에서, 비를 R로서 나타내면 분주기(DIV)의 출력 신호(Vco/R)의 주파수 및 발진기(OSC)의 출력 신호(Vco)의 주파수 간의 비의 선택은 전기 무선 신호의 선택을 가능하게 한다. 믹서(M)에 의해 생성된 신호(H0의 중간 주파수는 무선 주파수 및 발진기(OSC)의 출력 신호(Vco)의 주파수 간의 차와 같다. 예를 들어 믹서(M)의 출력단에서 이루어진 대역 필터링(비도시)으로 실현하여 중간 주파수의 값을 고정할 때, 선택된 전기 무선 신호의 주파수만이 신호(Vco)의 주파수에 의존한다. 위상 록크(phase-locked)된 상태에서, 신호(Vco)의 주파수는 신호(Vref)의 주파수의 R배이다. 따라서 제어 신호(CMD)의 값은 상기 장치에 의해 이루어진 선택 이후에 이용되는 전기 무선 신호(RF)의 무선 주파수를 결정한다.
상기 장치의 동작에 가장 해가 되는 고조파는 FL0, FL0/4, FL0/8의 주파수를 갖는 파이다. 앞의 설명에서 명확해진 바와 같이, 상기 고조파들은 본 발명을 따르는 프로그램가능 분주기(DIV)를 이용함으로써 억제된다.

Claims (3)

  1. 제 1 주파수를 갖는 신호를 수신하도록 되어 있는 대칭 입력단과, N이 최소한 2인 소정의 정수라 할 때 상기 제 1 주파수의 값보다 2N배 더 낮은 값의 제 2 주파수를 갖는 신호를 수신하도록 되어 있는 대칭 출력단을 구비한 분주기로서, ECL 기술로 실현된 메모리셀들로 구성되어지고 이 각각의 메모리셀은 대칭 데이터 입력단, 대칭 클록 입력단, 대칭 데이터 출력단을 갖는 분주기를 포함하고 있는 집적 회로에 있어서,
    상기 분주기는 상술한 유형의 2N 개의 메모리셀들을 포함하고 있으며, i=1 내지 2N-1에 대해서, 랭크(rank) i의 메모리셀로서 언급되는 i 번째 메모리셀의 데이터 출력단은 랭크 i+1의 메모리셀의 데이터 입력단에 접속되고, 랭크 2N의 메모리셀의 데이터 출력단은 랭크 1의 메모리셀의 데이터 입력단에 크로스 접속되고, 메모리셀들중 한 메모리셀의 데이터 출력단은 분주 회로의 출력단을 구성하고, 홀수 랭크의 각 메모리셀의 클록 입력단은 상기 분주 회로의 입력단에 접속되고, 짝수 랭크의 각 메모리셀의 클록 입력단은 상기 입력단에 크로스 접속되는 것을 특징으로 하는 집적 회로.
  2. 입력 주파수를 갖는 신호를 수신하도록 되어 있는 제 1 입력단과, 제어 신호를 수신하도록 되어 있는 제 2 입력단과, 출력단을 구비하고 있는 프로그램가능 분주기를 포함하고 있고, 이 프로그램가능 분주기는,
    상기 프로그램가능 분주기의 입력을 구성하는 입력단과, P가 소정의 정수인 경우, 입력 주파수의 값보다 2P배 더 낮은 값의 중간 주파수를 갖는 신호를 공급하도록 되어 있는 출력단을 갖는 제 1 분주기와,
    상기 제 1 분주기의 출력단에 접속된 입력단과, K가 실수이고 그 값이 상기 제어 신호의 값에 의해 결정되는 중간 주파수보다 K배 더 낮은 값의 출력 주파수를 갖는 신호를 공급하도록 되어 있는 출력단으로서, 상기 프로그램가능 분주기의 출력을 구성하는 출력단을 갖는 제 2 분주기를 포함하고 있는 집적 회로에 있어서,
    P는 N 이상이 되고, 상기 제 1 분주기는 제 1 항에서 청구한 분주기를 적어도 포함하고 있는 것을 특징으로 하는 집적 회로.
  3. 전기 무선 신호를 수신하도록 되어 있는 신호 입력단과, 선택될 전기 무선 신호의 주파수를 규정하는 제어 신호를 수신하도록 되어 있는 제 2 제어 입력단과, 출력단을 구비하고 있는 선택 장치로서, 이 선택 장치는,
    동조 입력단, 및 주파수가 상기 동조 입력단에 인가된 신호의 값에 의존하는 신호를 공급하는 출력단을 갖는 발진기와,
    상기 장치의 신호 입력을 구성하는 제 1 입력단과, 상기 발진기의 출력단에 접속된 제 2 입력단과, 상기 장치의 출력을 구성하고 주파수가 상기 제 1 입력단에 수신된 신호의 주파수 및 상기 제 2 입력단에 수신된 신호의 주파수 간의 차와 같은 신호를 공급하는 출력단을 갖는 믹서와,
    상기 발진기의 출력단에 접속된 제 1 입력단과, 상기 장치의 제어 입력단을 구성하는 제 2 입력단과, 주파수가 제어 신호에 의해 규정되는 신호를 공급하도록 되어 있는 출력단을 갖는 프로그램가능 분주기와,
    고정된 주파수의 기준 신호를 수신하도록 되어 있는 제 1 입력단과, 상기 분주기의 출력단에 접속된 제 2 입력단과, 상기 발진기의 동조 입력단에 접속되어서 신호값이 입력 신호의 위상들 간의 차에 의존하는 신호를 출력단에서 공급하는 수단을 구비한 출력단을 갖는 위상 검출기를 포함하고 있는 선택 장치에 있어서,
    상기 프로그램가능 분주기는 제 2 항에서 청구한 분주기인 것을 특징으로 하는 선택 장치.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843199A1 (de) * 1998-09-15 2000-03-16 Hans Gustat Frequenzteiler
US6597212B1 (en) * 2002-03-12 2003-07-22 Neoaxiom Corporation Divide-by-N differential phase interpolator
US6683932B1 (en) 2002-07-23 2004-01-27 Bae Systems, Information And Electronic Systems Integration, Inc. Single-event upset immune frequency divider circuit
US7395286B1 (en) * 2004-01-05 2008-07-01 National Semiconductor Corporation Method for generating non-overlapping N-phases of divide-by-N clocks with precise 1/N duty ratio using a shift register
EP1728326A1 (en) * 2004-03-11 2006-12-06 Koninklijke Philips Electronics N.V. Frequency divider
EP1776765B1 (en) * 2004-08-06 2016-11-30 Nxp B.V. Frequency divider
US7285993B2 (en) * 2004-10-29 2007-10-23 Broadcom Corporation Method and system for a divide by N circuit with dummy load for multiband radios
EP1693965A1 (en) * 2005-02-22 2006-08-23 STMicroelectronics S.r.l. Six phases synchronous by-4 loop frequency divider
US7173470B2 (en) * 2005-03-11 2007-02-06 Analog Devices, Inc. Clock sources and methods with reduced clock jitter
EP1900097A2 (en) * 2005-06-30 2008-03-19 Nxp B.V. Differential multiphase frequency divider
CN101213748B (zh) * 2005-06-30 2011-05-18 Nxp股份有限公司 多相分频器
JP2009212736A (ja) * 2008-03-04 2009-09-17 Fujitsu Microelectronics Ltd 半導体集積回路
TWI357719B (en) * 2008-06-25 2012-02-01 Richwave Technology Corp Triple division ratio divider,programmable divider
KR100969864B1 (ko) 2008-09-03 2010-07-15 한국과학기술원 Ｃｍｌ 타입 ｄ 플립-플롭 및 이를 이용한 주파수 홀수 분주기
US8058901B2 (en) 2008-09-19 2011-11-15 Qualcomm Incorporated Latch structure, frequency divider, and methods for operating same
WO2012103090A1 (en) * 2011-01-28 2012-08-02 Coherent Logix, Incorporated Frequency divider with synchronous range extension across octave boundaries
JP5318933B2 (ja) * 2011-11-15 2013-10-16 シャープ株式会社 ラッチ回路、分周回路及びｐｌｌ周波数シンセサイザ
US9948309B2 (en) * 2014-11-14 2018-04-17 Texas Instruments Incorporated Differential odd integer divider
WO2016089260A1 (en) 2014-12-02 2016-06-09 Telefonaktiebolaget Lm Ericsson (Publ) An electronic latch, a method for an electronic latch, a frequency division by two and a 4-phase generator
CN105743497B (zh) * 2014-12-08 2018-12-07 中芯国际集成电路制造(上海)有限公司 分频器及其方法以及包含该分频器的锁相环和半导体装置
US9647669B1 (en) * 2016-07-18 2017-05-09 Texas Instruments Incorporated High speed frequency divider

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5484471A (en) * 1977-12-19 1979-07-05 Toshiba Corp Anti-phase clock type ring counter
US5020082A (en) * 1988-06-15 1991-05-28 Seiko Epson Corporation Asynchronous counter
JP2853894B2 (ja) * 1990-08-24 1999-02-03 三菱電機株式会社 分周回路及びパルス信号作成回路
DE4340966C1 (de) * 1993-12-01 1995-01-19 Siemens Ag Schaltungsanordnung zur Erzeugung gerader Tastverhältnisse
KR950022143A (ko) * 1993-12-15 1995-07-28 문정환 주파수 가변 분주회로
JP2555978B2 (ja) * 1994-05-27 1996-11-20 日本電気株式会社 分周回路

Also Published As

Publication number Publication date
DE69820326D1 (de) 2004-01-22
JPH118550A (ja) 1999-01-12
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EP0872959B1 (fr) 2003-12-10
DE69820326T2 (de) 2004-11-18
EP0872959A1 (fr) 1998-10-21
US6163182A (en) 2000-12-19

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